KR20170001818A - 스토리지 장치 컨트롤러 및 그것의 결함을 테스트하기 위한 방법 - Google Patents

Abstract

본 발명은 스토리지 장치를 제어하는 스토리지 장치 컨트롤러를 제공한다. 스토리지 장치 컨트롤러는 물리 계층 및 컨트롤러를 포함한다. 물리 계층은 램, 및 제 1 패드를 통해 호스트로부터 제공되는 램 커맨드 및 램 어드레스에 따라 램을 제어하는 램 컨트롤러를 포함한다. 컨트롤러는 제 2 패드를 통해 호스트로부터 제공되어 램에 저장되는 스토리지 커맨드 및 스토리지 어드레스에 기초하여, 제 2 패드를 통해 호스트와 하나 이상의 불휘발성 메모리들 사이에서 데이터가 교환되도록, 물리 계층 및 하나 이상의 불휘발성 메모리들을 제어한다. 컨트롤러가 제 3 패드를 통해 테스트 활성화 신호를 수신한 경우, 램은 제 2 패드를 통해 제공되는 테스트 입력 데이터를 저장하고, 저장된 테스트 입력 데이터는 테스트 출력 데이터로서 제 2 패드를 통해 출력된다. 테스트 입력 데이터가 테스트 출력 데이터와 동일한지 여부에 기초하여 물리 계층이 결함을 갖는지 여부가 판별된다.

Description

스토리지 장치 컨트롤러 및 그것의 결함을 테스트하기 위한 방법 {STORAGE DEVICE CONTROLLER, AND METHOD FOR TESTING WHETHER STORAGE DEVICE CONTROLLER IS FAULTY}

본 발명은 전자 장치에 관한 것으로, 좀 더 구체적으로는 스토리지 장치를 제어하기 위해 이용되는 스토리지 장치 컨트롤러, 및 스토리지 장치가 결함을 갖는지 여부를 테스트하기 위한 방법에 관한 것이다.

개인용 컴퓨터(Personal Computer)와 같은 컴퓨팅 시스템(Computing System)은 다양한 유형의 구성 요소(Component)를 포함한다. 예로서, 컴퓨팅 시스템은 메인 프로세서(Main Processor), 메인 메모리 장치, 스토리지 장치, 그래픽 프로세서(Graphic Processor), 입출력 장치 등과 같이 다양한 구성 요소를 포함한다. 나아가, 컴퓨팅 시스템은 그것의 구성 요소들을 연결하도록 구성되는 여러 버스(Bus)를 포함한다.

컴퓨팅 시스템에 포함되는 구성 요소들 각각은 버스에 연결되어 서로 통신한다. 몇몇 구성 요소들을 연결하는 버스는 다른 몇몇 구성 요소들을 연결하는 버스와 다를 수 있다. 이 경우, 한 버스에 의해 지원되는 대역폭(Bandwidth)은 다른 버스에 의해 지원되는 대역폭과 다를 수 있다. 높은 대역폭을 갖는 버스는 낮은 대역폭을 갖는 버스보다 빠르게 동작할 수 있다.

예로서, 메인 메모리 장치 및 그래픽 프로세서는 빠른 속도로 동작하는 버스를 통해 메인 프로세서와 연결될 수 있다. 반면, 스토리지 장치 및 입출력 장치는 상대적으로 느린 속도로 동작하는 버스를 통해 메인 프로세서와 연결될 수 있다. 즉, 여러 버스는 서로 다른 성능으로 동작할 수 있다.

근래, 스토리지 장치에 관한 기술이 빠르게 발전하고 있다. SSD(Solid State Drive)와 같은 반도체 스토리지 매체(Medium)가 HDD(Hard Disk Drive)와 같은 기계적인 스토리지 매체를 대체함에 따라, 스토리지 장치의 성능 및 신뢰성이 향상되고 있다. 그런데, 스토리지 장치가 상대적으로 느린 속도로 동작하는 버스를 통해 메인 프로세서와 연결되는 경우, 스토리지 장치의 동작 성능이 저하될 수 있다. 특히, SSD와 같이 높은 동작 성능을 갖는 스토리지 장치가 느린 속도로 동작하는 버스에 연결되는 경우, 스토리지 장치의 성능을 최대화하기 어렵다.

위 문제를 해결하고 스토리지 장치의 성능을 최대화하기 위해, 빠른 속도로 동작하는 버스를 통해 호스트(Host)와 통신하도록 구성되는 스토리지 장치 컨트롤러가 제공된다. 나아가, 스토리지 장치 컨트롤러가 결함을 갖는지(Faulty) 여부를 테스트하기 위한 방법이 제공된다.

본 발명의 일 실시 예에 따른 스토리지 장치 컨트롤러는 물리 계층 및 컨트롤러를 포함할 수 있다. 물리 계층은 램, 및 제 1 패드를 통해 호스트로부터 제공되는 램 커맨드 및 램 어드레스에 따라 램을 제어하도록 구성되는 램 컨트롤러를 포함할 수 있다. 컨트롤러는 제 2 패드를 통해 호스트로부터 제공되어 램에 저장되는 스토리지 커맨드 및 스토리지 어드레스에 기초하여, 제 2 패드를 통해 호스트와 하나 이상의 불휘발성 메모리들 사이에서 데이터가 교환되도록, 물리 계층 및 하나 이상의 불휘발성 메모리들을 제어할 수 있다. 컨트롤러가 제 3 패드를 통해 테스트 활성화 신호를 수신한 경우, 램은 제 2 패드를 통해 제공되는 테스트 입력 데이터를 저장하고, 저장된 테스트 입력 데이터는 테스트 출력 데이터로서 제 2 패드를 통해 출력될 수 있다. 테스트 입력 데이터가 테스트 출력 데이터와 동일한지 여부에 기초하여, 물리 계층이 결함을 갖는지 여부가 판별될 수 있다.

본 발명의 일 실시 예에 따른 스토리지 장치 컨트롤러는 각각이 물리 계층 및 하나 이상의 불휘발성 메모리들을 제어하기 위한 연산을 처리하도록 구성되는 복수의 프로세서 코어를 더 포함할 수 있다.

본 발명의 일 실시 예에서, 컨트롤러가 테스트 활성화 신호를 수신한 경우, 복수의 프로세서 코어 중 일부가 동작하고, 복수의 프로세서 코어 중 일부에 포함되지 않는 프로세서 코어는 동작하지 않을 수 있다.

본 발명의 일 실시 예에서, 램은 스토리지 커맨드 및 스토리지 어드레스를 저장하도록 구성되는 커맨드 영역, 제 2 패드를 통해 호스트로부터 하나 이상의 불휘발성 메모리들로 제공될 쓰기 데이터를 임시로 저장하도록 구성되는 쓰기 영역, 제 2 패드를 통해 하나 이상의 불휘발성 메모리들로부터 호스트로 제공될 읽기 데이터를 임시로 저장하도록 구성되는 읽기 영역, 및 쓰기 데이터 및 읽기 데이터에 관한 상태 정보를 저장하도록 구성되는 상태 영역을 포함할 수 있다.

본 발명의 일 실시 예에서, 테스트 입력 데이터는 커맨드 영역, 쓰기 영역, 읽기 영역, 및 상태 영역의 전부에 기록될 수 있다.

본 발명의 다른 실시 예에 따라 제 1 내지 제 3 패드들을 포함하는 스토리지 장치 컨트롤러의 결함을 테스트하기 위한 방법은, 제 3 패드를 통해 테스트 활성화 신호가 수신된 후 제 1 패드를 통해 스토리지 장치 컨트롤러의 램에 관한 쓰기 동작에 대응하는 램 쓰기 커맨드 및 램 쓰기 어드레스를 제공받는 단계, 램 쓰기 커맨드에 따라 램 쓰기 어드레스에 대응하는 램의 위치에 제 2 패드를 통해 제공받은 테스트 입력 데이터를 저장하는 단계, 제 1 패드를 통해 램에 관한 읽기 동작에 대응하는 램 읽기 커맨드 및 램 읽기 어드레스를 제공받는 단계, 및 램 읽기 커맨드에 따라 램 읽기 어드레스에 대응하는 램의 위치로부터 테스트 입력 데이터를 읽고 읽힌 테스트 입력 데이터를 테스트 출력 데이터로서 제 2 패드를 통해 출력하는 단계를 포함할 수 있다. 테스트 입력 데이터가 테스트 출력 데이터와 동일한지 여부에 기초하여 스토리지 장치 컨트롤러가 결함을 갖는지 여부가 판별될 수 있다. 제 3 패드는 DIMM 스펙에서 정의되는 테스트 활성화 핀에 대응할 수 있다.

본 발명의 또 다른 실시 예에 따라 스토리지 장치 컨트롤러의 결함을 테스트하기 위한 방법에서, 스토리지 장치 컨트롤러는 물리 계층 및 컨트롤러를 포함할 수 있다. 물리 계층은 램, 및 제 1 패드를 통해 호스트로부터 제공되는 램 커맨드 및 램 어드레스에 따라 램을 제어하도록 구성되는 램 컨트롤러를 포함할 수 있다. 컨트롤러는 제 2 패드를 통해 호스트로부터 제공되어 램에 저장되는 스토리지 커맨드 및 스토리지 어드레스에 기초하여, 제 2 패드를 통해 호스트로부터 제공되는 쓰기 데이터가 램에 임시로 저장된 후 하나 이상의 불휘발성 메모리들에 저장되거나 제 2 패드를 통해 호스트로 제공될 읽기 데이터가 하나 이상의 불휘발성 메모리들로부터 읽힌 후 램에 임시로 저장되도록, 물리 계층 및 하나 이상의 불휘발성 메모리들을 제어할 수 있다. 본 발명의 또 다른 실시 예에 따라 스토리지 장치 컨트롤러의 결함을 테스트하는 방법은, 스토리지 장치 컨트롤러의 제 3 패드를 통해 스토리지 장치 컨트롤러로 테스트 활성화 신호를 제공하는 단계, 테스트 활성화 신호를 제공한 후 제 2 패드를 통해 스토리지 장치 컨트롤러로 테스트 입력 데이터를 제공하는 단계, 제 2 패드를 통해 램에 저장된 테스트 입력 데이터를 테스트 출력 데이터로서 제공받는 단계, 및 테스트 입력 데이터가 테스트 출력 데이터와 동일한지 여부에 기초하여 물리 계층의 결함을 테스트하는 단계를 포함할 수 있다.

본 발명의 또 다른 실시 예에서, 테스트하는 단계는, 테스트 입력 데이터가 테스트 출력 데이터와 동일한 경우 물리 계층이 정상인 것으로 판별하는 단계, 및 테스트 입력 데이터가 테스트 출력 데이터와 다른 경우 물리 계층이 결함을 갖는 것으로 판별하는 단계를 포함할 수 있다.

본 발명의 실시 예에 따르면, 스토리지 장치 컨트롤러를 채용한 스토리지 장치가 제작되기 전에 스토리지 장치 컨트롤러의 결함(Fault)을 미리 테스트함으로써, 결함을 갖는 스토리지 장치 컨트롤러가 미리 선별될 수 있다. 따라서, 결함을 갖는 스토리지 장치 컨트롤러를 포함하는 스토리지 장치를 제작하는 데에 소모되는 시간 및 비용이 줄어들 수 있다. 나아가, 최종 사용자의 만족도가 향상될 수 있다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
도 2는 도 1의 컴퓨팅 시스템의 소프트웨어 계층을 보여주는 개념도이다.
도 3 내지 도 7은 도 1의 스토리지 장치의 구성에 관한 실시 예들을 보여주는 블록도들이다.
도 8은 도 1의 스토리지 장치를 포함하는 스토리지 시스템을 보여주는 블록도이다.
도 9는 도 8의 램의 구성, 및 프로세서, 램, 그리고 컨트롤러 사이의 통신을 보여주는 개념도이다.
도 10은 도 8의 스토리지 장치에 관한 쓰기 동작을 설명하는 흐름도이다.
도 11은 도 8의 스토리지 장치에 관한 읽기 동작을 설명하는 흐름도이다.
도 12는 도 8의 장치 컨트롤러를 테스트하기 위한 테스트 시스템을 보여주는 블록도이다.
도 13은 도 12의 테스트 시스템에서 장치 컨트롤러를 테스트하는 과정을 설명하는 흐름도이다.
도 14 및 도 15는 도 12의 테스트 시스템에서 장치 컨트롤러를 테스트하는 과정을 설명하는 개념도들이다.
도 16은 도 12의 테스트 시스템에서 장치 컨트롤러가 결함을 갖는지 여부를 판별하는 과정을 설명하는 흐름도이다.
도 17은 도 8의 불휘발성 메모리들 중 하나를 보여주는 블록도이다.
도 18은 도 17의 메모리 셀 어레이의 한 메모리 블록을 보여주는 개념도이다.
도 19는 본 발명의 실시 예에 따른 스토리지 장치를 포함하는 서버 시스템을 보여주는 개념도이다.

전술한 특성 및 이하 상세한 설명은 모두 본 발명의 설명 및 이해를 돕기 위한 예시적인 사항이다. 즉, 본 발명은 이와 같은 실시 예에 한정되지 않고 다른 형태로 구체화될 수 있다. 다음 실시 형태들은 단지 본 발명을 완전히 개시하기 위한 예시이며, 본 발명이 속하는 기술 분야의 통상의 기술자들에게 본 발명을 전달하기 위한 설명이다. 따라서, 본 발명의 구성 요소들을 구현하기 위한 방법이 여럿 있는 경우에는, 이들 방법 중 특정한 것 또는 이와 동일성 있는 것 가운데 어떠한 것으로든 본 발명의 구현이 가능함을 분명히 할 필요가 있다.

본 명세서에서 어떤 구성이 특정 요소들을 포함한다는 언급이 있는 경우, 또는 어떤 과정이 특정 단계들을 포함한다는 언급이 있는 경우는, 그 외 다른 요소 또는 다른 단계들이 더 포함될 수 있음을 의미한다. 즉, 본 명세서에서 사용되는 용어들은 특정 실시 형태를 설명하기 위한 것일 뿐이고, 본 발명의 개념을 한정하기 위한 것이 아니다. 나아가, 발명의 이해를 돕기 위해 설명한 예시들은 그것의 상보적인 실시 예도 포함한다.

본 명세서에서 사용되는 용어들은 본 발명이 속하는 기술 분야의 통상의 기술자들이 일반적으로 이해하는 의미를 갖는다. 보편적으로 사용되는 용어들은 본 명세서의 맥락에 따라 일관적인 의미로 해석되어야 한다. 또한, 본 명세서에서 사용되는 용어들은, 그 의미가 명확히 정의된 경우가 아니라면, 지나치게 이상적이거나 형식적인 의미로 해석되지 않아야 한다. 이하 첨부된 도면을 통하여 본 발명의 실시 예가 설명된다.

도 1은 본 발명의 실시 예에 따른 스토리지 장치(Storage Device)를 포함하는 컴퓨팅 시스템(Computing System)을 보여주는 블록도이다. 도 1을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), 하나 이상의 램 모듈(RAM Module) 장치들(1210, 1212), 제 1 유형의 하나 이상의 스토리지 장치들(1220, 1222), 칩셋(Chipset; 1300), GPU(Graphic Processing Unit; 1400), 입출력 장치(1500), 및 제 2 유형의 스토리지 장치(1600)를 포함할 수 있다.

예로서, 컴퓨팅 시스템(1000)은 개인용 컴퓨터(Personal Computer), 노트북, 태블릿, 워크스테이션(Workstation), 블레이드 서버(Blade Server), 네트워크 스토리지(Network Storage) 등과 같은 다양한 컴퓨팅 장치 중 적어도 하나를 포함할 수 있으나, 본 발명은 이 예에 의해 제한되지 않는다.

프로세서(1100)는 컴퓨팅 시스템(1000)의 전반적인 동작들을 제어할 수 있다. 프로세서(1100)는 컴퓨팅 시스템(1000)을 동작시키기 위해 다양한 산술(Arithmetic) 연산 및/또는 논리 연산을 수행할 수 있다. 프로세서(1100)는 연산을 수행하도록 구성되는 하나 이상의 프로세서 코어(Processor Core)들을 포함할 수 있다. 예로서, 컴퓨팅 시스템(1000)의 유형에 따라, 프로세서(1100)는 CPU(Central Processing Unit), AP(Application Processor), 전용 프로세서, 및 ASICs(Application Specific Integrated Circuit) 중 적어도 하나를 포함할 수 있다.

램 모듈 장치들(1210, 1212)은 프로세서(1100)에 의해 처리된 또는 처리될 데이터를 임시로 저장할 수 있다. 램 모듈 장치들(1210, 1212)은 컴퓨팅 시스템(1000)의 연산 메모리(Operation Memory), 워킹 메모리(Working Memory), 또는 버퍼 메모리(Buffer Memory)로서 이용될 수 있다. 예로서, 램 모듈 장치들(1210, 1212) 각각은 DRAM(Dynamic Random Access Memory), SRAM(Static RAM), 및 SDRAM(Synchronous DRAM)과 같은 휘발성 메모리, 및 PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), 및 FRAM(Ferro-electric RAM)과 같은 불휘발성 메모리 중 적어도 하나를 포함할 수 있다.

제 1 유형의 스토리지 장치들(1220, 1222)은 전원 공급과 무관하게 데이터를 저장할 수 있다. 제 1 유형의 스토리지 장치들(1220, 1222)은 전원 공급 없이 영구적으로 또는 반영구적으로 데이터를 저장할 수 있다. 예로서, 제 1 유형의 스토리지 장치들(1220, 1222) 각각은 플래시 메모리(Flash Memory), PRAM, MRAM, ReRAM, 및 FRAM과 같은 불휘발성 메모리 중 적어도 하나를 포함할 수 있다.

제 1 유형의 스토리지 장치들(1220, 1222)은 본 발명의 실시 예들에 기초하여 구현될 수 있다. 제 1 유형의 스토리지 장치들(1220, 1222)에 관한 실시 예들은 도 2 내지 도 19를 참조하여 상세히 설명될 것이다.

램 모듈 장치들(1210, 1212) 및 제 1 유형의 스토리지 장치들(1220, 1222)은 빠른 속도로 동작하는 버스(1230)를 통해 프로세서(1100)와 연결될 수 있다. 예로서, 버스(1230)는 DIMM(Dual Inline Memory Module) 형태로 구현되는 장치를 지원하고, DDR(Double Data Rate) 방식으로 동작하는 인터페이스 규약(Interface Protocol)을 채용할 수 있다. 프로세서(1100)에 노스브릿지(Northbridge) 칩셋이 내장되는(Embedded) 경우, 램 모듈 장치들(1210, 1212) 및 제 1 유형의 스토리지 장치들(1220, 1222)은 버스(1230)를 통해 프로세서(1100)와 직접 통신할 수 있다.

도 1에서, 컴퓨팅 시스템(1000)이 두 개의 램 모듈 장치들(1210, 1212) 및 두 개의 제 1 유형의 스토리지 장치들(1220, 1222)을 포함하는 것으로 도시되었다. 그러나, 램 모듈 장치들의 개수 및 제 1 유형의 스토리지 장치들의 개수는 컴퓨팅 시스템(1000)의 구성 및 버스(1230)의 구성에 따라 다양하게 변경 또는 수정될 수 있다.

칩셋(1300)은 컴퓨팅 시스템(1000)의 다른 구성 요소들을 프로세서(1100)에 연결할 수 있다. 예로서, 칩셋(1300)은 GPU(Graphic Processing Unit; 1400), 입출력 장치(1500), 및 제 2 유형의 스토리지 장치(1600)를 프로세서(1100)에 연결할 수 있다. 예로서, 칩셋(1300)은 사우스브릿지(Southbridge) 칩셋을 포함할 수 있다.

예로서, GPU(1400)는 영상 데이터를 처리하기 위한 연산을 수행할 수 있다. 이를 위해, GPU(1400)는 하나 이상의 코어들 및 하나 이상의 메모리들을 포함할 수 있다. GPU(1400)는 칩셋(1300)을 통해 프로세서(1100)로 연산 결과를 제공하거나 프로세서(1100)의 연산 결과를 제공받을 수 있다. GPU(1400)는 연산 결과에 기초하여 디스플레이 장치가 영상을 표시하도록 만들 수 있다.

입출력 장치(1500)는 컴퓨팅 시스템(1000)의 사용자로부터 제공되는 정보를 칩셋(1300)을 통해 프로세서(1100)로 제공할 수 있다. 또는, 입출력 장치(1500)는 칩셋(1300)을 통해 프로세서(1100)로부터 제공되는 데이터에 기초하여 컴퓨팅 시스템(1000)의 사용자에게 서비스를 제공할 수 있다. 예로서, 입출력 장치(1500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서 등의 입력 인터페이스를 포함할 수 있다. 나아가, 입출력 장치(1500)는 스피커, 모터 등의 출력 인터페이스를 포함할 수 있다.

제 2 유형의 스토리지 장치(1600)는 전원 공급과 무관하게 데이터를 저장할 수 있다. 예로서, 제 2 유형의 스토리지 장치(1600)는 SSD(Solid State Drive), HDD(Hard Disk Drive) 등과 같은 스토리지 매체(Storage Medium)를 포함할 수 있다.

제 1 유형의 스토리지 장치들(1220, 1222)과 달리, 제 2 유형의 스토리지 장치(1600)는 상대적으로 느린 속도로 동작하는 버스를 통해 프로세서(1100)와 연결될 수 있다. 예로서, 제 2 유형의 스토리지 장치(1600)가 SSD를 포함하는 경우, 느린 속도로 동작하는 버스는 제 2 유형의 스토리지 장치(1600)의 성능을 저하시킬 수 있다. SSD는 자체적인 프로세서 및 빠르게 동작하는 반도체 불휘발성 메모리를 포함하기 때문에, SSD는 높은 동작 성능을 가질 수 있다. 그런데, SSD가 느린 속도로 동작하는 버스에 연결되는 경우, SSD의 성능을 최대화하기 어렵다.

본 발명의 실시 예에서, 빠른 속도로 동작하는 버스(1230)를 통해 프로세서(1100)와 연결되는 제 1 유형의 스토리지 장치들(1220, 1222)은 높은 동작 성능을 보일 수 있다. 즉, SSD와 같이 반도체 불휘발성 메모리를 포함하는 스토리지 장치는 제 1 유형의 스토리지 장치들(1220, 1222)의 형태로 구현될 때 더 높은 성능으로 동작할 수 있다.

이하에서, 빠른 속도로 동작하는 버스(1230)를 통해 프로세서(1100)와 연결되는 제 1 유형의 스토리지 장치들(1220, 1222)의 구성 및 동작이 설명될 것이다. 또한, 제 1 유형의 스토리지 장치들(1220, 1222) 각각을 제어하도록 구성되는 장치 컨트롤러의 구성 및 동작, 및 그 장치 컨트롤러의 테스트 과정이 설명될 것이다.

이하에서 언급될 "스토리지 장치"는 빠른 속도로 동작하는 버스(1230)를 통해 프로세서(1100)와 연결되는 제 1 유형의 스토리지 장치이다. 빠른 속도로 동작하는 버스(1230)는 DIMM 스펙(Specification)에 기초하여 정의되는 인터페이스 규약을 채용한 것으로 가정된다. 그러나, 이 가정은 본 발명의 이해를 돕기 위한 것이고, 본 발명은 이 가정에 의해 제한되지 않는다. 여기서, DIMM 스펙은 DIMM 형태로 구현되는 장치의 구성 및 동작에 관한 스펙을 의미한다.

도 2는 도 1의 컴퓨팅 시스템의 소프트웨어 계층을 보여주는 개념도이다. 도 1의 프로세서(1100)에서는 호스트 계층(Host Layer; HL)에 관한 소프트웨어가 구동될 수 있다. 나아가, 도 1의 스토리지 장치(즉, "제 1 유형"의 스토리지 장치(1220 또는 1222))에서는 스토리지 계층(Storage Layer; SL)에 관한 소프트웨어 또는 펌웨어가 구동될 수 있다.

호스트 계층(HL)은 제 1 호스트 계층(HL1) 및 제 2 호스트 계층(HL2)을 포함할 수 있다. 스토리지 계층(SL)은 제 1 스토리지 계층(SL1) 및 제 2 스토리지 계층(SL2)을 포함할 수 있다. 제 1 호스트 계층(HL1) 및 제 1 스토리지 계층(SL1)은 각각 호스트 계층(HL) 및 스토리지 계층(SL)의 물리 계층(Physical Layer)들로서 제공될 수 있다.

예로서, 제 1 호스트 계층(HL1)은 DIMM 계층(DL1)을 포함할 수 있고, 제 1 스토리지 계층(SL1)은 DIMM 계층(DL2)을 포함할 수 있다. 이 예에서, 호스트 계층(HL)과 스토리지 계층(SL)은 물리 어드레스(Physical Address)에 기초하여 DIMM 계층들(DL1, DL2)을 통해 서로 물리적으로 접근할 수 있다. 예로서, 호스트 계층(HL)과 스토리지 계층(SL)은 DIMM 계층들(DL1, DL2)을 통해, DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 통신할 수 있다.

도 8을 참조하여 더 상세히 설명되겠지만, 제 1 스토리지 계층(SL1)은 램(RM)을 포함할 수 있다. 제 2 스토리지 계층(SL2)은 불휘발성 메모리(NM)를 포함할 수 있다. 불휘발성 메모리(NM)는 제 2 스토리지 계층(SL2)의 제어 계층(CL)의 제어에 따라, 호스트 계층(HL)으로부터 제공된 데이터를 영구적으로 또는 반영구적으로 저장할 수 있다. 나아가, 제어 계층(CL)의 제어에 따라, 불휘발성 메모리(NM)에 관한 가비지 컬렉션(Garbage Collection), 웨어 레벨링(Wear Leveling) 등과 같은 관리 동작이 수행될 수 있다.

본 발명의 몇몇 실시 예에서, DIMM 계층(DL2)은 램(RM)을 제어하기 위해 이용되는 램 커맨드 및 램 어드레스를 호스트 계층(HL)으로부터 제공받을 수 있다. 램(RM)은 램 커맨드 및 램 어드레스에 따라, 불휘발성 메모리(NM)를 제어하기 위해 이용되는 스토리지 커맨드 및 스토리지 어드레스를 임시로 저장할 수 있다. 뿐만 아니라, 램(RM)은 불휘발성 메모리(NM)에 저장될 쓰기 데이터 및/또는 불휘발성 메모리(NM)로부터 읽힌 읽기 데이터를 임시로 저장할 수 있다. 이 실시 예는 도 8 내지 도 11을 참조하여 더 상세히 설명될 것이다.

제 1 호스트 계층(HL1)은 램(RM)과 인터페이싱하기(Interface) 위해 램 드라이버(RD)를 포함할 수 있다. 제 2 호스트 계층(HL2)은 호스트 계층(HL)을 운영하기 위해 운영 체제(Operating System; OS)를 포함할 수 있다. 운영 체제(OS)는 도 1의 컴퓨팅 시스템(1000)의 전반적인 동작들을 제어 및 관리할 수 있다. 예로서, 운영 체제(OS)는 프로그램 실행(Execution), 파일로의 접근, 어플리케이션들(AP)의 구동, 스토리지 계층(SL)의 제어 등과 같은 다양한 동작을 처리할 수 있다. 제 2 호스트 계층(HL2)은 호스트 계층(HL)의 사용자에게 다양한 서비스를 제공하기 위해 하나 이상의 어플리케이션(Application)들(AP)을 실행할 수 있다.

운영 체제(OS) 및/또는 어플리케이션(AP)의 동작에 따라, 호스트 계층(HL)은 불휘발성 메모리(NM)에 저장될 쓰기 데이터를 스토리지 계층(SL)에 제공할 수 있다. 또는, 스토리지 계층(SL)은 불휘발성 메모리(NM)에 저장된 데이터 중에서 운영 체제(OS) 및/또는 어플리케이션(AP)의 동작에 이용되는 읽기 데이터를 호스트 계층(HL)으로 제공할 수 있다. 제 2 호스트 계층(HL2) 및 제 2 스토리지 계층(SL2) 각각은 논리 어드레스(Logical Address)에 기초하여 상대방을 논리적으로 인식할 수 있다.

도 3은 도 1의 스토리지 장치의 구성에 관한 실시 예를 보여주는 블록도이다. 도 1의 제 1 유형의 스토리지 장치들(1220, 1222) 중 적어도 하나는 도 3의 스토리지 장치(2000)를 포함할 수 있다. 예로서, 스토리지 장치(2000)는 LRDIMM(Load Reduced DIMM) 형태로 구현되는 모듈일 수 있다. 이 예에서, 스토리지 장치(2000)는 도 1의 컴퓨팅 시스템(1000)의 DIMM 소켓에 연결되고, DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 도 1의 프로세서(1100)와 통신할 수 있다.

도 3의 실시 예에서, 스토리지 장치(2000)는 장치 컨트롤러(2100), 하나 이상의 불휘발성 메모리들(2200), 버퍼 메모리(2300), 및 SPD(Serial Presence Detect) 칩(2500)을 포함할 수 있다. 장치 컨트롤러(2100)는 스토리지 장치(2000)의 전반적인 동작들을 제어 및 관리할 수 있다.

불휘발성 메모리들(2200)은 장치 컨트롤러(2100)의 제어에 따라, 전원 공급에 관계없이 데이터를 저장할 수 있다. 예로서, 불휘발성 메모리들(2200)은 하나의 칩 또는 패키지로 구현될 수 있다. 또는, 불휘발성 메모리들(2200) 각각은 별개의 칩, 패키지, 장치, 또는 모듈로 구현될 수 있다. 버퍼 메모리(2300)는 장치 컨트롤러(2100)의 제어에 따라 불휘발성 메모리들(2200)에 저장될 쓰기 데이터 또는 불휘발성 메모리들(2200)로부터 읽힌 읽기 데이터를 버퍼링할 수 있다.

장치 컨트롤러(2100)는 제어 신호 선로를 통해 프로세서(1100)로부터 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록 신호(CLK)를 제공받을 수 있다. 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)는 램(2100b)에 관한 읽기/쓰기 동작을 제어하기 위해 이용될 수 있다. 장치 컨트롤러(2100)는 제어 신호 선로와 별개인 데이터 신호 선로를 통해 프로세서(1100)와 데이터 신호(DQ) 및 데이터 스트로브(Data Strobe) 신호(DQS)를 주고받을 수 있다.

본 발명의 실시 예에서, 데이터 신호(DQ)는 불휘발성 메모리들(2200)에 관한 읽기/쓰기 동작을 제어하기 위해 이용되는 스토리지 커맨드 및 스토리지 어드레스를 포함할 수 있다. 나아가, 데이터 신호(DQ)는 불휘발성 메모리들(2200)에 저장될 쓰기 데이터 또는 불휘발성 메모리들(2200)로부터 읽힌 읽기 데이터를 포함할 수 있다. 몇몇 경우, 데이터 신호(DQ)는 쓰기 데이터 및 읽기 데이터에 관한 상태 정보(Status Information)를 포함할 수 있다.

램(2100b)은 램 커맨드 및 램 어드레스에 따라 스토리지 커맨드 및 스토리지 어드레스를 임시로 저장할 수 있다. 뿐만 아니라, 램(2100b)은 램 커맨드 및 램 어드레스에 따라 쓰기 데이터 및 읽기 데이터를 임시로 저장할 수 있다. 장치 컨트롤러(2100)는 램(2100b)에 저장된 스토리지 커맨드 및 스토리지 어드레스에 따라, 쓰기 데이터가 불휘발성 메모리들(2200)에 저장되거나 읽기 데이터가 불휘발성 메모리들(2200)로부터 읽히도록, 불휘발성 메모리들(2200)을 제어할 수 있다.

장치 컨트롤러(2100), 램(2100b), 불휘발성 메모리들(2200), 및 버퍼 메모리(2300)는 도 8 내지 도 16을 참조하여 설명될 것과 같이 구성되고 동작할 수 있다. 특히, 스토리지 장치(2000)가 제작되기 전에, 장치 컨트롤러(2100)는 도 12 내지 도 16을 참조하여 설명될 과정에 따라 테스트될 수 있다. 이로써, 결함을 갖는 장치 컨트롤러(2100)가 미리 선별될 수 있다.

SPD 칩(2500)은 스토리지 장치(2000)의 특성에 관한 정보를 저장할 수 있다. 예로서, SPD 칩(2500)은 스토리지 장치(2000)의 모듈 유형, 모듈 구성, 저장 용량, 선로 배열, 동작 환경 등과 같은 초기화 정보 또는 장치 정보를 저장할 수 있다. 예로서, SPD 칩(2500)은 프로그램 가능한 읽기 전용 메모리(Programmable Read-only Memory; 예컨대, EEPROM(Electrically Erasable Programmable Read Only Memory) 등)를 포함할 수 있다.

스토리지 장치(2000)를 포함하는 컴퓨팅 시스템(1000)이 부팅(Booting)될 때, 컴퓨팅 시스템(1000)의 프로세서(1100)는 SPD 칩(2500)에 저장된 정보를 읽을 수 있다. 프로세서(1100)는 읽힌 정보에 기초하여 스토리지 장치(2000)를 인식하고 동작시킬 수 있다. 본 발명의 실시 예에서, 프로세서(1100)는 읽힌 정보에 기초하여 스토리지 장치(2000)를 스토리지 매체로서 인식하고 동작시킬 수 있다.

실시 예로서, SPD 칩(2500)은 사이드-밴드(Side-band) 인터페이스 규약에 기초하여 프로세서(1100)와 통신할 수 있다. 이 실시 예에서, SPD 칩(2500)과 프로세서(1100)는 사이드-밴드 인터페이스 규약을 지원하는 통신 채널을 통해 사이드-밴드 신호(SBS)를 주고받을 수 있다. 나아가, SPD 칩(2500)은 사이드-밴드 인터페이스 규약에 기초하여 장치 컨트롤러(2100)와 통신할 수 있다. 예로서, 사이드-밴드 인터페이스 규약은 I2C(Inter-Integrated Circuit) 또는 UART(Universal Asynchronous Receiver/Transmitter) 스펙에 기초하여 정의되는 물리 계층을 지원할 수 있다.

도 4는 도 1의 스토리지 장치의 구성에 관한 실시 예를 보여주는 블록도이다. 도 1의 제 1 유형의 스토리지 장치들(1220, 1222) 중 적어도 하나는 도 4의 스토리지 장치(3000)를 포함할 수 있다. 예로서, 스토리지 장치(3000)는 RDIMM(Registerd DIMM) 형태로 구현되는 모듈일 수 있다. 이 예에서, 스토리지 장치(3000)는 도 1의 컴퓨팅 시스템(1000)의 DIMM 소켓에 연결되고, DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 도 1의 프로세서(1100)와 통신할 수 있다.

도 4의 실시 예에서, 스토리지 장치(3000)는 장치 컨트롤러(3100), 하나 이상의 불휘발성 메모리들(3200), 버퍼 메모리(3300), 데이터 버퍼 회로(3400), 및 SPD 칩(3500)을 포함할 수 있다. 장치 컨트롤러(3100), 램(3100b), 불휘발성 메모리들(3200), 및 버퍼 메모리(3300)는 도 8 내지 도 16을 참조하여 설명될 것과 같이 구성되고 동작할 수 있다. 특히, 스토리지 장치(3000)가 제작되기 전에, 장치 컨트롤러(3100)는 도 12 내지 도 16을 참조하여 설명될 과정에 따라 테스트될 수 있다. 이로써, 결함을 갖는 장치 컨트롤러(3100)가 미리 선별될 수 있다.

장치 컨트롤러(3100), 램(3100b), 불휘발성 메모리들(3200), 버퍼 메모리(3300), 및 SPD 칩(3500)은 도 3의 장치 컨트롤러(2100), 램(2100b), 불휘발성 메모리들(2200), 버퍼 메모리(2300), 및 SPD 칩(2500)과 각각 동일 또는 유사하게 구성되고 동작할 수 있다. 설명의 편의를 위해, 장치 컨트롤러(3100), 램(3100b), 불휘발성 메모리들(3200), 버퍼 메모리(3300), 및 SPD 칩(3500)에 관한 중복되는 설명들은 생략될 것이다.

데이터 버퍼 회로(3400)는 프로세서(1100)와 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 주고받을 수 있다. 데이터 버퍼 회로(3400)는 수신된 신호를 장치 컨트롤러(3100)로 제공하거나, 송신될 신호를 장치 컨트롤러(3100)로부터 제공받을 수 있다. 즉, 데이터 버퍼 회로(3400)는 프로세서(1100)와 장치 컨트롤러(3100) 사이에서 데이터를 버퍼링할 수 있다. 예로서, 데이터 버퍼 회로(3400)는 데이터 전송의 타이밍(Timing)을 동기시키기 위해 이용될 수 있다.

예로서, 데이터 버퍼 회로(3400)는 하나 이상의 데이터 버퍼들을 포함할 수 있다. 데이터 버퍼들 각각은 대응하는 데이터 신호 선로를 통해 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 제공받거나 출력할 수 있다. 데이터 버퍼들은 장치 컨트롤러(3100)의 제어에 따라 동작할 수 있다.

도 5는 도 1의 스토리지 장치의 구성에 관한 실시 예를 보여주는 블록도이다. 도 1의 제 1 유형의 스토리지 장치들(1220, 1222) 중 적어도 하나는 도 5의 스토리지 장치(4000)를 포함할 수 있다. 예로서, 스토리지 장치(4000)는 도 1의 컴퓨팅 시스템(1000)의 DIMM 소켓에 연결되고, DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 도 1의 프로세서(1100)와 통신할 수 있다.

도 5의 실시 예에서, 스토리지 장치(4000)는 제어 회로(4005), 하나 이상의 불휘발성 메모리들(4200), 및 하나 이상의 DRAM들(4600)을 포함할 수 있다. 불휘발성 메모리들(4200)은 컴퓨팅 시스템(1000)의 스토리지 매체로서 이용될 수 있다. DRAM들(4600)은 컴퓨팅 시스템(1000)의 메인 메모리로서 이용될 수 있다. 즉, 스토리지 장치(4000)는 스토리지 매체의 기능과 함께 메인 메모리의 기능을 수행할 수 있다.

예로서, 불휘발성 메모리들(4200)은 EEPROM, 플래시 메모리, PRAM, MRAM, ReRAM, 및 FRAM 중 적어도 하나를 포함할 수 있다. 도 5에서, 스토리지 장치(4000)가 DRAM들(4600)을 포함하는 것으로 도시되었다. 그러나, 다른 몇몇 실시 예에서, DRAM들(4600)은 SRAM, SDRM, PRAM, MRAM, ReRAM, 및 FRAM과 같이 랜덤하게 접근되는 다른 메모리들로 대체될 수 있다.

제어 회로(4005)는 장치 컨트롤러(4100) 및 SPD 칩(4500)을 포함할 수 있다. 장치 컨트롤러(4100) 및 불휘발성 메모리들(4200)은 도 8 내지 도 16을 참조하여 설명될 것과 같이 구성되고 동작할 수 있다. 특히, 스토리지 장치(4000)가 제작되기 전에, 장치 컨트롤러(4100)는 도 12 내지 도 16을 참조하여 설명될 과정에 따라 테스트될 수 있다. 이로써, 결함을 갖는 장치 컨트롤러(4100)가 미리 선별될 수 있다.

장치 컨트롤러(4100), 램(4100b), 불휘발성 메모리들(4200), 및 SPD 칩(4500)은 도 3의 장치 컨트롤러(2100), 램(2100b), 불휘발성 메모리들(2200), 및 SPD 칩(2500)과 각각 동일 또는 유사하게 구성되고 동작할 수 있다. 설명의 편의를 위해, 장치 컨트롤러(4100), 램(4100b), 불휘발성 메모리들(4200), 및 SPD 칩(4500)에 관한 중복되는 설명들은 생략될 것이다.

장치 컨트롤러(4100)는 프로세서(1100)로부터 수신된 신호에 기초하여, 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)에 포함되는 데이터를 불휘발성 메모리들(4200) 또는 DRAM들(4600)에 선택적으로 제공할 수 있다. 또는, 장치 컨트롤러(4100)는 프로세서(1100)로부터 수신된 신호들에 기초하여, 불휘발성 메모리들(4200) 또는 DRAM들(4600)에 저장된 데이터를 선택적으로 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 출력할 수 있다. 예로서, 프로세서(1100)는 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 스토리지 커맨드, 스토리지 어드레스, 및 별개의 신호 중 적어도 하나에 기초하여 불휘발성 메모리들(4200) 또는 DRAM(4600)들에 선택적으로 접근할 수 있다.

도 6은 도 1의 스토리지 장치의 구성에 관한 실시 예를 보여주는 블록도이다. 도 1의 제 1 유형의 스토리지 장치들(1220, 1222) 중 적어도 하나는 도 6의 스토리지 장치(5000)를 포함할 수 있다. 예로서, 스토리지 장치(5000)는 도 1의 컴퓨팅 시스템(1000)의 DIMM 소켓에 연결되고, DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 도 1의 프로세서(1100)와 통신할 수 있다.

도 6의 실시 예에서, 스토리지 장치(5000)는 제어 회로(5005), 하나 이상의 불휘발성 메모리들(5200), 및 하나 이상의 DRAM들(5600)을 포함할 수 있다. 불휘발성 메모리들(5200)은 컴퓨팅 시스템(1000)의 스토리지 매체로서 이용될 수 있다. DRAM들(5600)은 컴퓨팅 시스템(1000)의 메인 메모리로서 이용될 수 있다. 불휘발성 메모리들(5200) 및 DRAM들(5600)은 도 5의 불휘발성 메모리들(4200) 및 DRAM들(4600)과 각각 동일 또는 유사하게 구성되고 동작할 수 있다. 설명의 편의를 위해, 불휘발성 메모리들(5200) 및 DRAM들(5600)에 관한 중복되는 설명들은 생략될 것이다.

제어 회로(5005)는 장치 컨트롤러(5100), 데이터 버퍼 회로(5400), 및 SPD 칩(5500)을 포함할 수 있다. 장치 컨트롤러(5100) 및 불휘발성 메모리들(5200)은 도 8 내지 도 16을 참조하여 설명될 것과 같이 구성되고 동작할 수 있다. 특히, 스토리지 장치(5000)가 제작되기 전에, 장치 컨트롤러(5100)는 도 12 내지 도 16을 참조하여 설명될 과정에 따라 테스트될 수 있다. 이로써, 결함을 갖는 장치 컨트롤러(5100)가 미리 선별될 수 있다.

장치 컨트롤러(5100), 램(5100b), 및 SPD 칩(5500)은 도 3의 장치 컨트롤러(2100), 램(2100b), 및 SPD 칩(2500)과 각각 동일 또는 유사하게 구성되고 동작할 수 있다. 데이터 버퍼 회로(5400)는 도 4의 데이터 버퍼 회로(3400)와 동일 또는 유사하게 구성되고 동작할 수 있다. 설명의 편의를 위해, 장치 컨트롤러(5100), 램(5100b), 데이터 버퍼 회로(5400), 및 SPD 칩(5500)에 관한 중복되는 설명들은 생략될 것이다.

장치 컨트롤러(5100)는 프로세서(1100)로부터 수신된 신호에 기초하여 불휘발성 메모리들(5200) 및 DRAM들(5600)을 제어할 수 있다. 프로세서(1100)는 불휘발성 메모리들(5200) 또는 DRAM들(5600)에 선택적으로 접근할 수 있다.

예로서, 프로세서(1100)가 불휘발성 메모리들(5200)에 데이터를 저장하는 경우, 저장될 데이터는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 데이터 버퍼 회로(5400)를 통해 장치 컨트롤러(5100)로 제공될 수 있다. 장치 컨트롤러(5100)는 제공받은 데이터를 불휘발성 메모리들(5200)로 제공할 수 있다. 예로서, 프로세서(1100)가 불휘발성 메모리들(5200)로부터 데이터를 읽는 경우, 장치 컨트롤러(5100)는 불휘발성 메모리들(5200)로부터 읽힌 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 데이터 버퍼 회로(5400)를 통해 프로세서(1100)로 제공할 수 있다.

예로서, 프로세서(1100)가 DRAM들(5600)에 데이터를 저장하는 경우, 장치 컨트롤러(5100)는 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록 신호(CLK)를 DRAM들(5600)로 제공할 수 있다. 저장될 데이터는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 데이터 버퍼 회로(5400)를 통해 DRAM들(5600)로 제공될 수 있다. 예로서, 프로세서(1100)가 DRAM들(5600)로부터 데이터를 읽는 경우, 장치 컨트롤러(5100)는 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록 신호(CLK)를 DRAM들(5600)로 제공할 수 있다. DRAM들(5600)은 제공된 신호들에 기초하여 데이터를 출력하고, 데이터 버퍼 회로(5400)는 DRAM들(5600)로부터 출력된 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 프로세서(1100)로 제공할 수 있다.

도 7은 도 1의 스토리지 장치의 구성에 관한 실시 예를 보여주는 블록도이다. 도 1의 제 1 유형의 스토리지 장치들(1220, 1222) 중 적어도 하나는 도 7의 스토리지 장치(6000)를 포함할 수 있다. 예로서, 스토리지 장치(6000)는 도 1의 컴퓨팅 시스템(1000)의 DIMM 소켓에 연결되고, DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 도 1의 프로세서(1100)와 통신할 수 있다.

도 7의 실시 예에서, 스토리지 장치(6000)는 제어 회로(6005), 하나 이상의 불휘발성 메모리들(6200), 및 하나 이상의 DRAM들(6600)을 포함할 수 있다. 불휘발성 메모리들(6200)은 컴퓨팅 시스템(1000)의 스토리지 매체로서 이용될 수 있다. DRAM들(6600)은 컴퓨팅 시스템(1000)의 메인 메모리로서 이용될 수 있다. 불휘발성 메모리들(6200) 및 DRAM들(6600)은 도 5의 불휘발성 메모리들(4200) 및 DRAM들(4600)과 각각 동일 또는 유사하게 구성되고 동작할 수 있다. 설명의 편의를 위해, 불휘발성 메모리들(6200) 및 DRAM들(6600)에 관한 중복되는 설명들은 생략될 것이다.

제어 회로(6005)는 장치 컨트롤러(6100) 및 SPD 칩(6500)을 포함할 수 있다. 장치 컨트롤러(6100) 및 불휘발성 메모리들(6200)은 도 8 내지 도 16을 참조하여 설명될 것과 같이 구성되고 동작할 수 있다. 특히, 스토리지 장치(6000)가 제작되기 전에, 장치 컨트롤러(6100)는 도 12 내지 도 16을 참조하여 설명될 과정에 따라 테스트될 수 있다. 이로써, 결함을 갖는 장치 컨트롤러(6100)가 미리 선별될 수 있다.

장치 컨트롤러(6100), 램(6100b), 및 SPD 칩(6500)은 도 3의 장치 컨트롤러(2100), 램(2100b), 및 SPD 칩(2500)과 각각 동일 또는 유사하게 구성되고 동작할 수 있다. 설명의 편의를 위해, 장치 컨트롤러(6100), 램(6100b), 및 SPD 칩(6500)에 관한 중복되는 설명들은 생략될 것이다.

장치 컨트롤러(6100)는 프로세서(1100)로부터 수신된 신호에 기초하여 불휘발성 메모리들(6200) 및 DRAM들(6600)을 제어할 수 있다. 프로세서(1100)는 불휘발성 메모리들(6200) 또는 DRAM들(6600)에 선택적으로 접근할 수 있다.

예로서, 프로세서(1100)가 불휘발성 메모리들(6200)에 데이터를 저장하는 경우, 불휘발성 메모리들(6200)은 저장될 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 장치 컨트롤러(6100)를 통해 제공받을 수 있다. 예로서, 프로세서(1100)가 불휘발성 메모리들(6200)로부터 데이터를 읽는 경우, 장치 컨트롤러(6100)는 불휘발성 메모리들(6200)로부터 읽힌 데이터를 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 프로세서(1100)로 제공할 수 있다.

예로서, 프로세서(1100)가 DRAM들(6600)에 데이터를 저장하는 경우, 장치 컨트롤러(6100)는 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록 신호(CLK)를 DRAM들(6600)로 제공할 수 있다. 저장될 데이터는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 DRAM들(6600)로 제공될 수 있다. 예로서, 프로세서(1100)가 DRAM들(6600)로부터 데이터를 읽는 경우, 장치 컨트롤러(6100)는 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록 신호(CLK)를 DRAM들(6600)로 제공할 수 있다. DRAM들(6600)은 제공된 신호들에 기초하여 데이터를 출력하고, 출력된 데이터는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)로서 프로세서(1100)로 제공될 수 있다.

도 8은 도 1의 스토리지 장치를 포함하는 스토리지 시스템을 보여주는 블록도이다. 스토리지 시스템(10)은 스토리지 장치(100) 및 프로세서(101)를 포함할 수 있다. 스토리지 장치(100) 및 프로세서(101)는 각각 도 1의 제 1 유형의 스토리지 장치(1220 또는 1222) 및 프로세서(1100)에 대응할 수 있다. 따라서, 스토리지 장치(100) 및 프로세서(101)에 관한 중복되는 설명들은 생략될 것이다. 도 8을 참조하여, 스토리지 장치(100)의 구성 및 동작, 및 스토리지 장치(100)와 프로세서(101) 사이의 통신이 설명될 것이다.

일 실시 예에서, 스토리지 장치(100)는 장치 컨트롤러(110), 하나 이상의 불휘발성 메모리들(120), 및 버퍼 메모리(130)를 포함할 수 있다. 장치 컨트롤러(110)는 도 3 내지 도 7의 장치 컨트롤러들(2100, 3100, 4100, 5100, 6100) 중 하나에 대응할 수 있다. 불휘발성 메모리들(120)은 도 3 내지 도 7의 불휘발성 메모리들(2200, 3200, 4200, 5200, 6200) 중 하나에 대응할 수 있다. 버퍼 메모리(130)는 도 3 및 도 4의 버퍼 메모리들(2400, 3400) 중 하나에 대응할 수 있다.

몇몇 다른 실시 예에서, 스토리지 장치(100)는 도 4 및 도 6의 데이터 버퍼 회로들(3400, 5400), 도 3 내지 도 7의 SPD 칩들(2500, 3500, 4500, 5500, 6500), 도 5 내지 도 7의 DRAM들(4600, 5600, 6600) 중 적어도 하나를 더 포함할 수 있다. 도 8은 본 발명의 이해를 돕기 위한 예시적인 구성을 보여주고, 스토리지 장치(100)의 구성은 도 3 내지 도 7을 참조하여 설명된 실시 예들에 기초하여 다양하게 변경 또는 수정될 수 있다.

장치 컨트롤러(110)의 제어에 따라, 스토리지 장치(100)는 고유의 기능을 수행할 수 있다. 장치 컨트롤러(110)의 제어에 따라, 프로세서(101)로부터 제공된 데이터가 불휘발성 메모리들(120) 또는 버퍼 메모리(130)에 저장되거나, 불휘발성 메모리들(120) 또는 버퍼 메모리(130)에 저장된 데이터가 프로세서(101)로 제공될 수 있다. 장치 컨트롤러(110)는 물리 계층(111), 컨트롤러(112), 및 복수의 프로세서 코어(115)를 포함할 수 있다.

물리 계층(111)은 램 컨트롤러(111a) 및 램(111b)을 포함할 수 있다. 램 컨트롤러(111a)는 프로세서(101)로부터 제공되는 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록 신호(CLK)를 수신할 수 있다. 램 컨트롤러(111a)는 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)에 따라 램(111b)을 제어할 수 있다.

램(111b)은 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)에 기초하여 데이터를 저장하거나 출력할 수 있다. 램(111b)은 프로세서(101)로부터 제공되는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신하고, 데이터 신호(DQ)에 대응하는 데이터를 저장할 수 있다. 또는, 램(111b)은 그것에 저장된 데이터를 데이터 신호(DQ)로서 출력하고, 출력된 데이터를 프로세서(101)로 제공할 수 있다.

본 발명의 실시 예에서, 데이터 신호(DQ)는 불휘발성 메모리들(120)를 제어하기 위해 프로세서(101)로부터 제공되는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 포함할 수 있다. 나아가, 데이터 신호(DQ)는 불휘발성 메모리들(120)에 저장될 쓰기 데이터(DATA) 또는 불휘발성 메모리들(2200)로부터 읽힌 읽기 데이터(DATA)를 포함할 수 있다. 몇몇 경우, 데이터 신호(DQ)는 쓰기 데이터 및 읽기 데이터(DATA)에 관한 상태 정보(STI)를 포함할 수 있다.

불휘발성 메모리들(120)에 관한 쓰기 동작에서, 램(111b)은 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)에 따라 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 저장할 수 있다. 나아가, 램(111b)은 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)에 따라 프로세서(101)로부터 제공된 쓰기 데이터(DATA)를 임시로 저장할 수 있다. 컨트롤러(112)의 제어에 따라, 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 및 쓰기 데이터(DATA)는 불휘발성 메모리들(120)로 제공될 수 있다. 쓰기 데이터(DATA)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 기초하여 불휘발성 메모리들(120)에 저장될 수 있다.

불휘발성 메모리들(120)에 관한 읽기 동작에서, 램(111b)은 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)에 따라 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 저장할 수 있다. 컨트롤러(112)의 제어에 따라, 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 불휘발성 메모리들(120)로 제공될 수 있다. 읽기 데이터(DATA)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 기초하여 불휘발성 메모리들(120)로부터 읽히고, 램(111b)에 임시로 저장된 후 프로세서(101)로 제공될 수 있다.

즉, 컨트롤러(112)의 제어에 따라, 프로세서(101)와 불휘발성 메모리들(120) 사이에서 데이터(DATA)가 교환될 수 있다. 이를 위해, 물리 계층(111)은 DIMM 스펙에 기초하여 정의되고, DDR 방식의 인터페이스 규약에 따라 동작할 수 있다. 램 컨트롤러(111a) 및 컨트롤러(112)의 제어에 따라, 램(111b)은 쓰기 동작 또는 읽기 동작의 진행에 관한 상태 정보(STI)를 저장할 수 있다. 프로세서(101)는 상태 정보(STI)에 기초하여 쓰기 동작 또는 읽기 동작이 완료되었는지 여부를 인지할 수 있다. 나아가, 컨트롤러(112)는 상태 정보(STI)에 기초하여 쓰기 동작 또는 읽기 동작이 진행될 필요가 있는지 여부를 인지할 수 있다.

예로서, 램(111b)은 DPSRAM(Dual Port SRAM), 공유 램(Shared RAM) 등과 같은 멀티-포트(Multi-port) 램을 포함할 수 있다. 이 예에서, 램(111b)은 서로 다른 포트들을 통해 프로세서(101) 및 컨트롤러(112)에 의해 각각 접근될 수 있다. 램(111b)의 구성은 도 9를 참조하여 더 상세히 설명될 것이다. 나아가, 쓰기 동작 및 읽기 동작은 도 10 및 도 11을 각각 참조하여 더 상세히 설명될 것이다.

컨트롤러(112)는 물리 계층(111) 및 불휘발성 메모리들(120)을 제어하기 위해 다양한 하드웨어 구성 요소 또는 소프트웨어 구성 요소를 포함할 수 있다. 예로서, 컨트롤러(112)는 ECC 인코딩/디코딩 엔진(Error Correction Code Encoding/Decoding Engine), 스크램블러/디스크램블러(Scrambler/Descrambler), 데이터 버퍼, 및 플래시 변환 계층(Flash Translation Layer)을 포함할 수 있다.

위 예에서, 컨트롤러(112)는 ECC 인코딩/디코딩 엔진에 의해 데이터의 오류를 검출 및 정정하고, 데이터에 관한 ECC 코드를 생성 및 추가할 수 있다. 컨트롤러(112)는 스크램블러/디스크램블러에 의해 데이터를 스크램블 또는 디스크램블할 수 있다. 컨트롤러(112)는 램(111b) 또는 불휘발성 메모리들(120)로부터 읽힌 데이터를 데이터 버퍼에 임시로 저장할 수 있다. 컨트롤러(112)는 플래시 변환 계층에 의해 스토리지 어드레스(ADDR_S)에 관한 논리 어드레스와 물리 어드레스 사이의 변환을 수행할 수 있다. 이를 위해, 버퍼 메모리(130)는 불휘발성 메모리들(120)의 논리 어드레스와 물리 어드레스 사이의 맵핑 테이블(Mapping Table)을 저장할 수 있다.

프로세서 코어들(115)은 산술/논리 연산을 수행하도록 구성될 수 있다. 특히, 프로세서 코어들(115)은 물리 계층(111) 및 불휘발성 메모리들(120)을 제어하기 위한 연산을 처리할 수 있다. 프로세서 코어들(115)의 연산 결과에 기초하여, 컨트롤러(112)는 물리 계층(111) 및 불휘발성 메모리들(120)을 제어할 수 있다.

프로세서 코어들(115)은 펌웨어(FW)를 구동할 수 있다. 펌웨어(FW)의 동작에 따라, 물리 계층(111) 및 불휘발성 메모리들(120)을 제어하기 위한 연산이 처리될 수 있다. 본 발명의 실시 예에서, 펌웨어(FW)는 장치 컨트롤러(110)가 결함을 갖는지 여부, 좀 더 구체적으로는 물리 계층(111)이 결함을 갖는지 여부를 테스트하기 위해 동작하는 테스트 펌웨어를 포함할 수 있다. 물리 계층(111)을 테스트하는 과정은 도 12 내지 도 16을 참조하여 설명될 것이다.

도 9는 도 8의 램의 구성, 및 프로세서, 램, 그리고 컨트롤러 사이의 통신을 보여주는 개념도이다. 실시 예로서, 램(111b)은 커맨드 영역(CA), 쓰기 영역(WA), 읽기 영역(RA), 및 상태 영역(STA)을 포함할 수 있다. 커맨드 영역(CA), 쓰기 영역(WA), 읽기 영역(RA), 및 상태 영역(STA)은 논리적으로 또는 물리적으로 구분될 수 있다.

프로세서(101)로부터 제공되는 램 어드레스(ADDR_R, 도 8 참조)에 기초하여, 커맨드 영역(CA), 쓰기 영역(WA), 읽기 영역(RA), 및 상태 영역(STA) 중 하나가 선택될 수 있다. 나아가, 프로세서(101)로부터 제공되는 램 커맨드(CMD_R, 도 8 참조)에 기초하여, 선택된 영역에 관하여 쓰기 동작 또는 읽기 동작이 수행될 수 있다. 예로서, 램 커맨드(CMD_R)로서 램 쓰기 커맨드가 제공되는 경우 선택된 영역에서 쓰기 동작이 수행되고, 램 커맨드(CMD_R)로서 램 읽기 커맨드가 제공되는 경우 선택된 영역에서 읽기 동작이 수행될 수 있다.

커맨드 영역(CA)은 프로세서(101)로부터 제공되는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 저장할 수 있다. 컨트롤러(112)는 커맨드 영역(CA)에 저장된 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 읽을 수 있다. 스토리지 커맨드(CMD_S)는 하나 이상의 불휘발성 메모리들(120, 도 8 참조)에서 쓰기 동작이 수행될 것인지 또는 읽기 동작이 수행될 것인지 여부를 나타낼 수 있다. 스토리지 어드레스(ADDR_S)는 쓰기 동작 또는 읽기 동작이 수행될 불휘발성 메모리들(120)의 위치를 나타낼 수 있다.

쓰기 영역(WA) 및 읽기 영역(RA)은 각각 쓰기 데이터(DATA_W) 및 읽기 데이터(DATA_R)를 저장할 수 있다. 프로세서(101)로부터 제공되는 쓰기 데이터(DATA_W)는 쓰기 영역(WA)에 임시로 저장된 후, 컨트롤러(112)의 제어에 따라 불휘발성 메모리들(120)로 제공될 수 있다. 불휘발성 메모리들(120)로부터 읽힌 읽기 데이터(DATA_R)는 컨트롤러(112)의 제어에 따라 읽기 영역(RA)에 임시로 저장된 후, 프로세서(101)로 제공될 수 있다.

램 컨트롤러(111, 도 8 참조) 및 컨트롤러(112)의 제어에 따라, 상태 영역(STA)은 쓰기 데이터(DATA_W) 및 읽기 데이터(DATA_R)에 관한 상태 정보(STI)를 저장할 수 있다. 상태 정보(STI)는 쓰기 동작 또는 읽기 동작의 진행에 관한 정보를 포함할 수 있다. 프로세서(101)는 상태 정보(STI)에 기초하여 쓰기 동작 또는 읽기 동작이 완료되었는지 여부를 인지할 수 있다. 나아가, 컨트롤러(112)는 상태 정보(STI)에 기초하여 쓰기 동작 또는 읽기 동작이 진행될 필요가 있는지 여부를 인지할 수 있다.

예로서, 프로세서(101)가 쓰기 데이터(DATA_W)를 저장하고자 하는 경우, 프로세서(101)는 쓰기 데이터(DATA_W)를 쓰기 영역(WA)으로 제공할 수 있다. 나아가, 프로세서(101)는 쓰기 데이터(DATA_W)에 관한 정보 및 쓰기 동작의 요청에 관한 상태 정보(STI)를 상태 영역(STA)으로 제공할 수 있다. 컨트롤러(112)는 상태 정보(STI)에 기초하여 쓰기 데이터(DATA_W)가 불휘발성 메모리들(120)에 저장되도록 쓰기 동작을 제어할 수 있다. 컨트롤러(112)가 쓰기 동작의 완료를 알리는 상태 정보(STI)를 상태 영역(STA)에 저장한 경우, 프로세서(101)는 상태 정보(STI)에 기초하여 쓰기 동작의 완료를 인지할 수 있다. 이를 위해, 프로세서(101)는 상태 영역(STA)을 특정 시각마다(예컨대, 주기적으로) 폴링(Polling)할 수 있다.

예로서, 프로세서(101)가 읽기 데이터(DATA_R)를 읽고자 하는 경우, 프로세서(101)는 읽기 데이터(DATA_R)에 관한 정보 및 읽기 동작의 요청에 관한 상태 정보(STI)를 상태 영역(STA)으로 제공할 수 있다. 컨트롤러(112)는 상태 정보(STI)에 기초하여 읽기 데이터(DATA_R)가 불휘발성 메모리들(120)로부터 읽히도록 읽기 동작을 제어할 수 있다. 컨트롤러(112)가 읽기 동작의 완료를 알리는 상태 정보(STI)를 상태 영역(STA)에 저장한 경우, 프로세서(101)는 상태 정보(STI)에 기초하여 읽기 동작의 완료를 인지할 수 있다. 나아가, 프로세서(101)는 읽기 영역(RA)에 저장된 읽기 데이터(DATA_R)를 제공받을 수 있다.

도 10은 도 8의 스토리지 장치에 관한 쓰기 동작을 설명하는 흐름도이다. 프로세서(101)는 도 10의 쓰기 동작에 따라 스토리지 장치(100)에 쓰기 데이터(DATA_W)를 저장할 수 있다. 본 발명의 이해를 돕기 위해, 도 8 및 도 9가 함께 참조될 것이다.

S110 동작에서, 프로세서(101)는 램(111b)에 관한 쓰기를 요청하기 위한 램 커맨드(CMD_R)를 스토리지 장치(100)로 제공할 수 있다. 나아가, 프로세서(101)는 램(111b)의 커맨드 영역(CA)을 선택하기 위한 램 어드레스(ADDR_R)를 스토리지 장치(100)로 제공할 수 있다.

S120 동작에서, 프로세서(101)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 스토리지 장치(100)로 제공할 수 있다. S120 동작에서, 데이터 신호(DQ)는 스토리지 장치(100)에 관한 쓰기 동작, 좀 더 구체적으로는 불휘발성 메모리들(120)에 관한 쓰기 동작을 요청하기 위한 스토리지 커맨드(CMD_S)를 포함할 수 있다. 나아가, 데이터 신호(DQ)는 쓰기 동작이 수행될 불휘발성 메모리들(120)의 위치를 나타내는 스토리지 어드레스(ADDR_S)를 포함할 수 있다.

S110 및 S120 동작들은 불휘발성 메모리들(120)에 관한 쓰기 커맨드를 스토리지 장치(100)로 전달하기 위한 커맨드 트랜잭션(Transaction) 동작을 형성할 수 있다. S110 및 S120 동작들이 수행된 경우, 램(111b)의 커맨드 영역(CA)은 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 저장할 수 있다. 여기서, 스토리지 커맨드(CMD_S)는 불휘발성 메모리들(120)에서 쓰기 동작이 수행됨을 지시할 수 있다.

S130 동작에서, 프로세서(101)는 램(111b)에 관한 쓰기를 요청하기 위한 램 커맨드(CMD_R)를 스토리지 장치(100)로 제공할 수 있다. 나아가, 프로세서(101)는 램(111b)의 쓰기 영역(WA)을 선택하기 위한 램 어드레스(ADDR_R)를 스토리지 장치(100)로 제공할 수 있다.

S140 동작에서, 프로세서(101)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 스토리지 장치(100)로 제공할 수 있다. S140 동작에서, 데이터 신호(DQ)는 스토리지 장치(100)에 저장될 쓰기 데이터(DATA_W)를 포함할 수 있다.

S130 및 S140 동작들은 불휘발성 메모리들(120)에 저장될 쓰기 데이터(DATA_W)를 스토리지 장치(100)로 전달하기 위한 데이터 트랜잭션 동작을 형성할 수 있다. S130 및 S140 동작들이 수행된 경우, 램(111b)의 쓰기 영역(WA)은 쓰기 데이터(DATA_W)를 저장할 수 있다. 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 및 쓰기 데이터(DATA_W)가 램(111b)에 저장됨에 따라, 컨트롤러(112)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 기초하여 쓰기 동작을 제어할 수 있다.

S150 동작에서, 프로세서(101)는 램(111b)에 관한 읽기를 요청하기 위한 램 커맨드(CMD_R)를 스토리지 장치(100)로 제공할 수 있다. 나아가, 프로세서(101)는 램(111b)의 상태 영역(STA)을 선택하기 위한 램 어드레스(ADDR_R)를 스토리지 장치(100)로 제공할 수 있다.

S160 동작에서, 프로세서(101)는 스토리지 장치(100)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 제공받을 수 있다. S160 동작에서, 데이터 신호(DQ)는 쓰기 동작에 관한 상태 정보(STI)를 포함할 수 있다.

S170 동작에서, 스토리지 장치(100)는 쓰기 데이터(DATA_W) 및 쓰기 동작에 관한 상태 정보(STI)를 상태 영역(STA)에 저장할 수 있다. 예로서, 스토리지 장치(100)에서 쓰기 동작이 완료된 경우, 쓰기 동작이 스케쥴링(Scheduling)된 경우, 또는 쓰기 동작의 명령(Instruction)이 큐(Queue)에 진입(Enter)된 경우, S170 동작이 수행될 수 있다.

S180 동작에서, 프로세서(101)는 쓰기 동작이 완료되었는지 여부를 판별할 수 있다. 프로세서(101)는 상태 영역(STA)에 저장된 상태 정보(STI)에 기초하여 쓰기 동작이 완료되었는지 여부를 판별할 수 있다.

S150 내지 S180 동작들은 불휘발성 메모리들(120)에서 쓰기 동작이 완료되었는지 여부를 확인하는 확인 트랜잭션 동작을 형성할 수 있다. 쓰기 동작이 완료되지 않은 것으로 판별된 경우, 프로세서(101)는 S150 및 S160 동작들을 반복함으로써 쓰기 동작이 완료되었는지 여부를 계속 폴링할 수 있다. 반면, 쓰기 동작이 완료된 것으로 판별된 경우, 프로세서(101)는 스토리지 장치(100)의 다음 동작을 요청할 수 있다.

도 11은 도 8의 스토리지 장치에 관한 읽기 동작을 설명하는 흐름도이다. 프로세서(101)는 도 11의 읽기 동작에 따라 스토리지 장치(100)에 저장된 읽기 데이터(DATA_R)를 제공받을 수 있다. 본 발명의 이해를 돕기 위해, 도 8 및 도 9가 함께 참조될 것이다.

S210 동작에서, 프로세서(101)는 램(111b)에 관한 쓰기를 요청하기 위한 램 커맨드(CMD_R)를 스토리지 장치(100)로 제공할 수 있다. 나아가, 프로세서(101)는 램(111b)의 커맨드 영역(CA)을 선택하기 위한 램 어드레스(ADDR_R)를 스토리지 장치(100)로 제공할 수 있다.

S220 동작에서, 프로세서(101)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 스토리지 장치(100)로 제공할 수 있다. S220 동작에서, 데이터 신호(DQ)는 스토리지 장치(100)에 관한 읽기 동작, 좀 더 구체적으로는 불휘발성 메모리들(120)에 관한 읽기 동작을 요청하기 위한 스토리지 커맨드(CMD_S)를 포함할 수 있다. 나아가, 데이터 신호(DQ)는 읽기 동작이 수행될 불휘발성 메모리들(120)의 위치를 나타내는 스토리지 어드레스(ADDR_S)를 포함할 수 있다.

S210 및 S220 동작들은 불휘발성 메모리들(120)에 관한 읽기 커맨드를 스토리지 장치(100)로 전달하기 위한 커맨드 트랜잭션 동작을 형성할 수 있다. S210 및 S220 동작들이 수행된 경우, 램(111b)의 커맨드 영역(CA)은 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)를 저장할 수 있다. 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)가 램(111b)에 저장됨에 따라, 컨트롤러(112)는 스토리지 커맨드(CMD_S) 및 스토리지 어드레스(ADDR_S)에 기초하여 읽기 동작을 제어할 수 있다.

S230 동작에서, 프로세서(101)는 램(111b)에 관한 읽기를 요청하기 위한 램 커맨드(CMD_R)를 스토리지 장치(100)로 제공할 수 있다. 나아가, 프로세서(101)는 램(111b)의 상태 영역(STA)을 선택하기 위한 램 어드레스(ADDR_R)를 스토리지 장치(100)로 제공할 수 있다.

S240 동작에서, 프로세서(101)는 스토리지 장치(100)로부터 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 제공받을 수 있다. S240 동작에서, 데이터 신호(DQ)는 읽기 동작에 관한 상태 정보(STI)를 포함할 수 있다.

S250 동작에서, 스토리지 장치(100)는 읽기 데이터(DATA_R) 및 읽기 동작에 관한 상태 정보(STI)를 상태 영역(STA)에 저장할 수 있다. 예로서, 스토리지 장치(100)에서 읽기 동작이 완료된 경우, S250 동작이 수행될 수 있다.

S260 동작에서, 프로세서(101)는 읽기 동작이 완료되었는지 여부를 판별할 수 있다. 프로세서(101)는 상태 영역(STA)에 저장된 상태 정보(STI)에 기초하여 읽기 동작이 완료되었는지 여부를 판별할 수 있다.

S230 내지 S260 동작들은 불휘발성 메모리들(120)에서 읽기 동작이 완료되었는지 여부를 확인하는 확인 트랜잭션 동작을 형성할 수 있다. 읽기 동작이 완료되지 않은 것으로 판별된 경우, 프로세서(101)는 S230 및 S240 동작들을 반복함으로써 읽기 동작이 완료되었는지 여부를 계속 폴링할 수 있다. 반면, 읽기 동작이 완료된 것으로 판별된 경우, S270 동작이 수행될 수 있다.

S270 동작에서, 프로세서(101)는 램(111b)에 관한 읽기를 요청하기 위한 램 커맨드(CMD_R)를 스토리지 장치(100)로 제공할 수 있다. 나아가, 프로세서(101)는 램(111b)의 읽기 영역(RA)을 선택하기 위한 램 어드레스(ADDR_R)를 스토리지 장치(100)로 제공할 수 있다.

S280 동작에서, 프로세서(101)는 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 스토리지 장치(100)로부터 제공받을 수 있다. S280 동작에서, 데이터 신호(DQ)는 스토리지 장치(100)로부터 읽힌 읽기 데이터(DATA_R)를 포함할 수 있다.

S270 및 S280 동작들은 읽기 데이터(DATA_R)를 스토리지 장치(100)로부터 프로세서(101)로 전달하기 위한 데이터 트랜잭션 동작을 형성할 수 있다. S270 및 S280 동작들이 수행된 경우, 읽기 데이터(DATA_R)는 램(111b)의 읽기 영역(RA)에 저장된 후, 프로세서(101)로 제공될 수 있다. S280 동작이 완료된 후, 프로세서(101)는 스토리지 장치(100)의 다음 동작을 요청할 수 있다.

도 8 내지 도 11을 참조하여 설명된 실시 예들에 따르면, 프로세서(101)는 도 1의 버스(1230)와 같이 빠른 속도로 동작하는 버스를 통해 장치 컨트롤러(112)와 통신할 수 있다. 예로서, 스토리지 장치(100)가 DIMM 형태로 구현되고 프로세서(101)가 DDR 방식으로 동작하는 인터페이스 규약에 따라 장치 컨트롤러(112)와 통신하는 경우, 프로세서(101)는 스토리지 장치(100)를 DIMM 장치로 인식하고 DDR 방식으로 동작하는 인터페이스 규약에 따라 램(111b)에 대한 쓰기 동작 및 읽기 동작을 수행할 수 있다. 따라서, 본 발명의 실시 예에 따르면, 스토리지 장치(100)가 높은 동작 성능을 보일 수 있다.

도 12는 도 8의 장치 컨트롤러를 테스트하기 위한 테스트 시스템을 보여주는 블록도이다. 테스트 시스템(20)은 장치 컨트롤러(110) 및 ATE(Automated Test Equipment; 201)를 포함할 수 있다.

장치 컨트롤러(110)는 도 8의 장치 컨트롤러(110)에 대응할 수 있다. 물리 계층(111), 램 컨트롤러(111a), 램(111b), 및 컨트롤러(112)의 구성들 및 동작들은 도 8을 참조하여 설명되었다. 장치 컨트롤러(110)에 포함되는 복수의 프로세서 코어(115a, 115b, 115k)는 도 8의 복수의 프로세서 코어(115)에 대응할 수 있다. 설명의 편의를 위해, 장치 컨트롤러(110), 물리 계층(111), 램 컨트롤러(111a), 램(111b), 컨트롤러(112), 및 프로세서 코어들(115a, 115b, 115k)에 관한 중복되는 설명들은 생략될 것이다.

장치 컨트롤러(110)를 채용한 스토리지 장치(100, 도 8 참조)가 제작되기 전에, 테스트 시스템(20)에서 장치 컨트롤러(110)의 결함(Fault)이 미리 테스트될 수 있다. 예로서, 장치 컨트롤러(110)가 불휘발성 메모리들(120, 도 8 참조), 버퍼 메모리(130, 도 8 참조), SPD 칩(2500, 도 3 참조) 등과 같은 다른 구성 요소들과 연결되기 전에, ATE(201)를 이용하여 장치 컨트롤러(110)가 결함을 갖는지 여부가 판별될 수 있다. 특히, 본 발명의 실시 예에서, 물리 계층(111)이 결함을 갖는지(Faulty) 여부가 미리 판별될 수 있다.

ATE(201)는 장치 컨트롤러(110)와 통신할 수 있다. ATE(201)는 장치 컨트롤러(110)와 수행된 통신의 결과에 기초하여, 장치 컨트롤러(110)의 물리 계층(111)이 결함을 갖는지 여부를 판별할 수 있다. 예로서, ATE(201)는 개인용 컴퓨터, 워크스테이션, 노트북, 이동식 단말기 등과 같이 자체적인 프로세서를 포함하는 컴퓨팅 장치일 수 있으나, 본 발명은 이 예에 의해 제한되지 않는다.

실시 예로서, 장치 컨트롤러(110)는 적어도 제 1 패드(P1), 제 2 패드(P2), 및 제 3 패드(P3)를 포함할 수 있다. 제 1 패드(P1), 제 2 패드(P2), 및 제 3 패드(P3)는 서로 별개일 수 있다. 장치 컨트롤러(110)는 제 1 패드(P1), 제 2 패드(P2), 및 제 3 패드(P3)를 통해 ATE(201) 또는 프로세서(101, 도 8 참조)와 신호를 교환할 수 있다.

예로서, 장치 컨트롤러(110)는 제 1 패드(P1)를 통해 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록 신호(CLK)를 수신할 수 있다. 제 1 패드(P1)를 통해 수신된 램 커맨드(CMD_R), 램 어드레스(ADDR_R), 및 클록 신호(CLK)는 램 컨트롤러(111a)에 의해 램(111b)을 제어하기 위해 이용될 수 있다. 예로서, 물리 계층(111)이 DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 동작하는 경우, 제 1 패드(P1)는 DIMM 스펙에 기초하여 정의되는 커맨드 핀(Pin)에 대응할 수 있다.

예로서, 장치 컨트롤러(120)는 제 2 패드(P2)를 통해 데이터 신호(DQ) 및 데이터 스트로브 신호(DQS)를 수신할 수 있다. 따라서, 장치 컨트롤러(120)를 채용한 스토리지 장치(100)가 제작된 경우, 도 9의 스토리지 커맨드(CMD_S), 스토리지 어드레스(ADDR_S), 쓰기 데이터(DATA_W), 읽기 데이터(DATA_R), 및 상태 정보(STI)는 제 2 패드(P2)를 통해 전송될 수 있다.

테스트 시스템(20)에서, 데이터 신호(DQ)는 테스트 입력 데이터(DATA_TIN) 및 테스트 출력 데이터(DATA_TOUT)를 포함할 수 있다. ATE(201)는 테스트 입력 데이터(DATA_TIN) 및 테스트 출력 데이터(DATA_TOUT)에 기초하여, 물리 계층(111)이 결함을 갖는지 여부를 판별할 수 있다. 물리 계층(111)의 결함을 판별하는 과정은 도 13 내지 도 16을 참조하여 상세히 설명될 것이다. 예로서, 물리 계층(111)이 DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 동작하는 경우, 제 2 패드(P2)는 DIMM 스펙에 기초하여 정의되는 데이터 입출력 핀에 대응할 수 있다.

예로서, 장치 컨트롤러(120)는 제 3 패드(P3)를 통해 테스트 활성화 신호(Test Enable Signal; T_EN)를 수신할 수 있다. 테스트 활성화 신호(T_EN)는 장치 컨트롤러(110)의 테스트를 활성화하기 위해 이용될 수 있다. 컨트롤러(112)가 제 3 패드(P3)를 통해 테스트 활성화 신호(T_EN)를 수신한 경우, 컨트롤러(112)의 제어에 따라 장치 컨트롤러(110)를 테스트하기 위한 환경이 설정될 수 있다. 예로서, 물리 계층(111)이 DIMM 스펙에 기초하여 정의되는 인터페이스 규약에 따라 동작하는 경우, 제 3 패드(P3)는 DIMM 스펙에 기초하여 정의되는 테스트 활성화 핀에 대응할 수 있다.

예로서, 프로세서 코어들(115a, 115b, 115k)은 기능에 따라 분류될 수 있다. 이 예에서, 제 1 프로세서 코어들(115a)은 호스트 측(Host-side; 예컨대, 프로세서(101), ATE(201) 등)과의 통신을 처리하고, 제 2 프로세서 코어들(115b)은 불휘발성 메모리들(120)과의 통신을 처리할 수 있다. 다른 예로서, 프로세서 코어들(115a, 115b, 115k)은 성능에 따라 분류될 수 있다. 이 예에서, 제 1 프로세서 코어들(115a)은 상대적으로 낮은 성능을 갖고, 제 k 프로세서 코어들(115b)은 상대적으로 높은 성능을 가질 수 있다. 그러나, 또 다른 예에서, 프로세서 코어들(115a, 115b, 115k)은 특정 기준(Criteria)에 따른 분류 없이 구성될 수 있다.

도 13은 도 12의 테스트 시스템에서 장치 컨트롤러를 테스트하는 과정을 설명하는 흐름도이다. 도 14 및 도 15는 도 12의 테스트 시스템에서 장치 컨트롤러를 테스트하는 과정을 설명하는 개념도들이다. 본 발명의 실시 예에 따른 테스트 동작의 이해를 돕기 위해, 도 13이 도 14 및 도 15와 함께 참조될 것이다.

S310 동작에서, 장치 컨트롤러(110)를 테스트하기 위해 테스트 모드가 활성화될 수 있다. 테스트 활성화 신호(T_EN)는 제 3 패드(P3)를 통해 ATE(201)로부터 컨트롤러(112)로 제공될 수 있다(도 14의 동작① 참조). 컨트롤러(112)가 테스트 활성화 신호(T_EN)를 수신한 경우, 테스트 모드가 개시될 수 있다.

테스트 모드가 개시된 후, S320 동작에서, 컨트롤러(112)의 제어에 따라 테스트 동작이 초기화되고 장치 컨트롤러(110)를 테스트하기 위해 필요한 환경이 설정될 수 있다. 예로서, 테스트 활성화 신호(T_EN)에 응답하여, 제 1 패드(P1) 및 제 2 패드(P2)를 통한 물리 계층(111)과 ATE(201) 사이의 연결들이 초기화될 수 있다(도 14의 동작② 참조). 연결들을 초기화하는 과정은 상대방 장치의 장치 유형, 동작 성능, 선로 연결 등과 같은 장치 특성을 인지하는 과정을 포함할 수 있다. 연결들이 초기화된 후, 장치 컨트롤러(110)와 ATE(201)는 제 1 패드(P1) 및 제 2 패드(P2)를 통해 신호를 안정적으로 교환할 수 있다.

예로서, 컨트롤러(112)의 제어에 따라, 복수의 프로세서 코어(115a, 115b, 115k) 중 일부가 동작할 수 있다(도 14의 동작② 참조). 본 발명의 실시 예에 따른 테스트 동작은 불휘발성 메모리들(120, 도 8 참조) 없이 호스트 측(즉, ATE(201))과의 통신에 따라 수행될 수 있다. 따라서, 프로세서 코어들(115a, 115b, 115k) 중에서 호스트 측과의 통신을 처리하는 프로세서 코어만 동작하고, 나머지 프로세서 코어들은 동작하지 않을 수 있다. 또는, ECC 동작, 스크램블 동작 등과 같이 데이터를 가공하기 위한 동작이 수행될 필요가 없기 때문에, 프로세서 코어들(115a, 115b, 115k) 중에서 상대적으로 낮은 성능을 갖는 프로세서 코어만 동작할 수 있다. 따라서, 테스트 동작에서 소모되는 전력이 줄어들 수 있다.

예로서, 프로세서 코어들(115a, 115b, 115k) 중에서 동작하는 프로세서 코어(예컨대, 제 1 프로세서 코어들(115a))는 테스트 활성화 신호(T_EN)에 응답하여 테스트 동작이 수행되도록 펌웨어를 구동할 수 있다(도 14의 동작② 참조). 본 발명의 실시 예에서, 펌웨어는 테스트 동작을 수행하기 위한 테스트 펌웨어를 포함할 수 있다. 이로써, 테스트 모드에서 장치 컨트롤러(110)를 테스트하기 위해 필요한 환경이 설정될 수 있다.

S330 동작에서, 테스트 입력 데이터(DATA_TIN)가 장치 컨트롤러(110)의 램(111b)에 저장될 수 있다. 좀 더 구체적으로, 장치 컨트롤러(110)는 제 1 패드(P1)를 통해 ATE(201)로부터 램(111b)에 관한 쓰기 동작에 대응하는 램 쓰기 커맨드 및 램 쓰기 어드레스를 제공받을 수 있다. 램 쓰기 커맨드 및 램 쓰기 어드레스는 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)로서 램 컨트롤러(111a)로 제공될 수 있다(도 15의 동작③ 참조).

이후, 장치 컨트롤러(110)는 제 2 패드(P2)를 통해 ATE(201)로부터 테스트 입력 데이터(DATA_TIN)를 제공받을 수 있다(도 15의 동작③ 참조). 램(111b)은 램 쓰기 커맨드에 따라 램 쓰기 어드레스에 대응하는 위치에 테스트 입력 데이터(DATA_TIN)를 저장할 수 있다.

테스트 입력 데이터(DATA_TIN)는 장치 컨트롤러(110)의 물리 계층(111)을 테스트하기 위해 이용된다. 따라서, 테스트 입력 데이터(DATA_TIN)는 어떠한 데이터든 포함할 수 있다. 테스트 입력 데이터(DATA_TIN)는 미리 정해진 특정한 데이터를 포함하거나, 가변되는 데이터를 포함할 수 있다.

S340 동작에서, 테스트 출력 데이터(DATA_TOUT)가 장치 컨트롤러(110)의 램(111b)으로부터 읽힐 수 있다. 좀 더 구체적으로, 장치 컨트롤러(110)는 제 1 패드(P1)를 통해 ATE(201)로부터 램(111b)에 관한 읽기 동작에 대응하는 램 읽기 커맨드 및 램 읽기 어드레스를 제공받을 수 있다. 램 읽기 커맨드 및 램 읽기 어드레스는 램 커맨드(CMD_R) 및 램 어드레스(ADDR_R)로서 램 컨트롤러(111a)로 제공될 수 있다(도 15의 동작④ 참조).

이후, 램(111b)에 저장된 테스트 입력 데이터(DATA_TIN)는 램 읽기 커맨드에 따라 램 읽기 어드레스에 대응하는 위치로부터 읽힐 수 있다. 이로써, 램(111b)으로부터 읽힌 테스트 입력 데이터(DATA_TIN)는 테스트 출력 데이터(DATA_TOUT)로서 장치 컨트롤러(110)로부터 출력될 수 있다(도 15의 동작④ 참조). 테스트 출력 데이터(DATA_TOUT)는 제 2 패드(P2)를 통해 ATE(201)로 제공될 수 있다.

S350 동작에서, 테스트 입력 데이터(DATA_TIN)는 테스트 출력 데이터(DATA_TOUT)와 비교될 수 있다. 나아가, S360 동작에서, 비교 결과가 출력될 수 있다. S350 및 S360 동작들에 따라, 장치 컨트롤러(110)의 결함, 좀 더 구체적으로는 물리 계층(111)의 결함이 테스트될 수 있다. 제 2 패드(P2)를 통해 ATE(201)로부터 램(111b)으로 테스트 입력 데이터(DATA_TIN)를 제공하고 제 2 패드(P2)를 통해 램(111b)으로부터 ATE(201)로 테스트 출력 데이터(DATA_TOUT)를 제공하기 위한 테스트 경로(TP, 도 15 참조)를 따라, 물리 계층(111)의 결함이 테스트될 수 있다. S350 및 S360 동작들은 도 16을 참조하여 더 상세히 설명될 것이다.

도 16은 도 12의 테스트 시스템에서 장치 컨트롤러가 결함을 갖는지 여부를 판별하는 과정을 설명하는 흐름도이다.

도 15의 S350 동작은 S351 동작을 포함할 수 있다. S351 동작에서, 테스트 입력 데이터(DATA_TIN)가 테스트 출력 데이터(DATA_TOUT)와 동일한지 여부가 판별될 수 있다. ATE(201, 도 15 참조)는 장치 컨트롤러(110, 도 15 참조)로 제공된 테스트 입력 데이터(DATA_TIN)가 장치 컨트롤러(110)로부터 제공된 테스트 출력 데이터(DATA_TOUT)와 동일한지 여부에 기초하여, 장치 컨트롤러(110)가 결함을 갖는지 여부, 좀 더 구체적으로는 물리 계층(111, 도 15 참조)이 결함을 갖는지 여부를 판별할 수 있다.

도 15의 S360 동작은 S361 및 S363 동작들을 포함할 수 있다. S351 동작에서 테스트 입력 데이터(DATA_TIN)가 테스트 출력 데이터(DATA_TOUT)와 동일한 것으로 판별된 경우, S361 동작이 수행될 수 있다. S361 동작에서, 장치 컨트롤러(110)가 정상인 것으로 판별될 수 있다. 장치 컨트롤러(110)의 물리 계층(111)의 동작이 정상인 경우, 테스트 출력 데이터(DATA_TOUT)는 테스트 입력 데이터(DATA_TIN)와 동일하게 출력될 수 있다. 따라서, 테스트 입력 데이터(DATA_TIN)가 테스트 출력 데이터(DATA_TOUT)와 동일한 경우, ATE(201)는 물리 계층(111)이 정상인 것으로 판별할 수 있다.

반면, S351 동작에서 테스트 입력 데이터(DATA_TIN)가 테스트 출력 데이터(DATA_TOUT)와 동일하지 않은 것으로 판별된 경우, S363 동작이 수행될 수 있다. S363 동작에서, 장치 컨트롤러(110)가 결함을 갖는 것으로 판별될 수 있다. 장치 컨트롤러(110)의 물리 계층(111)의 동작이 비정상인 경우, 테스트 출력 데이터(DATA_TOUT)는 테스트 입력 데이터(DATA_TIN)와 다르게 출력될 수 있다.

몇몇 경우, 장치 컨트롤러(110)의 제작 중, 물리 계층(111)에 결함이 발생할 수 있다. 예로서, 제 1 패드(P1) 또는 제 2 패드(P2)가 불량이거나, 제 1 패드(P1) 또는 제 2 패드(P2)와 연결되는 선로가 불량일 수 있다. 예로서, 램 컨트롤러(111a, 도 15 참조) 또는 램(111b, 도 15 참조)이 불량일 수 있다. 물리 계층(111)이 결함을 갖는 경우, 테스트 입력 데이터(DATA_TIN)가 왜곡되어 저장되거나 테스트 출력 데이터(DATA_TOUT)가 왜곡되어 출력될 수 있다. 따라서, 물리 계층(111)이 결함을 갖는 경우, 장치 컨트롤러(110)로 제공된 테스트 입력 데이터(DATA_TIN)가 장치 컨트롤러(110)로부터 제공된 테스트 출력 데이터(DATA_TOUT)와 다를 수 있다.

결과적으로, ATE(201)는 테스트 입력 데이터(DATA_TIN)가 테스트 출력 데이터(DATA_TOUT)와 동일한지 여부에 기초하여, 물리 계층(111)이 결함을 갖는지 여부를 판별할 수 있다. 실시 예로서, 물리 계층(111)의 램(111b)이 불량인지 여부를 판별하기 위해, 테스트 입력 데이터(DATA_TIN)는 램(111b)의 전 영역에 기록될 수 있다. 테스트 입력 데이터(DATA_TIN)가 램(111b)의 일부 영역에 기록되지 않는 경우, 그 일부 영역은 테스트되지 않기 때문이다. 예로서, 테스트 입력 데이터(DATA_TIN)는 도 9의 커맨드 영역(CA), 쓰기 영역(WA), 읽기 영역(RA), 및 상태 영역(STA)의 전부에 기록될 수 있다.

테스트 입력 데이터(DATA_TIN)가 테스트 출력 데이터(DATA_TOUT)와 동일하지 않은 경우, ATE(201)는 물리 계층(111)이 결함을 갖는 것으로 판별할 수 있다. 따라서, 장치 컨트롤러(110)를 채용한 스토리지 장치(100, 도 8 참조)가 제작되기 전에 장치 컨트롤러(110)의 결함이 미리 테스트되고, 결함을 갖는 장치 컨트롤러(110)가 미리 선별될 수 있다. 따라서, 결함을 갖는 장치 컨트롤러(110)를 포함하는 스토리지 장치(100)를 제작하는 데에 소모되는 시간 및 비용이 줄어들 수 있다. 나아가, 최종 사용자의 만족도가 향상될 수 있다.

도 17은 도 8의 불휘발성 메모리들 중 하나를 보여주는 블록도이다. 도 8의 불휘발성 메모리들(120) 중 적어도 하나는 불휘발성 메모리(121)를 포함할 수 있다. 불휘발성 메모리(121)는 메모리 셀 어레이(121a), 어드레스 디코더(121b), 제어 로직 및 전압 발생기(121c), 페이지 버퍼(121d), 및 입출력 회로(121e)를 포함할 수 있다.

메모리 셀 어레이(121a)는 복수의 메모리 블록(BLK1 내지 BLKz)을 포함할 수 있다. 메모리 블록들 각각은 복수의 셀 스트링을 포함할 수 있다. 셀 스트링들 각각은 복수의 메모리 셀을 포함할 수 있다. 메모리 셀들은 각각 복수의 워드 라인(WL)과 연결될 수 있다. 메모리 셀들 각각은 1비트를 저장하는 단일 레벨 셀(Single Level Cell) 또는 적어도 2비트를 저장하는 멀티 레벨 셀(Multi Level Cell)을 포함할 수 있다.

실시 예로서, 메모리 셀 어레이(121a)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 관련된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀 어레이들의 하나 이상의 물리 레벨들에 모놀리식으로(Monolithically) 형성될 수 있다. 메모리 셀들의 동작에 관련된 회로는 기판 내에 또는 기판 위에 배치될 수 있다. "모놀리식(Monolithical)"이라는 용어는, 3차원 메모리 어레이의 각 레벨의 층들이 3차원 메모리 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.

실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 갖고 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함할 수 있다. 적어도 하나의 메모리 셀은 전하 트랩(Charge Trap) 층을 포함할 수 있다. 수직 NAND 스트링들 각각은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조로 구성되고 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.

3차원 메모리 어레이가 복수의 레벨로 구성되고, 레벨들 사이에 공유되는 워드 라인들 또는 비트 라인들이 구비되는 것과 같이, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 이 공보들은 본 발명의 참조로서 포함된다.

어드레스 디코더(121b)는 워드 라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(121a)와 연결될 수 있다. 어드레스 디코더(121b)는 장치 컨트롤러(110, 도 8 참조)로부터 스토리지 어드레스(ADDR_S')를 수신하고, 수신된 스토리지 어드레스(ADDR_S')를 디코딩할 수 있다. 어드레스 디코더(121b)는 디코딩된 스토리지 어드레스(ADDR_S')에 기초하여 워드 라인들(WL) 중 적어도 하나를 선택하고, 선택된 적어도 하나의 워드 라인을 구동할 수 있다.

제어 로직 및 전압 발생기(121c)는 장치 컨트롤러(110)로부터 스토리지 커맨드(CMD_S') 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직 및 전압 발생기(121c)는 수신된 신호들에 응답하여 어드레스 디코더(121b), 페이지 버퍼(121d), 및 입출력 회로(121e)를 제어할 수 있다. 예로서, 제어 로직 및 전압 발생기(121c)는 스토리지 커맨드(CMD_S') 및 제어 신호(CTRL)에 응답하여, 장치 컨트롤러(110)로부터 제공된 쓰기 데이터(DATA)가 메모리 셀 어레이(121a)에 저장되거나 메모리 셀 어레이(121a)에 저장된 읽기 데이터(DATA)가 읽히도록, 디코더(121b), 페이지 버퍼(121d), 및 입출력 회로(121e)를 제어할 수 있다.

제어 로직 및 전압 발생기(121c)는 불휘발성 메모리(121)를 동작시키기 위해 이용되는 여러 전압을 생성할 수 있다. 예로서, 제어 로직 및 전압 발생기(121c)는 복수의 프로그램 전압, 복수의 패스 전압, 복수의 선택 읽기 전압, 복수의 비선택 읽기 전압, 복수의 소거 전압, 및 복수의 검증 전압을 생성할 수 있다. 제어 로직 및 전압 발생기(121c)는 생성된 전압들을 어드레스 디코더(121b)로 제공하거나 메모리 셀 어레이(121a)의 기판으로 제공할 수 있다.

페이지 버퍼(121d)는 복수의 비트 라인(BL)을 통해 메모리 셀 어레이(121a)와 연결될 수 있다. 페이지 버퍼(121d)는 제어 로직 및 전압 발생기(121c)의 제어에 따라, 입출력 회로(121e)로부터 제공된 쓰기 데이터(DATA)가 메모리 셀 어레이(121a)에 저장되도록 비트 라인들(BL)을 제어할 수 있다. 페이지 버퍼(121d)는 제어 로직 및 전압 발생기(121c)의 제어에 따라 메모리 셀 어레이(121a)에 저장된 읽기 데이터를 읽고, 읽힌 데이터를 입출력 회로(121e)로 제공할 수 있다. 예로서, 페이지 버퍼(121d)는 입출력 회로(121e)로부터 페이지 단위로 데이터를 제공받거나, 메모리 셀 어레이(121a)로부터 페이지 단위로 데이터를 읽을 수 있다. 실시 예로서, 페이지 버퍼(121d)는 메모리 셀 어레이(121a)로부터 읽힌 데이터 또는 입출력 회로(121e)로부터 제공된 데이터를 임시로 저장하기 위한 데이터 래치들을 포함할 수 있다.

입출력 회로(121e)는 장치 컨트롤러(110)와 같은 외부 장치로부터 쓰기 데이터(DATA)를 제공받고, 제공받은 쓰기 데이터(DATA)를 페이지 버퍼(121d)로 제공할 수 있다. 또는, 입출력 회로(121e)는 페이지 버퍼(121d)로부터 읽기 데이터(DATA)를 제공받고, 제공받은 읽기 데이터(DATA)를 장치 컨트롤러(110)와 같은 외부 장치로 제공할 수 있다. 예로서, 입출력 회로(121e)는 제어 신호(CTRL)와 동기하여 외부 장치와 데이터(DATA)를 교환할 수 있다.

도 18은 도 17의 메모리 셀 어레이의 한 메모리 블록을 보여주는 개념도이다. 도 18을 참조하여, 3차원 구조의 제 1 메모리 블록(BLK1)이 설명된다. 예로서, 도 18은 도 17의 메모리 셀 어레이(121a)가 낸드(NAND) 플래시 메모리를 포함하는 경우를 보여준다. 그러나, 본 발명은 도 18에 의해 제한되지 않는다. 나아가, 다른 메모리 블록들 역시 제 1 메모리 블록(BLK1)과 유사하게 구성될 수 있다.

도 18을 참조하면, 제 1 메모리 블록(BLK1)은 복수의 셀 스트링(CS11, CS12, CS21, CS22)을 포함할 수 있다. 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(Row Direction) 및 열 방향(Column Direction)을 따라 배치되어, 행들 및 열들을 형성할 수 있다. 예로서, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)과 연결되어 제 1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)과 연결되어 제 2 행을 형성할 수 있다. 나아가, 셀 스트링들(CS11, CS21)은 제 1 비트 라인(BL1)과 연결되어 제 1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제 2 비트 라인(BL2)과 연결되어 제 2 열을 형성할 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터를 포함할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀(MC1 내지 MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미(Dummy) 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예로서, 셀 스트링들(CS11, CS12, CS21, CS22)에 포함되는 복수의 셀 트랜지스터 각각은 전하 트랩 플래시(Charge Trap Flash) 메모리 셀일 수 있다.

메모리 셀들(MC1 내지 MC8)은 직렬로 연결되고, 행 방향 및 열 방향에 의해 형성되는 평면에 수직인 높이 방향(Height Direction)으로 적층될 수 있다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬로 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 메모리 셀들(MC1 내지 MC8) 및 비트 라인(BL) 사이에 제공될 수 있다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬로 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 메모리 셀들(MC1 내지 MC8) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다.

예로서, 메모리 셀들(MC1 내지 MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제 1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예로서, 메모리 셀들(MC1 내지 MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제 2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예로서, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 서로 다른 행의 접지 선택된 트랜지스터들은 서로 다른 접지 선택 라인에 연결될 수 있다. 예로서, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결될 수 있고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 2 접지 선택 라인에 연결될 수 있다.

예로서, 도면에 나타내지는 않았으나, 기판(미도시)으로부터 동일한 높이에 놓이는 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 서로 다른 높이에 놓이는 접지 선택된 트랜지스터들은 서로 다른 접지 선택 라인에 연결될 수 있다. 예로서, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 접지 선택된 트랜지스터들(GSTa)은 제 1 접지 선택 라인에 연결되고, 제 2 접지 선택 트랜지스터들(GSTb)은 제 2 접지 선택 라인에 연결될 수 있다.

기판 또는 접지 선택된 트랜지스터들(GSTa, GSTb)로부터 동일한 높이에 놓이는 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이에 놓이는 메모리 셀들은 서로 다른 워드 라인에 연결될 수 있다. 예로서, 셀 스트링들(CS11, CS12, CS21, CS22)의 제 1 내지 제 8 메모리 셀들(MC1 내지 MC8)은 각각 제 1 내지 제 8 워드라인들(WL1 내지 WL8)에 공통으로 연결될 수 있다.

동일한 높이에 놓이는 제 1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결될 수 있다. 예로서, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결될 수 있다.

유사하게, 동일한 높이에 놓이는 제 2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결될 수 있다. 예로서, 제 1 행의 셀 스트링들(CS11, CS12)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제 2 행의 셀 스트링들(CS21, CS22)의 제 2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결될 수 있다.

도면에 나타내지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제 1 행의 셀 스트링들(CS11, CS12)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제 2 행의 셀 스트링들(CS21, CS22)의 제 1 및 제 2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.

예로서, 동일한 높이에 놓이는 더미 메모리 셀들은 동일한 더미 워드 라인과 연결되고, 서로 다른 높이에 놓이는 더미 메모리 셀들은 서로 다른 더미 워드 라인과 연결될 수 있다. 예로서, 제 1 더미 메모리 셀들(DMC1)은 제 1 더미 워드 라인(DWL1)과 연결되고, 제 2 더미 메모리 셀들(DMC2)은 제 2 더미 워드 라인(DWL2)과 연결될 수 있다.

제 1 메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예로서, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 제 1 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.

예로서, 스트링 선택 라인들(SSL1a, SSL1b)에 턴-온(Turn-on) 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프(Turn-off) 전압이 공급될 때, 제 1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결될 수 있다. 반면, 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제 2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결될 수 있다. 워드 라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중에서, 동일한 높이에 놓인 메모리 셀들이 선택될 수 있다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.

제 1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제 1 메모리 블록(BLK1)의 모든 메모리 셀들(MC1 내지 MC8)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제 1 메모리 블록(BLK1)의 메모리 셀들(MC1 내지 MC8) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결되는 워드 라인은 플로팅될(Floated) 수 있다.

도 18에 나타낸 제 1 메모리 블록(BLK1)의 구성은 예시적인 것이다. 셀 스트링들의 개수는 증가 또는 감소할 수 있고, 셀 스트링들의 개수에 따라 셀 스트링들에 의해 구성되는 행들 및 열들의 개수가 증가 또는 감소할 수 있다. 나아가, 제 1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소할 수 있고, 셀 트랜지스터들의 개수들에 따라 제 1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 뿐만 아니라, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소할 수 있다.

도 19는 본 발명의 실시 예에 따른 스토리지 장치를 포함하는 서버 시스템을 보여주는 개념도이다. 도 19를 참조하면, 서버 시스템(7000)은 복수의 서버 랙(Rack)을 포함할 수 있다. 도 19는 복수의 서버 랙 중에서 하나의 서버 랙(7100)을 예시적으로 보여준다.

서버 랙들 각각은 복수의 스토리지 장치를 포함할 수 있다. 예로서, 서버 랙(7100)은 복수의 스토리지 장치를 포함할 수 있다. 스토리지 장치들 각각은 도 1 내지 도 18을 참조하여 설명된 본 발명의 실시 예들에 기초하여 구현될 수 있다. 도 19는 서버 랙(7100)에 포함되는 복수의 스토리지 장치 중에서 하나의 스토리지 장치(7200)를 보여준다.

서버 랙(7100)은 스토리지 장치(7200)는 물론, 도 1에 나타낸 적어도 하나의 프로세서(1100), 하나 이상의 램 모듈 장치들(1210, 1212), 및 적어도 하나의 칩셋(1300)을 포함할 수 있다. 나아가, 서버 시스템(7000)은 도 1에 나타낸 GPU(1400), 입출력 장치(1500), 및 적어도 하나의 제 2 유형의 스토리지 장치(1600)를 포함할 수 있다.

스토리지 장치(7200)는 서버 랙(7100)에 포함되는 적어도 하나의 프로세서(1100)와 칩셋(1300) 없이 연결될 수 있다. 예로서, 스토리지 장치(7200)는 DIMM 형태로 구현되고, 프로세서(1100)와 전기적으로 연결되는 DIMM 소켓에 연결됨으로써 프로세서(1100)와 통신할 수 있다. 예로서, 스토리지 장치(7200)는 DIMM 스펙에 기초하여 정의되고 DDR 방식으로 동작하는 인터페이스 규약에 따라 프로세서(1100)와 통신할 수 있다.

스토리지 장치(7200)는 도 1 내지 도 18을 참조하여 설명된 본 발명의 실시 예들에 기초하여 구성되고 동작할 수 있다. 본 발명의 실시 예들에 따르면, 스토리지 장치(7200)는 빠른 속도로 동작하는 버스를 통해 프로세서(1100)와 통신할 수 있다. 본 발명의 실시 예들에 따르면, 스토리지 장치(7200)가 높은 동작 성능을 보일 수 있고, 서버 시스템(7000)의 스토리지 성능이 향상될 수 있다.

본 발명의 실시 예에 따른 회로들, 칩들, 장치들, 및 모듈들은 다양한 종류의 반도체 패키지를 이용하여 실장될 수 있다. 예로서, 본 발명의 실시 예에 따른 회로들, 칩들, 장치들, 및 모듈들은 PoP(Package on Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-line Package), MQFP(Metric Quad Flat Pack), TQFP(Thin Quad Flat Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등의 패키지를 이용하여 실장될 수 있다.

각각의 개념도에 나타낸 구성은 단지 개념적인 관점에서 이해되어야 한다. 본 발명의 이해를 돕기 위해, 개념도에 나타낸 구성 요소 각각의 형태, 구조, 크기 등은 과장 또는 축소되어 표현되었다. 실제로 구현되는 구성은 각각의 개념도에 나타낸 것과 다른 물리적 형상을 가질 수 있다. 각각의 개념도는 구성 요소의 물리적 형상을 제한하기 위한 것이 아니다.

각각의 블록도에 나타낸 장치 구성은 발명의 이해를 돕기 위한 것이다. 각각의 블록은 기능에 따라 더 작은 단위의 블록들로 형성될 수 있다. 또는, 복수의 블록들은 기능에 따라 더 큰 단위의 블록을 형성할 수 있다. 즉, 본 발명의 기술 사상은 블록도에 도시된 구성에 의해 한정되지 않는다.

이상에서 본 발명에 대한 실시 예를 중심으로 본 발명이 설명되었다. 다만, 본 발명이 속하는 기술 분야의 특성상, 본 발명이 이루고자 하는 목적은 본 발명의 요지를 포함하면서도 위 실시 예들과 다른 형태로 달성될 수 있다. 따라서, 위 실시 예들은 한정적인 것이 아니라 설명적인 측면에서 이해되어야 한다. 즉, 본 발명의 요지를 포함하면서 본 발명과 같은 목적을 달성할 수 있는 기술 사상은 본 발명의 기술 사상에 포함되는 것으로 해석되어야 한다.

따라서, 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 수정 또는 변형된 기술 사상은 본 발명이 청구하는 보호 범위에 포함되는 것이다. 또한, 본 발명의 보호 범위는 위 실시 예들로 한정되는 것이 아니다.

10 : 스토리지 시스템
20 : 테스트 시스템 21 : ATE
100 : 스토리지 장치 101 : 프로세서
110 : 장치 컨트롤러 111 : 물리 계층
111a : 램 컨트롤러 111b : 램
112 : 컨트롤러
115, 115a, 115b, 115k : 프로세서 코어들
120 : 불휘발성 메모리들 121 : 불휘발성 메모리
121a : 메모리 셀 어레이 121b : 어드레스 디코더
121c : 제어 로직 및 전압 발생기
121d : 페이지 버퍼 121e : 입출력 회로
130 : 버퍼 메모리
1000 : 컴퓨팅 시스템 1100 : 프로세서
1210, 1212 : 램 모듈 장치 1220, 1222 : 제 1 유형의 스토리지 장치
1230 : 빠른 속도로 동작하는 버스
1300 : 칩셋 1400 : GPU
1500 : 입출력 장치 1600 : 제 2 유형의 스토리지 장치
2000, 3000, 4000, 5000, 6000 : 스토리지 장치
4005, 5005, 6005 : 제어 회로
2100, 3100, 4100, 5100, 6100 : 장치 컨트롤러
2100b, 3100b, 4100b, 5100b, 6100b : 램
2200, 3200, 4200, 5200, 6200 : 불휘발성 메모리들
2300, 3300 : 버퍼 메모리
3400, 5400 : 데이터 버퍼 회로
2500, 3500, 4500, 5500, 6500 : SPD 칩
4600, 5600, 6600 : DRAM들
7000 : 서버 시스템 7100 : 서버 랙
7200 : 스토리지 장치

Claims (10)

1. 램, 및 제 1 패드를 통해 호스트로부터 제공되는 램 커맨드 및 램 어드레스에 따라 상기 램을 제어하도록 구성되는 램 컨트롤러를 포함하는 물리 계층; 및
   제 2 패드를 통해 상기 호스트로부터 제공되어 상기 램에 저장되는 스토리지 커맨드 및 스토리지 어드레스에 기초하여, 상기 제 2 패드를 통해 상기 호스트와 하나 이상의 불휘발성 메모리들 사이에서 데이터가 교환되도록, 상기 물리 계층 및 상기 하나 이상의 불휘발성 메모리들을 제어하도록 구성되는 컨트롤러를 포함하되,
   상기 컨트롤러가 제 3 패드를 통해 테스트 활성화 신호를 수신한 경우, 상기 램은 상기 제 2 패드를 통해 제공되는 테스트 입력 데이터를 저장하고, 상기 저장된 테스트 입력 데이터는 테스트 출력 데이터로서 상기 제 2 패드를 통해 출력되고,
   상기 테스트 입력 데이터가 상기 테스트 출력 데이터와 동일한지 여부에 기초하여 상기 물리 계층이 결함을 갖는지 여부가 판별되는 스토리지 장치 컨트롤러.
2. 제 1 항에 있어서,
   각각이 상기 물리 계층 및 상기 하나 이상의 불휘발성 메모리들을 제어하기 위한 연산을 처리하도록 구성되는 복수의 프로세서 코어를 더 포함하는 스토리지 장치 컨트롤러.
3. 제 2 항에 있어서,
   상기 컨트롤러가 상기 테스트 활성화 신호를 수신한 경우, 상기 복수의 프로세서 코어 중 일부가 동작하고, 상기 복수의 프로세서 코어 중 상기 일부에 포함되지 않는 프로세서 코어는 동작하지 않는 스토리지 장치 컨트롤러.
4. 제 3 항에 있어서,
   상기 복수의 프로세서 코어 중 상기 일부는 상기 테스트 활성화 신호에 응답하여 테스트 동작이 수행되도록, 펌웨어를 구동하도록 구성되는 스토리지 장치 컨트롤러.
5. 제 1 항에 있어서,
   상기 테스트 활성화 신호에 응답하여, 상기 제 1 및 제 2 패드들을 통한 상기 물리 계층과 테스트 장치 사이의 연결들이 초기화되는 스토리지 장치 컨트롤러.
6. 제 1 항에 있어서,
   상기 램은:
   상기 스토리지 커맨드 및 상기 스토리지 어드레스를 저장하도록 구성되는 커맨드 영역;
   상기 제 2 패드를 통해 상기 호스트로부터 상기 하나 이상의 불휘발성 메모리들로 제공될 쓰기 데이터를 임시로 저장하도록 구성되는 쓰기 영역;
   상기 제 2 패드를 통해 상기 하나 이상의 불휘발성 메모리들로부터 상기 호스트로 제공될 읽기 데이터를 임시로 저장하도록 구성되는 읽기 영역; 및
   상기 쓰기 데이터 및 상기 읽기 데이터에 관한 상태 정보를 저장하도록 구성되는 상태 영역을 포함하는 스토리지 장치 컨트롤러.
7. 제 6 항에 있어서,
   상기 테스트 입력 데이터는 상기 커맨드 영역, 상기 쓰기 영역, 상기 읽기 영역, 및 상기 상태 영역의 전부에 기록되는 스토리지 장치 컨트롤러.
8. 제 1 내지 제 3 패드들을 포함하는 스토리지 장치 컨트롤러의 결함을 테스트하기 위한 방법에 있어서,
   상기 제 3 패드를 통해 테스트 활성화 신호가 수신된 후, 상기 제 1 패드를 통해 상기 스토리지 장치 컨트롤러의 램에 관한 쓰기 동작에 대응하는 램 쓰기 커맨드 및 램 쓰기 어드레스를 제공받는 단계;
   상기 램 쓰기 커맨드에 따라, 상기 램 쓰기 어드레스에 대응하는 상기 램의 위치에 상기 제 2 패드를 통해 제공받은 테스트 입력 데이터를 저장하는 단계;
   상기 제 1 패드를 통해, 상기 램에 관한 읽기 동작에 대응하는 램 읽기 커맨드 및 램 읽기 어드레스를 제공받는 단계; 및
   상기 램 읽기 커맨드에 따라, 상기 램 읽기 어드레스에 대응하는 상기 램의 위치로부터 상기 저장된 테스트 입력 데이터를 읽고, 상기 읽힌 테스트 입력 데이터를 테스트 출력 데이터로서 상기 제 2 패드를 통해 출력하는 단계를 포함하되,
   상기 테스트 입력 데이터가 상기 테스트 출력 데이터와 동일한지 여부에 기초하여 상기 스토리지 장치 컨트롤러가 결함을 갖는지 여부가 판별되고,
   상기 제 3 패드는 DIMM 스펙에서 정의되는 테스트 활성화 핀에 대응하는 방법.
9. 스토리지 장치 컨트롤러의 결함을 테스트하기 위한 방법에 있어서,
   상기 스토리지 장치 컨트롤러는:
   램, 및 제 1 패드를 통해 호스트로부터 제공되는 램 커맨드 및 램 어드레스에 따라 상기 램을 제어하도록 구성되는 램 컨트롤러를 포함하는 물리 계층; 및
   제 2 패드를 통해 상기 호스트로부터 제공되어 상기 램에 저장되는 스토리지 커맨드 및 스토리지 어드레스에 기초하여, 상기 제 2 패드를 통해 상기 호스트로부터 제공되는 쓰기 데이터가 상기 램에 임시로 저장된 후 하나 이상의 불휘발성 메모리들에 저장되거나 상기 제 2 패드를 통해 상기 호스트로 제공될 읽기 데이터가 상기 하나 이상의 불휘발성 메모리들로부터 읽힌 후 상기 램에 임시로 저장되도록, 상기 물리 계층 및 상기 하나 이상의 불휘발성 메모리들을 제어하도록 구성되는 컨트롤러를 포함하되,
   상기 스토리지 장치 컨트롤러의 제 3 패드를 통해 상기 스토리지 장치 컨트롤러로 테스트 활성화 신호를 제공하는 단계;
   상기 테스트 활성화 신호를 제공한 후, 상기 제 2 패드를 통해 상기 스토리지 장치 컨트롤러로 테스트 입력 데이터를 제공하는 단계;
   상기 제 2 패드를 통해, 상기 램에 저장된 상기 테스트 입력 데이터를 테스트 출력 데이터로서 제공받는 단계; 및
   상기 테스트 입력 데이터가 상기 테스트 출력 데이터와 동일한지 여부에 기초하여 상기 물리 계층의 결함을 테스트하는 단계를 포함하는 방법.
10. 제 9 항에 있어서,
    상기 테스트하는 단계는:
    상기 테스트 입력 데이터가 상기 테스트 출력 데이터와 동일한 경우, 상기 물리 계층이 정상인 것으로 판별하는 단계; 및
    상기 테스트 입력 데이터가 상기 테스트 출력 데이터와 다른 경우, 상기 물리 계층이 결함을 갖는 것으로 판별하는 단계를 포함하는 방법.

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