KR20170015707A - 고속으로 결함 비트 라인을 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템 - Google Patents

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Abstract

본 발명에 따른 불휘발성 메모리 장치는, 메모리 셀 어레이, 상기 메모리 셀 어레이의 비트 라인들과 연결된 페이지 버퍼, 상기 페이지 버퍼로부터 상기 비트 라인들을 통한 독출 데이터를 제공받고, 상기 독출 데이터를 각각 복수의 열 단위로 논리합 연산을 수행하여 상기 복수의 열 단위의 결함 데이터로 출력하는 결함 검출부, 그리고 읽기 인에이블 신호에 응답하여 상기 결함 데이터를 외부로 출력하는 입출력 회로를 포함한다.

Description

고속으로 결함 비트 라인을 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템{NON-VOLATILE MEMORY DEVICE AND TEST SYSTEM THEROF}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로는 결함 비트 라인을 고속으로 검출하는 불휘발성 메모리 장치 및 그것의 테스트 시스템에 관한 것이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 꺼내어 읽어볼 수 있는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 불휘발성 메모리 장치로 나눌 수 있다. 휘발성 메모리 장치는 전원이 끊어지면 저장된 데이터가 소멸된다. 반면에, 불휘발성 메모리 장치는 전원이 끊어지더라도 저장된 데이터가 소멸되지 않는다. 이러한 불휘발성 메모리 장치로는 플래시 메모리 장치가 대표적이다.
불휘발성 메모리 장치는 데이터를 저장하기 위한 메모리 셀들을 포함하며, 이러한 메모리 셀들은 워드 라인과 비트 라인의 교차점에 위치하고 있다. 공정 과정 상에서 특정 비트 라인에 결함이 발생하는 경우, 이러한 결함 비트 라인을 리던던시 비트 라인으로 교체해주지 않는 경우, 일부 결함 비트 라인으로 인해 불휘발성 메모리 장치 전체를 사용하지 못할 수 있다.
따라서, 웨어퍼 공정에서 불휘발성 메모리 장치는 이러한 결함 비트 라인을 대체하기 위한 테스트 동작을 거치게 된다. 일반적으로, 테스트 동작은 테스트 장치에 의해 수행되며, 특정 데이터를 메모리 셀들에 프로그램하고, 프로그램된 데이터를 읽은 후 프로그램한 데이터와 실제 독출된 데이터의 논리 상태를 비교하여 결함 비트 라인을 판단하다. 따라서, 개별 비트 라인 단위로 독출된 데이터를 테스트 장치로 전송해야 한다. 즉, 결함 비트 라인의 검출을 위해 메모리 셀 어레이에 있는 모든 비트 라인의 수 만큼의 데이터 전송 과정이 필요하다. 하지만, 테스트 장치는 결함 비트 라인을 리던던시 비트 라인으로 대체하는 경우, 설정된 수의 비트 라인들 단위로 교체 동작을 수행한다. 즉, 하나의 비트 라인에 결함이 존재하는 경우라도 그 결함 비트 라인을 포함하는 복수의 비트 라인들이 교체되게 된다.
즉, 비트 라인의 결함 검출을 위한 읽기 동작과 테스트 장치의 결함 비트 라인의 교체 동작이 서로 다른 단위로 이루어져, 테스트 동작의 수행 시간이 불필요하게 오래 소요되었다.
본 발명은 불휘발성 메모리 장치의 결함 비트 라인을 고속으로 검출할 수 있는 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 테스트 동작 시간을 감소시킬 수 있는 테스트 시스템을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 메모리 셀 어레이, 상기 메모리 셀 어레이의 비트 라인들과 연결된 페이지 버퍼, 상기 페이지 버퍼로부터 상기 비트 라인들을 통한 독출 데이터를 제공받고, 상기 독출 데이터를 각각 복수의 열 단위로 논리합 연산을 수행하여 상기 복수의 열 단위의 결함 데이터로 출력하는 결함 검출부, 그리고 읽기 인에이블 신호에 응답하여 상기 결함 데이터를 외부로 출력하는 입출력 회로를 포함한다.
실시 예로서, 상기 결함 검출부는 복수의 비교기들을 포함하고, 상기 복수의 비교기들 각각은 상기 페이지 버퍼로부터 제공받은 복수의 독출 데이터들의 논리 상태를 비교하여 어느 하나라도 다른 논리 상태를 가지는 경우 제 1 결함 데이터를 출력하고, 모두 동일한 논리 상태를 가지는 경우 제 2 결함 데이터를 출력한다.
실시 예로서, 상기 제 1 결함 데이터는 그 데이터를 출력한 비교기에 제공된 독출 데이터를 전송한 비트 라인들 중 적어도 하나는 결함 비트 라인임을 나타낸다.
실시 예로서, 상기 복수의 열 단위는 상기 불휘발성 메모리 장치의 테스트 동작시 결함 비트 라인이 리페어되는 열 단위이다.
본 발명의 실시 예에 따른 테스트 시스템은, 메모리 셀 어레이의 비트 라인들과 연결된 페이지 버퍼로부터 상기 비트 라인들을 통한 독출 데이터를 제공받고, 상기 독출 데이터를 각각 복수의 열 단위로 논리합 연산을 수행하여 상기 복수의 열 단위의 결함 데이터로 출력하는 결함 검출부, 및 읽기 인에이블 신호에 응답하여 상기 결함 데이터를 외부로 출력하는 입출력 회로를 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치로부터 상기 결함 데이터를 전송받아 결함 비트 라인들을 검출하고 검출된 결함 비트 라인들을 리던던시 비트 라인들로 교체하는 리페어 동작을 수행하는 테스트 장치를 포함한다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 결함 비트 라인을 고속으로 검출할 수 있다.
또한, 본 발명의 실시 예에 따른 불휘발성 메모리 장치의 테스트 시스템은 테스트 동작 시간을 감소시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 테스트 시스템을 간략히 보여주는 블럭도이다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 결함 검출부 및 그 동작을 보다 구체적으로 설명하기 위한 도면이다.
도 4a 및 도 4b는 도 3의 비교기의 예시적인 구성 및 그 동작을 보다 구체적으로 설명하기 위한 도면이다.
도 5는 도 2의 메모리 셀 어레이에 포함된 메모리 블록들 중 제 1 메모리 블록의 예를 보여주는 회로도이다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치로 구성된 솔리드 스테이트 디스크를 포함하는 사용자 장치를 보여주는 블록도이다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 저장 장치를 예시적으로 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 저장 매체로서 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.
본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 테스트 시스템을 간략히 보여주는 블럭도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 테스트 시스템은 테스트 장치(10)와 불휘발성 메모리 장치(100)를 포함한다. 본 발명에 따른 테스트 장치(10)는 불휘발성 메모리 장치(100)의 테스트 동작을 수행할 수 있다. 테스트 동작이란 불휘발성 메모리 장치(100)의 메모리 셀 어레이의 결함 비트 라인들을 검출하고, 검출된 결함 비트 라인들을 리던던시 비트 라인으로 대체하는 리페어 동작을 포함한다.
테스트 장치(10)는 불휘발성 메모리 장치(100)의 메모리 셀 어레이(110)에 포함된 결함 비트 라인들을 검출하기 위한 테스트 동작을 제어할 수 있다. 또한, 테스트 장치(10)는 검출된 결함 비트 라인들에 대한 리페어 동작을 제어할 수 있다. 실시 예에 있어서, 테스트 장치(10)는 메모리 셀 어레이(110)를 테스트하기 위한 빌트 인 셀프 테스트(Built In Self Test, BIST) 회로 및 BIST 회로에 의한 테스트 결과를 이용하여 자체적인 리페어 동작을 수행하기 위한 빌트 인 셀프 리페어(Built In Self Repair, BISR) 회로를 포함할 수 있다.
테스트 장치(10)는 테스트 패턴을 이용하여 메모리 셀 어레이(110)에 대한 테스트 동작을 수행할 수 있다. 예시적으로, 테스트 장치(10)가 설정된 테스트 패턴을 불휘발성 메모리 장치(100)에 제공하면, 불휘발성 메모리 장치(100)는 제공된 테스트 패턴에 응답하여 메모리 셀 어레이(110)의 메모리 셀들을 프로그램할 수 있다. 예를 들어, 불휘발성 메모리 장치(100)는 테스트 패턴에 응답하여 메모리 셀 어레이(110)의 모든 메모리 셀들을 논리 '0'으로 프로그램할 수 있다. 또는, 불휘발성 메모리 장치(100)는 테스트 패턴에 응답하여 모든 메모리 셀들을 논리 '1'로 프로그램할 수 있다. 또는, 불휘발성 메모리 장치(100)는 테스트 패턴에 응답하여 메모리 셀들을 논리 '0'과 논리 '1'을 교차해서 프로그램할 수 있다.
테스트 장치(10)는 불휘발성 메모리 장치(100)의 메모리 셀들에 프로그램된 데이터를 리드하고, 독출 데이터를 테스트 장치(10)로 전송하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 테스트 장치(100)는 전송받은 독출 데이터를 불휘발성 메모리 장치에 프로그램한 데이터와 비교하여 결함 비트 라인을 검출할 수 있다. 예를 들어, 독출 데이터와 프로그램한 데이터가 서로 다른 논리 상태를 가지는 경우, 해당 비트 라인은 결함 비트 라인으로 판단될 수 있다.
테스트 장치(10)는 검출된 결함 비트 라인을 리던던시 비트 라인(미도시)으로 대체하도록 불휘발성 메모리 장치(100)를 제어할 수 있다. 여기에서, 테스트 장치(10)는 설정된 수의 비트 라인들 단위로 결함 비트 라인들을 대체할 수 있다. 예를 들어, 16개의 비트 라인 단위로 결함 비트 라인들을 대체할 수 있다. 이는 하나의 비트 라인만이 결함 비트 라인인 경우에도, 그 결함 비트 라인을 포함하는 16개의 비트 라인들이 하나의 대체 그룹으로 리던던시 비트 라인들로 대체됨을 의미한다. 한 번에 대체되는 비트 라인들의 수는 16개에 한정되지 않고, 8개, 32개 등 다양하게 설정될 수 있다.
상술한 바와 같이 테스트 장치(10)가 결함 비트 라인을 검출하기 위해서는 메모리 셀들로부터 리드한 데이터와 불휘발성 메모리 장치(100)에 프로그램한 데이터의 비교하여야 한다. 이를 위해, 테스트 장치(10)는 불휘발성 메모리 장치(100)로부터 독출 데이터를 전송받아야 한다.
본 발명에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼(120), 결함 판단부(130) 및 입출력 회로(140)를 포함할 수 있다. 불휘발성 메모리 장치(100)는 테스트 장치(10)의 테스트 패턴에 응답하여 메모리 셀 어레이의 메모리 셀들에 설정된 프로그램 동작을 수행할 수 있다. 불휘발성 메모리 장치(100)는 테스트 장치(10)의 테스트 패턴에 응답하여 메모리 셀들에 프로그램된 데이터를 독출하여 테스트 장치(10)로 전송할 수 있다.
본 발명에 따른 불휘발성 메모리 장치(100)는 설정된 수의 비트 라인마다 하나의 결함 데이터(DFD)를 출력하는 결함 판단부(130)를 포함할 수 있다. 결함 데이터(DFD)는 설정된 수의 비트들 중에서 결함 비트 라인이 존재하는지 여부를 나타내는 신호이다. 결함 판단부(130)는 결함 데이터(DFD)를 입출력 회로(140)로 전송하고, 입출력 회로(140)는 제어 신호에 응답하여 결함 데이터(DFD)를 테스트 장치(10)로 전송한다.
결함 판단부(130)는 페이지 버퍼(120)을 통해 메모리 셀 어레이(110)의 각 비트 라인들(BL1~BLn)과 연결될 수 있다. 결함 판단부(130)는 연결된 비트 라인들(BL1~BLn)로부터 전송되어 페이지 버퍼(120)에 일시 저장된 독출 데이터를 입력받고, 그 독출 데이터의 논리 상태를 비교하여 결함 데이터(DFD)를 출력할 수 있다.
이때, 결함 판단부(130)는 설정된 수의 비트 라인들 마다 하나의 결함 데이터(DFD)를 출력할 수 있다. 여기에서, 결함 데이터(DFD)는 설정된 수의 비트 라인들 중에서 결함 비트 라인이 존재하는지를 나타내는 신호이다. 예컨대, 결함 데이터(DFD)가 논리 '1' 상태인 경우 설정된 수의 비트 라인들 중 적어도 하나의 비트 라인은 결함 비트 라인임을 나타낼 수 있다. 예컨대, 결함 데이터(DFD)가 논리 '0' 상태인 경우 설정된 수의 비트 라인들은 모두 정상 비트 라인임을 나타낼 수 있다.
즉, 결함 판단부(130)는 메모리 셀 어레이(110)의 비트 라인들(BL1_BLn)의 결함 여부를 설정된 수의 비트 라인들 단위(이하, 대체 그룹)로 판단하여 결함 데이터(DFD) 출력한다. 예를 들어, 메모리 셀 어레이의 비트 라인들이 160개이고, 대체 그룹의 단위가 16인 경우, 결함 판단부(130)는 10개의 결함 데이터(DFD)를 출력할 것이다. 즉, 테스트 장치(10)가 16개의 비트 라인들을 하나의 대체 그룹 단위로 결함 비트 라인들을 대체하는 경우, 결함 판단부(130)는 10개의 결함 데이터(DFD)를 출력할 것이다.
즉, 본 발명에 따른 불휘발성 메모리 장치(100)는 결함 비트 라인의 검출을 위해 테스트 장치(10)로 160번의 독출 데이터 전송 과정을 수행하는 대신, 10번의 결함 데이터(DFD) 전송 과정만을 수행한다. 따라서, 불휘발성 메모리 장치(100)의 결함 비트 라인 검출을 위한 데이터 전송 횟수가 감소하고, 이는 결과적으로 불휘발성 메모리 장치의 테스트 시간이 감소하는 결과를 가져온다.
도 2는 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 페이지 버퍼(120), 결함 검출부(130), 입출력 회로(140), 어드레스 디코더(150), 및 제어 로직 및 전압 발생 회로(160)를 포함한다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 테스트 장치(10, 도 1 참조)와 연결되어 테스트 모드로 동작할 수 있다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)가 테스트 모드로 동작시, 테스트 장치(10)는 비트 라인들의 결함 여부를 빠르게 검출할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함한다. 복수의 메모리 셀들 각각은 복수의 워드라인들(WL)과 각각 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트를 저장하는 싱글 레벨 셀(SLC) 또는 적어도 2-비트를 저장하는 멀티 레벨 셀(MLC)를 포함할 수 있다. 메모리 셀 어레이(110)는 노멀 영역(미도시)과, 노멀 영역에 포함된 결함 비트 라인들을 대체하기 위한 리던던시 영역(미도시)을 포함할 수 있다.
어드레스 디코더(150)는 복수의 워드라인들(WL), 스트링 선택 라인들(SSL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결된다. 어드레스 디코더(150)는 호스트, 예컨대 테스트 장치(10, 도 1 참조)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코더(150)는 디코딩된 어드레스(ADDR)를 기반으로 복수의 워드라인들(WL) 중 적어도 하나를 선택하고, 선택된 적어도 하나의 워드라인을 제어할 수 있다.
제어 로직 및 전압 발생 회로(160)는 테스트 장치(10, 도 1 참조)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(150), 페이지 버퍼(120), 및 입출력 회로(140)를 제어할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(160)는 커맨드(CMD) 및 제어 신호(CTRL)에 응답하여, 테스트 장치(10, 도 1 참조)로부터 수신된 데이터(DATA)가 메모리 셀 어레이(110)에 기입되거나 또는 메모리 셀 어레이(110)에 저장된 데이터가 독출되도록 어드레스 디코더(150), 페이지 버퍼(120), 및 입출력 회로(140)를 제어할 수 있다.
제어 로직 및 전압 발생 회로(160)는 불휘발성 메모리 장치(100)가 동작하는데 요구되는 다양한 전압들을 생성할 수 있다. 예를 들어, 제어 로직 및 전압 발생 회로(160)는 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 검증 전압들과 같은 다양한 전압들을 생성할 수 있다.
페이지 버퍼(120)는 복수의 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)와 연결된다. 페이지 버퍼(120)는 제어 로직 및 전압 발생 회로(160)의 제어에 따라 입출력 회로(140)로부터 수신된 데이터(DATA)를 기반으로 비트 라인들(BL1_BLn)을 제어할 수 있다. 페이지 버퍼(120)는 제어 로직 및 전압 발생 회로(160)의 제어에 따라 메모리 셀 어레이(110)에 저장된 데이터를 읽고, 읽은 데이터를 결함 검출부(130)로 전달할 수 있다. 예시적으로, 페이지 버퍼(120)는 입출력 회로(140)로부터 페이지 단위로 데이터를 수신하거나 또는 메모리 셀 어레이(110)로부터 페이지 단위로 데이터를 읽을 수 있다. 예시적으로, 페이지 버퍼(120)는 메모리 셀 어레이(110)로부터 읽은 데이터 또는 입출력 회로(140)로부터 수신된 데이터를 임시 저장하기 위한 데이터 래치들(미도시)을 포함할 수 있다.
결함 검출부(130)는 페이지 버퍼(120)로부터 메모리 셀로부터 독출된 독출 데이터를 전달받아 그 논리 상태를 비교하여 결함 데이터(DFD)를 출력할 수 있다. 독출 데이터는 메모리 셀로부터 비트 라인을 통해 페이지 버퍼(120)로 전송된 데이터이다. 즉, 독출 데이터의 수는 메모리 셀 어레이(110)의 비트 라인의 수에 대응한다. 만약, 특정 비트 라인에 결함이 있는 경우, 해당 비트 라인과 연결된 메모리 셀에 프로그램된 데이터와 그 메모리 셀로부터 독출되어 페이지 버퍼(120)로 전송된 데이터의 논리 상태는 서로 다를 것이다.
결함 검출부(130)는 페이지 버퍼(120)로부터 전송받은 독출 데이터를 설정된 그룹 단위로 비교하여 해당 그룹 단위마다 하나의 결함 데이터(DFD)를 출력할 수 있다. 예컨대, 결함 검출부(130)는 16개의 독출 데이터들의 논리 상태를 비교하여 결함 데이터(DFD)를 출력할 수 있다. 여기에서, 그룹 단위는 불휘발성 메모리 장치(100)의 테스트 동작시 테스트 장치(10, 도 1 참조)가 결함 비트 라인을 대체하는 대체 그룹 단위에 대응할 수 있다. 예를 들어, 테스트 장치(10, 도 1 참조)가 16개의 비트 라인들을 하나의 대체 그룹으로 하여 결함 비트 라인들을 대체하는 경우, 결함 검출부(130)는 16개의 독출 데이터들의 논리 상태를 비교하여 결함 데이터(DFD)를 출력할 수 있다.
결함 검출부(130)는 페이지 버퍼(120)로부터 전송받은 모든 독출 데이터에 대해 설정된 그룹 단위로 그 논리 상태를 비교하여 결함 데이터(DFD)를 출력할 수 있다. 예를 들어, 페이지 버퍼(120)로부터 모두 160개의 독출 데이터를 전송받는 경우, 결함 검출부(130)는 16개의 독출 데이터마다 하나의 결함 데이터(DFD)를 출력할 수 있다. 이 경우, 결함 검출부(130)는 모두 10개의 결함 데이터(DFD)를 출력할 것이다.
예를 들어, 결함 검출부(130)는 16개의 독출 데이터들이 모두 동일한 논리 상태인 경우, 논리 '0'의 결함 데이터(DFD)를 출력할 것이다. 예를 들어, 결함 검출부(130)는 16개의 독출 데이터의 논리 상태 중 어느 하나라도 다른 논리 상태가 존재하는 경우 논리 '1'의 결함 데이터(DFD)를 출력할 것이다. 결과적으로, 논리 '1' 상태의 결함 데이터(DFD)는 입력된 16개의 독출 데이터가 전송된 비트 라인 중 적어도 어느 하나의 비트 라인이 결함 비트 라인임을 나타낸다. 결함 검출부(130)는 결함 데이터(DFD)를 입출력 회로(140)로 전송한다.
입출력 회로(140)는 테스트 장치(10, 도 1 참조)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼(124)로 전달할 수 있다. 또는 입출력 회로(140)는 페이지 버퍼(140)로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 테스트 장치(10, 도 1 참조)로 전달할 수 있다. 예시적으로, 입출력 회로(140)는 제어 신호(CTRL)와 동기되어 테스트 장치(10, 도 1 참조)와 데이터(DATA)를 송수신할 수 있다. 입출력 회로(140)는 데이터를 테스트 장치(10, 도 1 참조)로 전송하는 경우, 제어 신호(CTRL)인 리드 인에이블(RE) 신호에 동기되어 테스트 장치(10, 도 1 참조)로 데이터(DATA)를 전송할 수 있다. 이때, 테스트 장치(10, 도 1 참조)로 전송되는 데이터(DATA)는 결함 검출부(130)의 출력신호인 결함 데이터(DFD)에 대응하는 데이터일 수 있다.
이상과 같은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)는 테스트 장치(10)를 통한 테스트 동작시, 메모리 셀 어레이(110)로부터 독출된 독출 데이터의 논리 상태를 설정된 수의 그룹 단위로 비교하여 결함 데이터(DFD)를 생성한다. 여기에서, 결함 데이터(DFD)는 해당 그룹의 독출 데이터들이 독출된 메모리 셀들과 연결된 비트 라인들의 결함 여부를 나타내는 신호이다. 즉, 일정한 수의 비트 라인들의 결함 여부를 하나의 결함 데이터(DFD)로서 나타내고, 그 결함 데이터(DFD)를 테스트 장치(10)에 전송한다. 따라서, 비트 라인들의 결함 여부를 판단하기 위해 메모리 셀 어레이의 비트 라인의 수에 대응하는 수의 데이터를 테스트 장치(10)로 전송하지 않고, 일정한 그룹 단위로 판단한 결함 데이터(DFD)를 전송함으로써, 불휘발성 메모리 장치(100)의 테스트 시간을 감소시킬 수 있다.
도 3은 도 2의 결함 검출부 및 그 동작을 보다 구체적으로 설명하기 위한 도면이다. 도 3을 참조하면, 결함 검출부(130)는 복수의 비교기들(131~13k)을 포함한다. 각 비교기들은 페이지 버퍼(120)의 데이터 래치들(DL1~DLn)을 통해 비트 라인들(BL1~BLn)로부터 데이터 래치들(DL1~DLn)에 저장된 독출 데이터를 입력받는다.
각 비교기는 설정된 수의 데이터 래치들과 연결되어 독출 데이터를 입력받는다. 예시적으로, 설정된 수는 테스트 장치(10, 도 1 참조)가 불휘발성 메모리 장치(100)의 결함 비트 라인들을 대체하는 단위일 수 있다. 예컨대, 테스트 장치(10)가 16개의 비트 라인들을 하나의 대체 그룹으로 불휘발성 메모리 장치(100)의 결함 비트 라인들을 대체하는 경우, 설정된 수는 16일 수 있다. 이하, 메모리 셀 어레이의 비트 라인들의 수(n)가 160개이고 설정된 수가 16인 경우의 결함 검출부(130)의 동작을 설명한다. 이 경우, 비교기들(131~13k)의 수(k)는 모두 10개일 것이다.
먼저, 테스트 장치(10)의 리드 명령에 의해 페이지 버퍼(120)의 각 데이터 래치들(131~131k)에는 메모리 셀들로부터 독출된 데이터가 저장되어 있을 것이다. 비교기(131)는 데이터 래치들(DL1~DL16)과 연결되어 독출 데이터들을 전송받는다. 비교기(131)는 입력된 독출 데이터들의 논리 상태를 비교하여 결함 데이터(DFD)를 출력한다. 예를 들어, 입력된 독출 데이터들의 논리 상태가 모두 동일한 경우 비교기(131)는 논리 '0'의 결함 데이터(DFD)를 출력할 것이다.
반면에, 입력된 독출 데이터들의 논리 상태 중 어느 하나라도 다른 논리 상태가 존재하는 경우 비교기(131)는 논리 '1'의 결함 데이터(DFD)를 출력할 것이다. 여기에서, 논리 '0' 인 결함 데이터(DFD)는 독출 데이터들이 입력된 데이터 래치들과 연결된 비트 라인들은 정상 비트 라인들임을 나타내는 신호일 수 있다. 논리 '1' 인 결함 데이터(DFD)는 독출 데이터들이 입력된 데이터 래치들과 연결된 비트 라인들 중 적어도 하나의 비트 라인은 결함 비트 라인임을 나타내는 신호일 수 있다.
위와 같은 방법으로 각 비교기들(131~131k)은 결함 데이터(DFD)들을 출력할 것이다. 상술한 바와 같이, 메모리 셀 어레이를 구성하는 비트 라인들의 수가 160개이고, 각 비교기들은 16개의 독출 데이터들을 입력받는 경우, 결함 검출부(130)는 총 10개의 결함 데이터(DFD)들을 출력할 것이다. 즉, 본 발명에 따른 불휘발성 메모리 장치(100)는 160개의 비트 라인들의 결함 검출을 위해 10번의 결함 데이터(DFD)에 대응하는 데이터들만을 테스트 장치(10)로 전송할 수 있다. 따라서, 테스트 장치(10)가 결함 비트 라인들을 검출하고 결함 비트 라인들을 리던던시 비트 라인으로 대체하는 시간이 감소할 수 있다. 이는, 테스트 장치(10)가 결함 비트 라인들을 대체할 때, 개별 비트 라인 단위로 대체하는 것이 아니라 설정된 수의 비트 라인들인 대체 그룹 단위로 결함 비트 라인들을 대체하기 때문이다.
도 4a 및 도 4b는 도 3의 비교기의 예시적인 구성 및 그 동작을 보다 구체적으로 설명하기 위한 도면이다. 도 4a 및 도 4b를 참조하면, 도 3의 비교기는 OR 게이트로 구현될 수 있다. 이 경우, OR 게이트로 입력되는 독출 데이터의 논리 상태가 모두 '0' 인 경우 논리 '0' 인 결함 데이터(DFD)를 출력할 것이고, OR 게이트로 입력되는 독출 데이터 중 어느 하나라도 노닐 '1' 이 존재하는 경우 논리 '1' 인 결함 데이터(DFD)를 출력할 것이다. 설명을 위해, 불휘발성 메모리 장치(100)의 메모리 셀들은 테스트 장치(10)의 프로그램 명령에 의해 모두 논리 '0'으로 프로그램된 상태라고 가정한다.
도 4a는 비교기(131)가 OR 게이트로 구현된 경우에, 입력되는 독출 데이터가 모두 논리 '0'인 상태인 경우를 도시한다.
테스트 장치(10, 도 1 참조)의 리드 명령에 의해 메모리 셀들에 프로그램된 데이터가 비트 라인들을 통해 페이지 버퍼(120, 도 2 참조)에 전달될 것이다. 상술한 바와 같이, 메모리 셀 어레이의 모든 메모리 셀들은 논리 '0'으로 프로그램된 상태이므로, 각 비트 라인들이 정상 비트 라인들이라면 데이터 래치들에 저장된 독출 데이터들은 모두 논리 '0' 인 상태일 것이다. OR 게이트의 입력으로 모두 논리 '0'이 입력되는 경우, OR 게이트는 논리 '0' 인 결함 데이터(DFD)를 출력할 것이다. 따라서, 비교기(131)가 OR 게이트로 구현되는 경우, 논리 '0' 인 결함 데이터(DFD)는 해당 비트 라인들이 모두 정상 비트 라인들임을 나타낼 수 있다.
도 4b는 비교기(131)가 OR 게이트로 구현된 경우에, 입력되는 독출 데이터가 중 어느 하나가 논리 '1'인 상태인 경우를 도시한다.
테스트 장치(10, 도 1 참조)의 리드 명령에 의해 메모리 셀들에 프로그램된 데이터가 비트 라인들을 통해 페이지 버퍼(120, 도 2 참조)에 전달될 것이다. 상술한 바와 같이, 메모리 셀 어레이의 모든 메모리 셀들은 논리 '0'으로 프로그램된 상태이므로, 각 비트 라인들이 정상 비트 라인들이라면 데이터 래치들에 저장된 독출 데이터들은 모두 논리 '0' 인 상태일 것이다. 하지만, 어느 한 비트 라인이 결함 비트 라인인 경우 그 비트 라인을 통해 전달되는 독출 데이터는 논리 '0' 이 아닌 '논리 '1' 을 가질 것이다. OR 게이트의 입력 중 적어도 하나 이상의 논리 '1'이 입력되는 경우, OR 게이트는 논리 '1' 인 결함 데이터(DFD)를 출력할 것이다. 따라서, 비교기(131)가 OR 게이트로 구현되는 경우, 논리 '1' 인 결함 데이터(DFD)는 해당 비트 라인들 중 적어도 하나의 비트 라인이 결함 비트 라인임을 나타낼 수 있다.
도 4a 및 도 4b에서 비교기(131)가 OR 게이트로 구현되는 경우를 예로 들어 설명하였으나, 입력되는 독출 데이터의 논리 상태를 비교하여 적어도 하나가 다른 논리 상태를 가지는 경우와 모든 논리 상태가 동일한 경우를 가지는 경우 서로 다른 논리 상태의 출력 신호를 출력하는 논리 게이트가 비교기(131)로 사용될 수 있음은 잘 알 수 있을 것이다.
도 5는 도 2의 메모리 셀 어레이에 포함된 메모리 블록들 중 제 1 메모리 블록의 예를 보여주는 회로도이다. 예시적으로, 도 5를 참조하여 3차원 구조의 메모리 블록(BLK1)이 설명된다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 또한 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.
도 5를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)은 스트링 선택 라인들(SSL1a, SSL1b)와 연결되어, 제1 행을 형성할 수 있다. 셀 스트링들(CS21, CS22)은 스트링 선택 라인들(SSL2a, SSL2b)와 연결되어 제2 행을 형성할 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결되어 제1 열을 형성할 수 있다. 셀 스트링들(CS12, CS22)은 제2 비트라인(BL2)과 연결되어 제2 열을 형성할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택된 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC8), 접지 선택된 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 예시적으로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.
복수의 메모리 셀들(MC1~MC8)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평명과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택된 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택된 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC8) 및 비트라인(BL) 사이에 제공된다. 접지 선택된 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택된 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC8) 및 공통 소스 라인(CSL) 사이에 제공된다.
예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 접지 선택된 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 예시적으로, 복수의 메모리 셀들(MC1~MC8) 및 스트링 선택된 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.
셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택된 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 예시적으로, 동일한 행의 접지 선택된 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택된 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택된 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.
예시적으로, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택된 트랜지터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택된 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 접지 선택된 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결되고, 제2 접지 선택 트랜지스터들(GSTb)은 제2 접지 선택 라인에 연결될 수 있다.
기판 또는 접지 선택된 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제8 메모리 셀들(MC8)은 제1 내지 제8 워드라인들(WL1~WL8)에 각각 공통으로 연결된다.
동일한 높이의 제1 스트링 선택된 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택된 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.
마찬가지로, 동일한 높이의 제2 스트링 선택된 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택된 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택된 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.
비록 도면에 도시되지는 않았으나, 동일한 행의 셀 스트링들의 스트링 선택된 트랜지스터들은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 및 제2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다. 제2 행의 셀 스트링들(CS21, CS22)의 제1 및 제2 스트링 선택된 트랜지스터들(SSTa, SSTb)은 동일한 스트링 선택 라인에 공통으로 연결될 수 있다.
예시적으로, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.
제1 메모리 블록(BLK1)에서, 읽기 및 쓰기는 행 단위로 수행될 수 있다. 예를 들어, 스트링 선택 라인들(SSL1a, SSL1b, SSL2a, SSL2b)에 의해 메모리 블록(BLKa)의 하나의 행이 선택될 수 있다.
예를 들어, 스트링 선택 라인들(SSL1a, SSL1b)이 턴-온 전압이 공급되고 스트링 선택 라인들(SSL2a, SSL2b)에 턴-오프 전압이 공급될 때, 제1 행의 셀 스트링들(CS11, CS12)이 비트 라인들(BL1, BL2)에 연결된다. 스트링 선택 라인들(SSL2a, SSL2b)에 턴-온 전압이 공급되고 스트링 선택 라인들(SSL1a, SSL1B)에 턴-오프 전압이 공급될 때, 제2 행의 셀 스트링들(CS21, CS22)이 비트 라인들(BL1, BL2)에 연결되어 구동된다. 워드라인을 구동함으로써 구동되는 행의 셀 스트링의 메모리 셀들 중 동일한 높이의 메모리 셀들이 선택된다. 선택된 메모리 셀들에서 읽기 및 쓰기 동작이 수행될 수 있다. 선택된 메모리 셀들은 물리 페이지 단위를 형성할 수 있다.
제1 메모리 블록(BLK1)에서, 소거는 메모리 블록 단위 또는 서브 블록의 단위로 수행될 수 있다. 메모리 블록 단위로 소거가 수행될 때, 제1 메모리 블록(BLK1)의 모든 메모리 셀들(MC)이 하나의 소거 요청에 따라 동시에 소거될 수 있다. 서브 블록의 단위로 수행될 때, 제1 메모리 블록(BLK1)의 메모리 셀들(MC) 중 일부는 하나의 소거 요청에 따라 동시에 소거되고, 나머지 일부는 소거 금지될 수 있다. 소거되는 메모리 셀들에 연결된 워드 라인에 저전압(예를 들어, 접지 전압)이 공급되고, 소거 금지된 메모리 셀들에 연결된 워드 라인은 플로팅될 수 있다.
예시적으로, 도 12에 도시된 제1 메모리 블록(BLK1)은 예시적인 것이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들는 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.
또한, 본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이가 제공된다. 3차원 메모리 어레이는, 실리콘 기판 및 메모리 셀들의 동작에 연관된 회로의 위에 배치되는 활성 영역을 갖는 메모리 셀들의 어레이들의 하나 또는 그 이상의 물리 레벨들에 모놀리식으로(monolithically) 형성될 수 있다. 메모리 셀들의 동작에 연관된 회로는 기판 내에 또는 기판 위에 위치할 수 있다. 모놀리식(monolithical)이란 용어는, 3차원 어레이의 각 레벨의 층들이 3차원 어레이의 하위 레벨의 층들 위에 직접 증착됨을 의미한다.
본 발명의 개념에 따른 실시 예로서, 3차원 메모리 어레이는 수직의 방향성을 가져, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀 위에 위치하는 수직 NAND 스트링들을 포함한다. 적어도 하나의 메모리 셀은 전하 트랩 층을 포함한다. 각각의 수직 NAND 스트링은 메모리 셀들 위에 위치하는 적어도 하나의 선택 트랜지스터를 포함할 수 있다. 적어도 하나의 선택 트랜지스터는 메모리 셀들과 동일한 구조를 갖고, 메모리 셀들과 함께 모놀리식으로 형성될 수 있다.
3차원 메모리 어레이가 복수의 레벨들로 구성되고, 레벨들 사이에 공유된 워드 라인들 또는 비트 라인들을 갖고, 3차원 메모리 어레이에 적합한 구성은 미국등록특허공보 제7,679,133호, 미국등록특허공보 제8,553,466호, 미국등록특허공보 제8,654,587호, 미국등록특허공보 제8,559,235호, 그리고 미국공개특허공보 제2011/0233648호에 개시되어 있으며, 본 발명의 레퍼런스로 포함된다.
도 6은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(1230)로 구성된 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 6을 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.
버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.
버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치(1230)는 상술한 결함 검출부(130, 도 2 참조)를 포함할 수 있다. 따라서, 불휘발성 메모리 장치(1230)는 고속으로 결함 비트 라인을 검출할 수 있고, 이로 인해 그 테스트 동작 시간을 감소시킬 수 있다.
도 7은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(2200)를 포함하는 저장 장치(2000)를 예시적으로 보여주는 블록도이다. 도 7을 참조하면, 본 발명에 따른 저장 장치(2000)는 메모리 컨트롤러(2100)와 불휘발성 메모리 장치(2200)를 포함할 수 있다.
불휘발성 메모리 장치(2200)는 도 2의 불휘발성 메모리 장치(100)와 실질적으로 동일하게 구성될 수 있다. 따라서, 불휘발성 메모리 장치(2200)는 도 2의 결함 검출부(130)를 포함하며, 테스트 모드 동작시 결함 검출부(130)의 동작에 따라 고속으로 결함 비트 라인을 검출할 수 있다.
메모리 컨트롤러(2100)는 불휘발성 메모리 장치(2200)를 제어하도록 구성될 수 있다. SRAM(2110)은 CPU(2120)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2130)는 저장 장치(2000)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 컨트롤러(2100)에 구비된 에러 정정 회로(2140)는 불휘발성 메모리 장치(2200)로부터 읽어 온 읽기 데이터에 포함되어 있는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(2150)는 본 발명의 불휘발성 메모리 장치(2200)와 인터페이싱 할 수 있다. CPU(2120)는 메모리 컨트롤러(2100)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 저장 장치(2000)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
메모리 컨트롤러(2100)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
본 발명에 따른 저장 장치(2000)는, 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 사용자 장치들 중 하나에 적용될 수 있다.
이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 테스트 장치 100: 불휘발성 메모리 장치
110: 메모리 셀 어레이 120: 페이지 버퍼
130: 결함 검출부 131: 비교기
140: 입출력 회로 150: 어드레스 디코더
160: 제어 로직 및 전압 발생 회로 1000: 사용자 장치
2000: 저장 장치

Claims (10)

  1. 메모리 셀 어레이;
    상기 메모리 셀 어레이의 비트 라인들과 연결된 페이지 버퍼;
    상기 페이지 버퍼로부터 상기 비트 라인들을 통한 독출 데이터를 제공받고, 상기 독출 데이터를 각각 복수의 열 단위로 논리합 연산을 수행하여 상기 복수의 열 단위의 결함 데이터로 출력하는 결함 검출부; 그리고
    읽기 인에이블 신호에 응답하여 상기 결함 데이터를 외부로 출력하는 입출력 회로를 포함하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 결함 검출부는 복수의 비교기들을 포함하고, 상기 복수의 비교기들 각각은 상기 페이지 버퍼로부터 제공받은 복수의 독출 데이터들의 논리 상태를 비교하여 어느 하나라도 다른 논리 상태를 가지는 경우 제 1 결함 데이터를 출력하고, 모두 동일한 논리 상태를 가지는 경우 제 2 결함 데이터를 출력하는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 결함 데이터는 그 데이터를 출력한 비교기에 제공된 독출 데이터를 전송한 비트 라인들 중 적어도 하나는 결함 비트 라인임을 나타내는 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 결함 데이터는 그 데이터를 출력한 비교기에 제공된 독출 데이터를 전송한 비트 라인들 모두가 정상 비트 라인임을 나타내는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 열 단위는 상기 불휘발성 메모리 장치의 테스트 동작시 결함 비트 라인이 리페어되는 열 단위인 불휘발성 메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 셀 어레이는 3차원 메모리 셀 어레이를 포함하는 불휘발성 메모리 장치.
  7. 메모리 셀 어레이의 비트 라인들과 연결된 페이지 버퍼로부터 상기 비트 라인들을 통한 독출 데이터를 제공받고, 상기 독출 데이터를 각각 복수의 열 단위로 논리합 연산을 수행하여 상기 복수의 열 단위의 결함 데이터로 출력하는 결함 검출부, 및 읽기 인에이블 신호에 응답하여 상기 결함 데이터를 외부로 출력하는 입출력 회로를 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치로부터 상기 결함 데이터를 전송받아 결함 비트 라인들을 검출하고 검출된 결함 비트 라인들을 리던던시 비트 라인들로 교체하는 리페어 동작을 수행하는 테스트 장치를 포함하는 테스트 시스템.
  8. 제 7 항에 있어서,
    상기 결함 검출부는 복수의 비교기들을 포함하고, 상기 복수의 비교기들 각각은 상기 페이지 버퍼로부터 제공받은 복수의 독출 데이터들의 논리 상태를 비교하여 어느 하나라도 다른 논리 상태를 가지는 경우 제 1 결함 데이터를 출력하고, 모두 동일한 논리 상태를 가지는 경우 제 2 결함 데이터를 출력하는 테스트 시스템.
  9. 제 8 항에 있어서,
    상기 제 1 결함 데이터는 그 데이터를 출력한 비교기에 제공된 독출 데이터를 전송한 비트 라인들 중 적어도 하나는 결함 비트 라인임을 나타내는 테스트 시스템.
  10. 제 9 항에 있어서,
    상기 테스트 장치는 상기 제 1 결함 데이터에 응답하여 상기 비교기에 제공된 독출 데이터를 전송한 비트 라인들 모두를 리던던시 비트 라인들로 대체하는 테스트 시스템.
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