KR20100031148A - 누적 테스트를 위한 반도체 메모리 장치 및 이를 포함하는 시스템 - Google Patents

누적 테스트를 위한 반도체 메모리 장치 및 이를 포함하는 시스템 Download PDF

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KR20100031148A
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Abstract

테스트 시간을 단축하기 위해 DFT(design for test) 기술이 적용된 반도체 메모리 장치가 개시된다. 반도체 메모리 장치는, 메모리 코어 및 페일 검출 회로를 포함한다. 메모리 코어는 복수의 메모리 셀들로 이루어진 메모리 셀 어레이를 포함한다. 페일 검출 회로는 테스트 데이터가 기록된 메모리 셀들로부터 출력된 독출 데이터와 테스트 데이터를 비교하여 각 메모리 셀의 페일 여부를 나타내는 비교 신호를 발생한다. 페일 검출 회로는 비교 신호에 기초하여 복수의 어드레스들에 상응하는 메모리 셀들의 페일 정보를 누적하여 저장하고 누적 페일 정보를 출력한다.

Description

누적 테스트를 위한 반도체 메모리 장치 및 이를 포함하는 시스템{Semiconductor memory device for accumulation test and system including the same}
본 발명은 반도체 메모리 장치의 테스트에 관한 것으로서, 더욱 상세하게는 누적 테스트를 위한 반도체 메모리 장치 및 이를 포함하는 시스템에 관한 것이다.
반도체 메모리의 고집적화에 따라 메모리의 용량은 매우 빠른 속도로 증가하고 있다. 반도체 기술의 발전에 따른 메모리 용량의 증가는 한 칩이 포함하는 메모리 셀의 개수의 증가를 의미한다. 메모리 셀의 개수가 많아질수록 불량 메모리 셀의 개수 또한 증가하게 된다. 반도체 메모리 장치에서는 한 개의 메모리 셀의 불량도 허용되지 않기 때문에 이러한 불량이 발생할 경우를 대비해서 리던던트(redundant) 메모리 셀들을 구비하게 되고, 메모리 셀들의 페일 정보(fail information)를 이용하여 불량이 발생한 메모리 셀들을 리던던트 메모리 셀들로 대체한다.
메모리 장치의 집적도 및 복잡도의 향상과 더불어 메모리 그 테스트 기술이 매우 중요해지고 있다. 특히 대량생산, 대량판매 방식의 메모리 산업에서는 테스트 의 정확도 향상 뿐 아니라 테스트 시간의 단축 및 테스트 비용의 절감이 필요하고, 따라서 테스트 시간 및 테스트 장비의 부담을 줄이는 기술연구가 수행되어야 한다. 메모리 설계 단계에서부터, 테스트 효율화를 위한 DFT (Design For Test) 기술의 적용이 매우 필요한 상황이다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 불량 셀의 리페어에 필요한 페일 정보를 효율적으로 제공할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 페일 정보를 효율적으로 제공할 수 있는 반도체 메모리 장치를 포함하여 불량 셀의 리페어 동작을 효율적으로 수행할 수 있는 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 효율적인 테스트 및 리페어 동작을 위하여 불량 셀의 리페어에 필요한 페일 정보를 효율적으로 제공할 수 있는 반도체 메모리 장치를 포함하는 테스트 시스템을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 반도체 메모리 장치는, 메모리 코어 및 페일 검출 회로를 포함한다. 메모리 코어는 복수의 메모리 셀들로 이루어진 메모리 셀 어레이를 포함한다. 페일 검출 회로는 테스트 데이터가 기록된 상기 메모리 셀들로부터 출력된 독출 데이터와 상기 테스트 데이터를 비교 하여 각 메모리 셀의 페일 여부를 나타내는 비교 신호를 발생하고, 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장하고, 누적 페일 정보를 출력한다.
일 실시예에서, 상기 페일 검출 회로는, 동일한 상위 어드레스 및 서로 다른 복수의 하위 어드레스들에 상응하는 메모리 셀들에 대하여 페일 정보를 누적하여 저장할 수 있고, 상기 누적 페일 정보는 상기 동일한 상위 어드레스에 상응하는 메모리 셀들의 페일 정보를 열 단위로 나타낼 수 있다.
일 실시예에서, 상기 상위 어드레스는 각각의 메모리 블록을 지정하는 어드레스이고, 상기 하위 어드레스는 각각의 워드라인 또는 페이지를 지정하는 어드레스일 수 있다.
일 실시예에서, 상기 페일 검출 회로는, 상기 누적 페일 정보를 저장하는 페일 비트 인디케이터, 및 복수의 어드레스에 대하여 순차적으로 상기 비교 신호를 발생하고, 상기 비교 신호에 기초하여 상기 페일 비트 인디케이터의 값을 누적하여 저장하기 위한 갱신 신호를 발생하는 비교 회로를 포함할 수 있다.
상기 페일 비트 인디케이터는, 각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 레지스터들을 포함할 수 있다.
일 실시예에서, 상기 비교 회로는, 상기 독출 데이터 및 상기 테스트 데이터에 기초하여 상기 비교 신호를 발생하는 비교기, 및 상기 페일 비트 인디케이터에 저장된 값을 나타내는 상태 신호 및 상기 비교 신호에 기초하여 상기 갱신 신호를 발생하는 논리합 게이트를 포함할 수 있다.
이 경우, 상기 페일 비트 인디케이터는, 각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 래치들을 포함할 수 있다.
다른 실시예에서, 상기 비교 회로는, 상기 독출 데이터 및 상기 테스트 데이터에 기초하여 상기 비교 신호를 발생하는 비교기, 및 클록 신호 및 상기 비교 신호에 기초하여 펄스 형태의 상기 갱신 신호를 발생하는 논리곱 게이트를 포함할 수 있다.
이 경우, 상기 페일 비트 인디케이터는, 각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 플립-플롭들을 포함할 수 있다.
일 실시예에서, 상기 메모리 셀 어레이는 플래시 메모리 셀 어레이이고, 상기 메모리 코어는 상기 플래시 메모리 셀 어레이에 포함된 복수의 메모리 블록들에 공통으로 연결된 페이지 버퍼를 더 포함할 수 있다. 상기 페일 검출 회로는, 상기 누적 페일 정보를 저장하기 위하여 상기 플래시 메모리 셀 어레이의 하나의 페이지의 비트수와 동일한 개수의 레지스터들을 포함할 수 있다.
일 실시예에서, 상기 반도체 메모리 장치는, 상기 테스트 데이터를 저장하는 레지스터 유닛을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 시스템은 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 제어하는 호스트를 포함한다. 상 기 반도체 메모리 장치는, 복수의 메모리 셀들로 이루어진 메모리 셀 어레이를 포함하는 메모리 코어, 및 테스트 데이터가 기록된 상기 메모리 셀들로부터 출력된 독출 데이터와 상기 테스트 데이터를 비교하여 각 메모리 셀의 페일 여부를 나타내는 비교 신호를 발생하고, 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장하고, 누적 페일 정보를 상기 호스트로 출력하는 페일 검출 회로를 포함한다.
일 실시예에서, 상기 페일 검출 회로는, 상기 누적 페일 정보를 저장하는 페일 비트 인디케이터, 및 각각의 하위 어드레스에 대하여 상기 비교 신호를 순차적으로 발생하고, 상기 비교 신호에 기초하여 상기 페일 비트 인디케이터의 값을 누적하여 저장하기 위한 갱신 신호를 발생하는 비교 회로를 포함할 수 있다.
상기 페일 비트 인디케이터는, 각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 레지스터들을 포함할 수 있다.
상기 호스트는 상기 누적 페일 정보에 기초하여 상기 메모리 셀 어레이에 포함된 페일이 발생한 메모리 셀들의 리페어 동작을 열 단위로 수행하는 것일 수 있다.
일 실시예에서, 상기 호스트는 상기 반도체 메모리 장치를 테스트하는 테스터 장치이고, 상기 테스터 장치는 상기 누적 페일 정보에 기초하여 레이저 커팅 또는 전기적 퓨징을 수행함으로써 상기 메모리 셀 어레이에 포함된 페일이 발생한 메모리 셀들의 리페어 동작을 수행할 수 있다.
일 실시예에서, 상기 호스트는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 상기 누적 페일 정보에 기초하여 페일이 발생한 메모리 셀의 어드레스를 리던던트 메모리 셀의 어드레스로 매핑(mapping)함으로써 리페어 동작을 수행할 수 있다.
상기 또 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 테스트 시스템은, 복수의 반도체 메모리 장치들, 및 상기 반도체 메모리 장치들을 병렬 테스트하는 테스터를 포함한다.
상기 반도체 메모리 장치의 각각은, 복수의 메모리 셀들로 이루어진 메모리 셀 어레이를 포함하는 메모리 코어, 및 테스트 데이터가 기록된 상기 메모리 셀들로부터 출력된 독출 데이터와 상기 테스트 데이터를 비교하여 각 메모리 셀의 페일 여부를 나타내는 비교 신호를 발생하고, 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장하고, 누적 페일 정보를 상기 테스터 장치로 출력하는 페일 검출 회로를 포함한다.
일 실시예에서, 상기 페일 검출 회로는, 상기 누적 페일 정보를 저장하는 페일 비트 인디케이터, 및 각각의 하위 어드레스에 대하여 상기 비교 신호들을 순차적으로 발생하고, 상기 비교 신호에 기초하여 상기 페일 비트 인디케이터의 값을 누적하여 저장하기 위한 갱신 신호를 발생하는 비교 회로를 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치는 메모리 테스트를 수행함에 있어서 페일 비트 정보를 내부에 누적 저장하여, 테스트 시간 및 테 스트 비용을 감소시킬 수 있다. 또한 상기 반도체 메모리 장치는 테스트 목적 또는 항목에 따라 다양한 패턴의 테스트 데이터를 이용하기에 적합하다.
상기와 같은 본 발명의 실시예들에 따른 반도체 메모리 장치를 포함하는 시스템은 리페어 동작의 수행을 위한 페일 정보를 제공하는 시간을 감소시킴으로서 시스템의 성능을 향상시킬 수 있다. 특히 본 발명의 일 실시예에 따른 테스트 시스템의 경우에는 테스트 시간 및 테스트 비용을 감소시킬 뿐만 아니라 테스터 내의 페일 비트를 저장하기 위한 메모리의 용량을 감소시키고 효율적인 리페어 동작을 수행할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나 의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 시스템을 나타내는 블록도이다.
도 1을 참조하면, 시스템(1000)은 반도체 메모리 장치(20) 및 반도체 메모리 장치(20)를 제어하는 호스트(40)를 포함한다. 반도체 메모리 장치(20)는 복수의 메모리 셀들로 이루어진 메모리 셀 어레이(120)를 포함하는 메모리 코어(100) 및 메모리 셀들의 페일 정보를 검출하기 위한 페일 검출 회로(200)를 포함한다.
메모리 셀 어레이(120)는 복수의 메모리 블록들로 구성될 수 있다. 각각의 메모리 블록은 행(row) 단위로 워드라인에 연결되고 열(column) 단위로 비트라인에 연결매트릭스 형태로 배치된 복수의 메모리 셀들을 포함한다.
페일 검출 회로(200)는 테스트 데이터(DT)가 기록된 메모리 셀들로부터 출력된 독출 데이터(DR)와 메모리 셀들에 기록되는 본래의 테스트 데이터(DT)를 비교하여 각 메모리 셀의 페일(fail) 여부를 나타내는 비교 신호를 발생하고, 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장한 후, 저장된 값에 기초하여 누적 페일 정보(AFI)를 출력한다.
호스트(40)는 반도체 메모리 장치(20)의 제어를 위한 신호(CTRL) 및 테스트 데이터(DT)를 반도체 메모리 장치(20)로 제공할 수 있고, 누적 페일 정보(AFI)를 반도체 메모리 장치(20)로부터 수신한다. 일반적인 메모리 제어 동작에 대해서는 생략하고 본 발명의 실시예들에 따른 테스트 동작과 관련된 사항에 대해서만 설명한다.
통상적으로 반도체 메모리 장치의 웨이퍼 제조 공정 후에, 또는 반도체 패키지로의 조립 공정 후에 공정에서 발생된 결함을 스크리닝(screening)하기 위한 전기적 검사가 수행된다. 상기 전기적 검사에서는 테스터를 사용하여 메모리 장치의 특성과 결함 여부를 검사하고, 이에 기초하여 리페어 테스트(repair test), 인밸리드 블록 마스킹 테스트(invalid block masking test) 등을 수행한다.
메모리 용량이 커질수록 메모리 셀들이 모두 양품이 될 가능성이 작아지고, 불량이 발생한 메모리 셀을 여분의 메모리 셀(redundant memory cell)로 대체하는 것이 리페어 테스트이다. 통상적으로 반도체 메모리 장치를 설계할 때에 비교적 작은 용량의 리던던트 메모리 셀들을 구비하고, 리페어 동작(repair operation)을 수행하여 부분적인 결함을 포함하는 장치의 사용을 가능하게 한다. 예를 들어, 리페어 동작은 레이저 커팅 혹은 전기적 퓨징 등의 방법을 이용하여 수행될 수 있다.
낸드 플래시 메모리(NAND flash memory)와 같이 대용량으로 제조되는 메모리에서는 일부의 메모리 블록에 결함이 있더라도 미리 정해진 허용 범위 이하라면 양품으로 간주될 수 있다. 이 때 결함이 발생한 메모리 블록에 대하여 사용자가 식별할 수 있도록 결함 블록을 표시해 주는 것이 인밸리드 블록 마스킹 테스트이다.
이와 같이, 반도체 메모리 장치의 웨이퍼 제조 공정 후 또는 패키지 공정 후의 테스트 과정에서는 결함이 발생된 메모리 셀의 위치를 나타내는 페일 정보가 요구된다.
일 실시예에서, 시스템(1000)은 상기 설명한 제조 공정 또는 패키지 공정에 의한 반도체 메모리 장치의 특성 및 결함을 검사하기 위한 테스트 시스템일 수 있으며, 이 때 상기 호스트(40)는 상기 설명한 전기적 검사를 수행하는 테스터일 수 있다.
한편, 다른 실시예에서, 상기 시스템(1000)은 테스트 시스템 이외의 임의의 시스템일 수도 있다. 반도체 메모리 장치(20)가 테스트 과정을 통과하여 사용자에게 인도된 이후에도 반복적인 사용을 통하여 메모리 셀의 결함이 발생될 수 있다. 이 경우 논리적인 주소 매핑을 통하여 결함이 발생한 메모리 셀의 물리적 주소를 리던던트 메모리 셀 등의 정상적인 메모리 셀의 물리적 주소로 대체함으로써 전체 반도체 메모리 장치 또는 시스템의 오동작을 방지할 수 있다. 이 경우 호스트(40)는 리페어 기능을 함께 수행하도록 구성된 메모리 컨트롤러(미도시), 또는 반도체 메모리 장치(20)의 제어뿐만 아니라 그 밖의 고유 기능을 함께 수행하는 중앙처리장치(CPU; central processing unit)(미도시)를 포함할 수 있다. 호스트(40)는 주기적 또는 필요에 따라 비정기적으로 반도체 메모리 장치(20)의 테스트 동작을 수행하고 반도체 메모리 장치(20)로부터 누적 페일 정보(AFI)를 수신하여 리페어 동작을 수행할 수 있다.
반도체 메모리 장치(20)의 리페어는 열(column) 단위 또는 행(row) 단위로 수행될 수 있다. 예를 들어, 하나의 열에 해당하는 메모리 셀들 중에서 하나라도 불량이 발생한 경우에는 그 열에 해당하는 메모리 셀들 전부를 리던던트 메모리 셀들의 열로 대체할 수 있다.
예를 들어, 플래시 메모리 장치에서는 독출 동작이 페이지 단위로 수행된다. 종래에는 메모리 블록에 속하는 모든 페이지의 메모리 셀들에 저장된 데이터가 외부로 출력되고 외부에서 리페어에 관련된 정보를 파악하였다. 따라서 플래시 메모리 장치의 메모리 셀 어레이가 k개의 메모리 블록으로 구성되고, 한 개의 메모리 블록이 p개의 페이지를 포함한다면, 외부의 테스트 장비는 총 k*p 번의 횟수만큼 메모리 셀의 정보를 읽어야 한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(20)는 테스트 과정에서 리페어에 필요한 페일 정보를 내부에 누적하여 저장하고, 일정 단위(예를 들어, 블록 단위)의 메모리 셀들에 대한 페일 정보를 누적한 누적 페일 정보(AFI)를 호스트(40), 즉 테스터 등의 외부로 출력한다. 본 발명의 실시예에 따른 시스템(1000)에서는 동일한 구성의 메모리 셀 어레이에 대해서 메모리 블록의 개수에 해당하는 k 번의 횟수만큼 메모리 셀의 정보, 즉 누적 페일 정보(AFI)를 수신하면 된다. 따라서 테스터 등의 호스트(40)와 반도체 메모리 장치(20)간의 페일 정보의 전송 시간이 현저하게 감소될 수 있다. 테스트 시스템의 경우에는 테스트 시간의 단축을 통하여 대량 생산되는 반도체 메모리 장치(20)의 생산성이 향상될 수 있고, 그 밖의 임의의 시스템인 경우에는 리페어 동작의 시간 단축을 통하여 시스템의 전체적인 성능이 향상될 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법을 나타내는 흐름도이다.
도 2를 참조하면, 페일 비트 인디케이터(220)를 일정한 값으로 리셋하여 초기화한다(단계 S10). 메모리 셀에 테스트 데이터를 기록(단계 S20)하고 메모리 셀에 기록된 데이터를 독출한다(단계 S30). 독출된 데이터와 메모리 셀에 기록되는 본래의 테스트 데이터를 비교한다(S30). 비교 결과에 기초하여 페일 정보를 페일 비트 인디케이터(220)에 누적하여 저장한다. 하위 어드레스 범위가 완료되지 않은 경우(단계 S60:아니오), 하위 어드레스를 변경하고(단계 S70), 변경된 하위 어드레스에 대하여 상기 페일 정보를 누적하기 위한 일련의 단계들(단계 S20, S30, S40 및 S50)을 반복한다. 하위 어드레스 범위가 완료된 경우(단계 S60:예), 누적 페일 정보를 출력한다(단계 S80). 상위 어드레스 범위가 완료되지 않은 경우(단계 S90: 아니오), 상위 어드레스를 변경하고(단계 S100), 변경된 상위 어드레스에 대하여 상기 페일 비트 인디케이터(220)를 리셋하여 초기화(단계 S10)한 후 상기 변경된 상위 어드레스에 대하여 누적 페일 정보를 출력하기 위한 일련의 단계들(단계 S20, S30, S40, S50, S60, 및 S70)을 반복한다. 상위 어드레스 범위가 완료되면(단계 S90: 예), 반도체 메모리 장치의 테스트가 종료된다.
일 실시예에서, 상기 상위 어드레스는 메모리 블록을 지정하는 행 어드레스이고, 상기 하위 어드레스는 메모리 블록 내의 워드라인 또는 페이지를 지정하는 주소일 수 있다.
도 3은 도1 의 시스템에 포함된 반도체 메모리 장치의 테스트 동작을 설명하 기 위한 도면이다.
도 3에는, 임의의 상위 어드레스(ADD_Ui)에 해당하는 메모리 블록의 결함 상태를 나타내는 일례 및 이 경우 각 단계별 페일 비트 인디케이터(220)의 상태가 도시되어 있다.
페일 비트 인디케이터(220)의 초기 상태(T0)는 페일 비트 인디케이터(220)가 리셋된 후의 상태를 나타내며, 제1 상태(T1)는 제1 하위 어드레스(ADD_L1)에 대하여 테스트 동작이 수행된 후의 상태를 나타내고, 제2 상태(T2)는 제2 하위 어드레스(ADD_L2)에 대하여 테스트 동작이 수행된 후의 상태를 나타낸다. 이와 같이, 도 3에는 네 개의 하위 어드레스들(ADD_L1 내지 ADD_L4)에 대하여 순차적으로 테스트 동작이 수행되는 경우에 대하여 페일 정보가 누적되는 과정이 제1 내지 제4 상태들(T1 내지 T4)로서 표시되어 있다.
초기 상태(T0)를 참조하면, 먼저 리셋 동작에 의해 페일 비트 인디케이터(220)의 모든 비트들(R1 내지 Rn)이 0의 값으로 초기화된다. 제1 하위 어드레스(ADD_L1)에 대하여 테스트 동작이 수행된 후의 제1 상태(T1)를 참조하면, 제1 하위 어드레스(ADD_L1)의 제3 열(C3)의 메모리 셀이 결함을 가지므로 페일 비트 인디케이터(220)의 제3 비트(R3)는 초기화된 0의 값에서 1의 값으로 전환된다. 제2 하위 어드레스(ADD_L2)에 대하여 테스트 동작이 수행된 후의 제2 상태(T2)를 참조하면, 제2 하위 어드레스(ADD_L2)의 제3 열(C3) 및 제n-1 열(Cn-1)의 메모리 셀들이 결함을 가지므로 페일 비트 인디케이터(220)의 제3 비트(R3)는 이전 상태의 1의 값을 유지하고 제n-1 비트(Rn-1)는 1의 값으로 전환된다. 제3 하위 어드레스(ADD_L3) 에 대하여 테스트 동작이 수행된 후의 제3 상태(T3)를 참조하면, 제3 하위 어드레스(ADD_L3)의 제1 열(C1) 및 제n-1 열(Cn-1)의 메모리 셀들이 결함을 가지므로 페일 비트 인디케이터(220)의 제1 비트(R1)는 1의 값으로 전환되고 제n-1 비트(Rn-1)는 1의 값을 유지한다. 제4 하위 어드레스(ADD_L4)에 대하여 테스트 동작이 수행된 후의 제4 상태(T4)를 참조하면, 제4 하위 어드레스(ADD_L4)의 제n-1 열(Cn-1)의 메모리 셀이 결함을 가지므로 페일 비트 인디케이터(220)의 제n-1 비트(Rn-1)는 1의 값을 유지하고, 이 경우 제3 상태(T3)와 제3 상태(T4)는 동일하다.
이와 같이, 열 단위로 페일 정보가 누적하여 저장되고, 각 열에 속하는 메모리 셀 들 중에서 하나라도 결함이 있는 경우에는, 그 열에 해당하는 페일 비트 인디케이터(220)의 비트는 최종적으로 1의 값이 되고, 정상적인 메모리 셀들만이 포함된 열에 해당하는 페일 비트 인디케이터(220)의 비트는 최종적으로 0의 값이 된다. 임의의 상위 어드레스(ADD_Ui)에 해당하는 메모리 블록에 속하는 모든 하위 어드레스에 대한 테스트 동작이 수행된 후, 페일 비트 인디케이터(220)의 각 비트 값들은 누적 페일 정보(AFI)로서 출력된다. 그 후 상위 어드레스(ADD_Ui)를 변경하여 다른 메모리 블록에 대하여 상기와 같은 누적 테스트를 반복한다. 이러한 방식으로 전체 메모리 블록 또는 테스트가 요구되는 일정 범위의 메모리 블록에 대하여 테스트가 완료될 때까지 상기와 같은 누적 테스트를 반복한다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 4를 참조하면, 반도체 메모리 장치(20)는 메모리 셀 어레이(120) 및 페일 검출 회로(200)를 포함한다. 메모리 셀 어레이(120)는 임의의 타입의 메모리일 수 있으며, 동적 램(DRAM; dynamic random access memory), 정적 램(static random access memory), 그리고 플래시 메모리와 같은 불휘발성 메모리 등일 수 있다. 일 실시예에서, 메모리 셀 어레이(120)는 플래시 메모리 셀 어레이일 수 있고, 이 경우 메모리 셀 어레이(120)를 포함하는 메모리 코어는 플래시 메모리 셀 어레이에 포함된 복수의 메모리 블록들(122)에 공통으로 연결된 페이지 버퍼(140)를 더 포함할 수 있다. 페이지 버퍼(140)는 한번의 독출 동작 또는 프로그램 동작의 단위가 되는 페이지의 비트 수에 상응하는 개수의 레지스터들을 포함할 수 있다. 페이지 버퍼(140)는 메모리 셀 어레이(120)로부터 독출된 데이터를 래치하고 이를 외부로 출력하여 독출 동작을 수행하고, 외부로부터 기입 데이터를 수신하여 이를 메모리 셀 어레이(120)의 각 비트라인에 인가함으로서 프로그램 동작을 수행한다.
일 실시예에서, 반도체 메모리 장치(20)는 테스트 데이터(DT)를 저장하는 레지스터 유닛(160)을 더 포함할 수 있다. 레지스터 유닛(160)은 입력 테스트 데이터(DTI)를 수신하여 저장하고, 호스트(40) 등으로부터 제공되는 타이밍 제어 신호에 응답하여 테스트 데이터(DT)를 메모리 코어로 출력한다. 입력 테스트 데이터(DTI)는 테스트 방식에 따라서 다양한 패턴으로 구현될 수 있으며, 외부의 테스터 등으로부터 제공된 데이터(DT1)에 기초하여 발생될 수도 있고, 반도체 메모리 장치(20) 내의 테스트 패턴 발생기(미도시)에 의해 제공될 수도 있다. 레지스터 유닛(160)의 비트수는 페이지 버퍼 전체의 비트수와 같은 필요는 없고, 동일 데이터 패턴의 반복 적용을 통해서, 페이지 버퍼보다 작은 레지스터 유닛으로 전체 페이지 버퍼에 테스트 데이터(DT)를 입력할 수 있다.
종래의 플래시 메모리 장치 중에는 메모리 블록의 모든 메모리 셀에 동일한 데이터를 프로그램한 후 페이지 버퍼에 페일 정보를 저장하는 것이 있다. 이와는 다르게, 본 발명의 일 실시예에 따른 반도체 메모리 장치(20)는 상기와 같이 페이지 버퍼 내에 페일 정보를 저장하는 것이 아니라, 페일 정보를 누적하여 저장하기 위한 페일 비트 인디케이터(220)를 포함하여 다양한 패턴의 테스트 데이터를 이용하여 페일 정보를 검출할 수 있다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(120)는 복수의 메모리 블록들(BLOCK1 내지 BLOCKk, 122)로 구성될 수 있다. 각각의 메모리 블록은 행(row) 단위로 워드라인에 연결되고 열(column) 단위로 비트라인에 연결되어 매트릭스 형태로 배치된 복수의 메모리 셀들을 포함할 수 있다.
페일 검출 회로(200)는 프로그램 동작에 의해 테스트 데이터(DT)가 기록된 메모리 셀들로부터 다시 이를 독출한 데이터(DR)와 상기 본래의 테스트 데이터(DT)를 비교하여 각 메모리 셀의 페일(fail) 여부를 나타내는 비교 신호를 발생한다. 페일 검출 회로(200)는 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장하고, 누적 페일 정보(AFI)를 출력한다.
일 실시예에서, 누적 페일 정보(AFI)는 메모리 블록 단위로 출력될 수 있다. 도 3과 관련하여 예시한 바와 같이, 하나의 메모리 블록에 속하는 메모리 셀들에 대한 결함 여부의 테스트가 완료되면 누적 페일 정보(AFI)가 출력될 수 있다. 그러 나 누적 페일 정보(AFI)는 반드시 메모리 블록 단위로 출력되어야 하는 것은 아니며, 리페어 동작이 수행되는 단위에 따라 누적 페일 정보(AFI)가 출력되는 단위가 결정될 수 있다. 페일 검출 회로(200)는, 동일한 상위 어드레스 및 서로 다른 복수의 하위 어드레스들에 상응하는 메모리 셀들에 대하여 페일 정보를 누적하여 저장하고, 상기 동일한 상위 어드레스에 상응하는 메모리 셀들에 대한 페일 여부의 테스트가 완료되면 누적 페일 정보(AFI)가 출력될 수 있다. 도 3에 도시된 예에서는, 상위 어드레스(ADD_Ui)는 각각의 메모리 블록을 지정하는 어드레스이고, 하위 어드레스(ADD_L1 내지 ADD_L4)는 각각의 워드라인 또는 페이지를 지정하는 어드레스에 해당한다.
페일 검출 회로(200)는 누적 페일 정보(AFI)를 저장하는 페일 비트 인디케이터(220) 및 비교 회로(240)를 포함한다.
비교 회로(240)는 복수의 어드레스에 대하여 순차적으로 독출 데이터(DR)와 테스트 데이터(DT)를 비교하고, 각각의 어드레스에 대하여 비교 신호를 발생하고, 상기 비교 신호에 기초하여 페일 비트 인디케이터(220)의 값을 누적하여 저장하기 위한 갱신 신호(RU)를 발생한다. 일 실시예에서 비교 회로(240)는 페일 정보의 누적 과정 중에 페일 비트 인디케이터(220)의 현재 저장된 값을 나타내는 상태 신호(RS)를 수신하여 갱신 신호(RU)를 발생할 수 있다. 이에 대해서는 도 5 및 도 6을 참조하여 후술한다.
도 3과 관련하여 설명한 바와 같이, 페일 비트 인디케이터(220)는, 각각의 독출 동작에서 메모리 코어(100)로부터 출력되는 독출 데이터(DR)의 비트수와 동일 한 개수의 레지스터들(R1 내지 Rn)을 포함할 수 있다. 일 실시예에서, 메모리 셀 어레이(120)가 플래시 메모리 셀들로 구성된 경우에, 페일 검출 회로(200)는, 누적 페일 정보(AFI)를 저장하기 위하여 플래시 메모리 셀 어레이의 하나의 페이지의 비트수와 동일한 개수의 레지스터들로 구현된 페일 비트 인디케이터(220)를 포함할 수 있다. 여기서 하나의 레지스터라 함은 1비트를 저장할 수 있는 래치, 플립-플롭 등과 같은 임의의 저장 수단을 말한다.
도 5는 도 4의 반도체 메모리 장치에 포함된 비교 회로의 일 실시예를 나타내는 회로도이고, 도 6은 도 5의 비교 회로에 의한 페일 정보의 누적 동작을 나타내는 도면이다.
도 5를 참조하면, 비교 회로(240a)는 비교기(242) 및 논리합 게이트(244)를 포함하여 구현될 수 있다.
비교기(242)는 독출 데이터(DR) 및 테스트 데이터(DT)에 기초하여 비교 신호(CMP)를 발생한다. 예를 들어, 비교 신호(CMP)는 독출 데이터(DR)와 테스트 데이터(DT)가 동일한 경우에는 논리 로우 레벨로 비활성화되고, 메모리 셀의 결함에 의해 독출 데이터(DR)와 테스트 데이터(DT)가 동일하지 않은 경우에만 논리 하이 레벨로 활성화될 수 있다. 예를 들어, 플래시 메모리 장치의 경우에 하나의 워드라인에 공통 연결된 복수의 메모리 셀들로 구성된 하나의 페이지에 대하여 동시에 복수의 비트들에 해당하는 데이터가 독출되고 페이지 버퍼를 통하여 복수의 비트들이 순차적으로 출력된다. 이 경우 비교 신호(CMP)의 논리 레벨은 독출 데이터(DR)와 테스트 데이터(DT)의 각 비트마다 순차적으로 결정될 수 있다.
논리합 게이트(244)는 페일 비트 인디케이터(220)에 저장된 값을 나타내는 상태 신호(RS) 및 비교 신호(CMP)에 기초하여 갱신 신호(RU)를 발생한다. 논리합 게이트(244)는 상태 신호(RS) 및 비교 신호(CMP) 신호 중 적어도 하나가 논리 하이 레벨이면 갱신 신호(RU)를 논리 하이 레벨로 활성화시킨다.
이하 도 5 및 도 6을 참조하여 페일 정보의 누적 방법에 대하여 설명한다.
예를 들어, 플래시 메모리 장치에서 n 비트들(C1 내지 Cn)로 구성된 하나의 페이지에 대한 페일 여부의 테스트 동작이 수행되는 경우에 대하여, 페일 비트 인디케이터(220)에 저장된 누적 페일 정보(AFI)가 제1 상태(Ti)에서 제2 상태(Ti+1)로 누적하여 저장되는 것을 설명한다. 메모리 셀 어레이에 프로그램된 테스트 데이터(DT)는, 도 6에 도시된 바와 같이 다양한 패턴(A, B, A, B,...)으로 구현될 수 있다. 상태 신호(RS)는 페일 비트 인디케이터(220)의 제1 상태(Ti)에서 제1 비트(R1)만이 1의 값임을 나타내고, 이는 이전의 테스트 동작에 의해 제1 열에 해당하는 메모리 셀들 중 적어도 하나에 결함이 있는 것을 나타낸다. 새로이 테스트되는 하나의 페이지에 대하여 독출 데이터(DR)와 테스트 데이터(DT)의 제4 비트(C4)가 상이하며 이는 현재 테스트되는 페이지의 제4 열에 해당하는 메모리 셀에 결함이 있음을 나타낸다. 논리합 게이트(244)는 비교 신호(CMP)와 상태 신호(RS)를 논리합 연산(OR operation)하여 제1 비트 및 제4 비트가 논리 하이 레벨을 갖는 갱신 신호(RU)를 출력한다. 갱신 신호(RU)에 의하여 페일 비트 인디케이터(220)의 페일 누적 정보(AFI)는 제1 상태(Ti)에서 제2 상태(Ti+1)로 갱신된다. 즉 페일 비트 인디케이터(220)의 제1 비트(R1) 및 제4 비트(R4)만이 1의 값이 되어 제1 열 및 제4 열에 결함 셀이 포함되어 있음을 나타낸다.
이와 같은 페일 정보의 누적을 위하여, 페일 비트 인디케이터(220)는, 각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 래치들을 포함하여 구현될 수 있다. 모든 래치들의 입력 노드에 갱신 신호(RU)의 해당 비트가 각각 입력되면 이에 따라 래치에 각각 저장된 값이 갱신될 수 있다.
도 7은 도 4의 반도체 메모리 장치에 포함된 비교 회로의 다른 실시예를 나타내는 회로도이고, 도 8은 도 7의 비교 회로에 의한 페일 정보의 누적 동작을 나타내는 도면이다.
도 7을 참조하면, 비교 회로(240b)는 비교기(242) 및 논리곱 게이트(246)를 포함하여 구현될 수 있다.
비교기(242)는 독출 데이터(DR) 및 테스트 데이터(DT)에 기초하여 비교 신호(CMP)를 발생한다. 상기 설명한 바와 같이, 비교 신호(CMP)는 독출 데이터(DR)와 테스트 데이터(DT)가 동일한 경우에는 논리 로우 레벨로 비활성화되고, 메모리 셀의 결함에 의해 독출 데이터(DR)와 테스트 데이터(DT)가 동일하지 않은 경우에만 논리 하이 레벨로 활성화될 수 있다. 예를 들어, 플래시 메모리 장치의 경우에 하나의 워드라인에 연결된 복수의 메모리 셀들로 구성된 하나의 페이지에 대하여 동시에 복수의 비트들에 해당하는 데이터가 독출되고 페이지 버퍼를 통하여 복수의 비트들이 순차적으로 출력된다. 이 경우 비교 신호(CMP)의 논리 레벨은 독출 데이터(DR)와 테스트 데이터(DT)의 각 비트마다 순차적으로 결정될 수 있다.
논리곱 게이트(246)는 클록 신호(CLK) 및 비교 신호(CMP)에 기초하여 펄스 형태의 갱신 신호(RU)를 발생한다. 도 7의 구성에 의하면, 비교 신호(CMP)가 활성화 된 경우 갱신 신호는 클록의 1/2 주기에 해당하는 펄스폭을 갖는 갱신 신호(RU)를 발생한다. 도 7에는 논리곱 게이트(246)를 이용하여 펄스 형태의 갱신 신호(RU)를 발생하는 예를 도시하였으나, 논리곱 게이트(246)는 비교 신호(CMP)에 기초하여 일정한 펄스폭을 갖는 펄스 신호를 발생시키는 일반적인 펄스 발생기로 대체될 수 있다.
이하 도 7 및 도 8을 참조하여 페일 정보의 누적 방법에 대하여 설명한다.
예를 들어, 플래시 메모리 장치에서 n 비트들(C1 내지 Cn)로 구성된 하나의 페이지에 대한 페일 여부의 테스트 동작이 수행되는 경우에 대하여, 페일 비트 인디케이터(220)에 저장된 누적 페일 정보(AFI)가 제1 상태(Ti)에서 제2 상태(Ti+1)로 누적하여 저장되는 것을 설명한다. 메모리 셀 어레이에 프로그램된 테스트 데이터(DT)는, 도 8에 도시된 바와 같이 다양한 패턴(A, B, A, B,...)으로 구현될 수 있다.
도 5의 실시예에서는 페일 비트 인디케이터(220)에 저장된 값을 나타내는 상태 신호(RU) 및 비교 신호(CMP)를 이용하여 갱신 신호(RU)를 발생하였으나, 도 7의 실시예에서는 비교 신호(CMP)만을 이용하여 갱신 신호(RU)를 발생한다. 제1 상태(Ti) 및 제2 상태(Ti+1)에서 제1 내지 제3 비트(R1, R2, R3)에 표시된 0/1은 각 비트에 저장된 값이 그대로 유지되는 것을 나타낸다. 즉 갱신 신호(RU)가 활성화되지 않은 경우에는 0의 값이 저장된 비트는 0의 값을 그대로 유지하고 1의 값이 저 장된 비트는 1의 값을 그대로 유지한다. 한편 도 8에 도시된 바와 같이 갱신 신호(RU)가 활성화된 경우에는 0의 값이 저장된 페일 비트 인디케이터(220)의 제 4비트(R4)는 1의 값으로 갱신된다. 이 경우 만약 제4 비트(R4)에 저장된 값이 1인 경우에는 갱신 신호(RU)가 활성화되어도 제4 비트(R4)는 1의 값을 유지한다.
이와 같은 페일 정보의 누적을 위하여, 페일 비트 인디케이터(220)는, 각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 플립-플롭들을 포함하여 구현될 수 있다. 예를 들어 상기 각 플립-플롭은 두 개의 노어 게이트(NOR gate)를 교차 접촉시킨 셋/리셋 플립-플롭으로 구현될 수 있다. 이 경우 페일 비트 인디케이터(220)의 각 비트를 이루는 셋/리셋 플립-플롭은 갱신 신호(RU)의 각 펄스의 상승 에지에 응답하여 저장된 값을 1의 값으로 세팅한다. 셋/리셋 플립-플롭은 저장된 값이 1인 경우에는 갱신 신호(RU)의 펄스가 인가되어도 1의 값을 계속 유지한다.
도 9는 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 9를 참조하면, 테스트 시스템(2000)은 피검사 장치(DUT; device under test)에 해당하는 복수의 반도체 메모리 장치들(20a) 및 반도체 메모리 장치들(20a)을 병렬 테스트하는 테스터(40a)를 포함한다. 반도체 메모리 장치(20a)의 각각은, 본 발명의 일 실시예로서 도 1 내지 도 8을 참조하여 설명한 바와 같이, 메모리 셀 어레이를 포함하는 메모리 코어 및 페일 검출 회로를 포함한다. 페일 검출 회로는 테스트 데이터가 기록된 상기 메모리 셀들로부터 출력된 독출 데이터와 상기 테스트 데이터를 비교하여 각 메모리 셀의 페일 여부를 나타내는 비교 신호를 발생하고, 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장하고, 누적 페일 정보를 상기 테스터 장치로 출력한다. 상기 페일 검출 회로는, 상기 누적 페일 정보를 저장하는 페일 비트 인디케이터, 및 각각의 하위 어드레스에 대하여 상기 비교 신호들을 순차적으로 발생하고, 상기 비교 신호에 기초하여 상기 페일 비트 인디케이터의 값을 누적하여 저장하기 위한 갱신 신호를 발생하는 비교 회로를 포함할 수 있다.
도 9에 도시된 바와 같이, 테스터(40a)는 복수의 반도체 메모리 장치(20a)를 병렬 테스트함으로써 생산성을 향상시킬 수 있다. 테스터(40a)는 불량 메모리 셀을 리던던트 메모리 셀로 대체하기 위한 리페어 검사를 수행하기 위해 요구되는 페일 정보를 저장하기 위한 메모리를 포함한다. 동시에 병렬 테스트되는 반도체 메모리 장치의 개수가 증가할수록 테스터 내에 구비되어야 하는 페일 정보 저장용 메모리의 용량도 증가한다.
도 10은 종래의 테스터 장치 및 도 9의 테스터 장치에 포함된 페일 정보 저장용 메모리를 나타내는 도면이다.
도 10을 참조하면, 제1 메모리(410)는 종래의 테스터에 포함된 페일 정보 저장용 메모리를 나타내고, 제2 메모리(420)는 본 발명의 일 실시예에 따른 반도체 메모리 장치(20a)를 병렬 테스트하기 위한 테스터(40a)에 포함된 페일 정보 저장용 메모리를 나타낸다.
종래의 테스터는 피검사 장치인 반도체 메모리 장치로부터 모든 메모리 셀에 대한 페일 정보를 수신하여 저장하여야 한다. 따라서 반도체 메모리 장치의 메모리 블록이 m개의 행과 n개의 열로 구성된 경우 종래의 테스터에 포함된 제1 메모리(410)는 하나의 피검사 장치에 대한 페일 정보를 저장하기 위하여 m*n 비트의 메모리 용량을 구비하여야 한다. 이와는 다르게 본 발명의 일 실시예에 따른 반도체 메모리 장치(20a)는 페일 검출 회로를 구비하여 누적 페일 정보를 제공하기 때문에, 반도체 메모리 장치의 메모리 블록이 m개의 행과 n개의 열로 구성되고 열 단위로 리페어가 수행되는 경우, 테스트(40a)에 포함된 제2 메모리(420)는 하나의 피검사 장치에 대한 페일 정보를 저장하기 위하여 n 비트의 메모리 용량을 구비하면 된다. 이와 같은 테스터(40a)의 페일 저장용 메모리는 동시에 테스트되는 피검사 장치의 개수가 증가할수록 종래보다 현저하게 감소될 수 있다.
도 9 및 도 10을 참조하여 테스트 시스템에 대하여 설명하였으나, 전술한 바와 같이, 도 1에 도시된 본 발명의 일 실시예에 따른 시스템은 테스트 시스템 이외의 임의의 시스템일 수 있다.
예를 들어 반도체 메모리 장치(20)는 플래시 메모리 장치이고 호스트(40)는 메모리 컨트롤러일 수 있으며, 도 1의 시스템(1000)은 플래시 메모리 장치 및 메모리 컨트롤러를 포함하는 메모리 카드일 수 있다. 상기 메모리 카드는 universal serial bus (USB), multimedia Card(MMC), Peripheral Component Interconnect-Express (PCI-E), Serial Advanced Technology Attachment (SATA), Parallel Advanced Technology Attachment (PATA), small computer system interface (SCSI), enhanced small device interface (ESDI), integrated drive electronics (IDE) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부와 통 신하도록 구성될 수 있다. 또한, 도 1의 시스템(1000)은 Solid State Drive/Disk (SSD)일 수 있다.
예를 들어, 도 1의 시스템(1000)은 플래시 메모리 장치와 메모리 컨트롤러를 포함하는 모바일 장치일 수 있다. 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3 플레이어와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지로서 뿐만 아니라 코드 스토리지로서 보다 널리 사용될 수 있다.
또한, 도 1의 시스템(1000)은 플래시 메모리 장치와 메모리 컨트롤러를 포함하는 컴퓨팅 시스템일 수 있다. 이 경우 시스템(1000)은 버스에 전기적으로 연결된 마이크로프로세서, 사용자 인터페이스, 베이스밴드 칩셋(baseband chipset)과 같은 모뎀을 더 포함할 수 있다. 플래시 메모리 장치에는 마이크로프로세서에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러를 통해 저장될 수 있다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 상기 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있다.
한편, 본 발명의 일 실시예에 따른 시스템(1000)은 다양한 형태의 패키지에 실장될 수 있다. 상기 패키지에는 플래시 메모리 장치 및 메모리 컨트롤러뿐만 아니라 상기 시스템에 따른 기능 블록 및/또는 주변 장치들이 함께 실장될 수 있다. 예를 들면, 상기 장치는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 특정한 타입의 메모리 장치에 한정되는 것이 아니라 DRAM, SRAM, 플래시 메모리 장치와 같은 불휘발성 메모리 등의 모든 타입의 메모리 장치 및 이를 포함하는 시스템에 이용될 수 있으며, 행 단위 또는 열 단위로 리페어가 수행되는 메모리 장치 및 시스템에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 시스템을 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 테스트 방법을 나타내는 흐름도이다.
도 3은 도1 의 시스템에 포함된 반도체 메모리 장치의 테스트 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 5는 도 4의 반도체 메모리 장치에 포함된 비교 회로의 일 실시예를 나타내는 회로도이다.
도 6은 도 5의 비교 회로에 의한 페일 정보의 누적동작을 나타내는 도면이다.
도 7은 도 4의 반도체 메모리 장치에 포함된 비교 회로의 다른 실시예를 나타내는 회로도이다.
도 8은 도 7의 비교 회로에 의한 페일 정보의 누적 동작을 나타내는 도면이다.
도 9는 본 발명의 일 실시예에 따른 테스트 시스템을 나타내는 블록도이다.
도 10은 종래의 테스터 장치 및 도 9의 테스터 장치에 포함된 페일 정보 저장용 메모리를 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 메모리 장치 200: 페일 검출 회로
220: 페일 비트 인디케이터 240: 비교 회로
DT: 테스트 데이터 DR: 독출 데이터
AFI: 누적 페일 정보 CMP:비교 신호
RU: 갱신 신호 RS: 상태 신호

Claims (20)

  1. 복수의 메모리 셀들로 이루어진 메모리 셀 어레이를 포함하는 메모리 코어; 및
    테스트 데이터가 기록된 상기 메모리 셀들로부터 출력된 독출 데이터와 상기 테스트 데이터를 비교하여 각 메모리 셀의 페일 여부를 나타내는 비교 신호를 발생하고, 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장하고, 누적 페일 정보를 출력하는 페일 검출 회로를 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 페일 검출 회로는,
    동일한 상위 어드레스 및 서로 다른 복수의 하위 어드레스들에 상응하는 메모리 셀들에 대하여 페일 정보를 누적하여 저장하고, 상기 누적 페일 정보는 상기 동일한 상위 어드레스에 상응하는 메모리 셀들의 페일 정보를 열 단위로 나타내는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 상위 어드레스는 각각의 메모리 블록을 지정하는 어드레스이고, 상기 하위 어드레스는 각각의 워드라인 또는 페이지를 지정하는 어드레스인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 페일 검출 회로는,
    상기 누적 페일 정보를 저장하는 페일 비트 인디케이터; 및
    복수의 어드레스에 대하여 순차적으로 상기 비교 신호를 발생하고, 상기 비교 신호에 기초하여 상기 페일 비트 인디케이터의 값을 누적하여 저장하기 위한 갱신 신호를 발생하는 비교 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 페일 비트 인디케이터는,
    각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 레지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 비교 회로는,
    상기 독출 데이터 및 상기 테스트 데이터에 기초하여 상기 비교 신호를 발생하는 비교기; 및
    상기 페일 비트 인디케이터에 저장된 값을 나타내는 상태 신호 및 상기 비교 신호에 기초하여 상기 갱신 신호를 발생하는 논리합 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6 항에 있어서, 상기 페일 비트 인디케이터는,
    각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 래치들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4 항에 있어서, 상기 비교 회로는,
    상기 독출 데이터 및 상기 테스트 데이터에 기초하여 상기 비교 신호를 발생하는 비교기; 및
    클록 신호 및 상기 비교 신호에 기초하여 펄스 형태의 상기 갱신 신호를 발생하는 논리곱 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 페일 비트 인디케이터는,
    각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 플립-플롭들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1 항에 있어서,
    상기 메모리 셀 어레이는 플래시 메모리 셀 어레이이고,
    상기 메모리 코어는 상기 플래시 메모리 셀 어레이에 포함된 복수의 메모리 블록들에 공통으로 연결된 페이지 버퍼를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 페일 검출 회로는,
    상기 누적 페일 정보를 저장하기 위하여 상기 플래시 메모리 셀 어레이의 하나의 페이지의 비트수와 동일한 개수의 레지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제1 항에 있어서,
    상기 테스트 데이터를 저장하는 레지스터 유닛을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 반도체 메모리 장치; 및
    상기 반도체 메모리 장치를 제어하는 호스트를 포함하고,
    상기 반도체 메모리 장치는,
    복수의 메모리 셀들로 이루어진 메모리 셀 어레이를 포함하는 메모리 코어; 및
    테스트 데이터가 기록된 상기 메모리 셀들로부터 출력된 독출 데이터와 상기 테스트 데이터를 비교하여 각 메모리 셀의 페일 여부를 나타내는 비교 신호를 발생하고, 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장하고, 누적 페일 정보를 상기 호스트로 출력하는 페 일 검출 회로를 포함하는 시스템.
  14. 제13 항에 있어서, 상기 페일 검출 회로는,
    상기 누적 페일 정보를 저장하는 페일 비트 인디케이터; 및
    각각의 하위 어드레스에 대하여 상기 비교 신호를 순차적으로 발생하고, 상기 비교 신호에 기초하여 상기 페일 비트 인디케이터의 값을 누적하여 저장하기 위한 갱신 신호를 발생하는 비교 회로를 포함하는 것을 특징으로 하는 시스템.
  15. 제14 항에 있어서, 상기 페일 비트 인디케이터는,
    각각의 독출 동작에서 상기 메모리 코어로부터 출력되는 상기 독출 데이터의 비트수와 동일한 개수의 레지스터들을 포함하는 것을 특징으로 하는 시스템.
  16. 제13 항에 있어서,
    상기 호스트는 상기 누적 페일 정보에 기초하여 상기 메모리 셀 어레이에 포함된 페일이 발생한 메모리 셀들의 리페어 동작을 열 단위로 수행하는 것을 특징으로 하는 시스템.
  17. 제13 항에 있어서,
    상기 호스트는 상기 반도체 메모리 장치를 테스트하는 테스터 장치이고,
    상기 테스터 장치는 상기 누적 페일 정보에 기초하여 레이저 커팅 또는 전기 적 퓨징을 수행함으로써 상기 메모리 셀 어레이에 포함된 페일이 발생한 메모리 셀들의 리페어 동작을 수행하는 것을 특징으로 하는 시스템.
  18. 제13 항에 있어서,
    상기 호스트는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는 상기 누적 페일 정보에 기초하여 페일이 발생한 메모리 셀의 어드레스를 리던던트 메모리 셀의 어드레스로 매핑함으로써 리페어 동작을 수행하는 것을 특징으로 하는 시스템.
  19. 복수의 반도체 메모리 장치들; 및
    상기 반도체 메모리 장치들을 병렬 테스트하는 테스터를 포함하고,
    상기 반도체 메모리 장치의 각각은,
    복수의 메모리 셀들로 이루어진 메모리 셀 어레이를 포함하는 메모리 코어; 및
    테스트 데이터가 기록된 상기 메모리 셀들로부터 출력된 독출 데이터와 상기 테스트 데이터를 비교하여 각 메모리 셀의 페일 여부를 나타내는 비교 신호를 발생하고, 상기 비교 신호에 기초하여 복수의 어드레스들에 상응하는 상기 메모리 셀들의 페일 정보를 누적하여 저장하고, 누적 페일 정보를 상기 테스터 장치로 출력하는 페일 검출 회로를 포함하는 테스트 시스템.
  20. 제19 항에 있어서, 상기 페일 검출 회로는,
    상기 누적 페일 정보를 저장하는 페일 비트 인디케이터; 및
    각각의 하위 어드레스에 대하여 상기 비교 신호들을 순차적으로 발생하고, 상기 비교 신호에 기초하여 상기 페일 비트 인디케이터의 값을 누적하여 저장하기 위한 갱신 신호를 발생하는 비교 회로를 포함하는 것을 특징으로 하는 테스트 시스템.
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