JP2000195296A - メモリ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 被試験メモリの大容量化に備えて不良解析メ
モリの読み出しに要する時間を短縮する。 【解決手段】 不良解析メモリの全アドレス領域をＮ個
の記憶容量に分割し、このＮ個の分割数に対応するブロ
ックアドレスを持つ不良ブロックメモリ１３０を設け
る。試験中にフェイルが発生するごとに、フェイルが発
生したアドレスが属する不良ブロックメモリのブロック
にフェイルデータを書き込む。読出時はこの不良ブロッ
クメモリを読み出し、フェイルが記憶されているブロッ
クに対応した不良解析メモリの記憶領域だけを読み出
す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は例えば半導体集積
回路素子で構成されるメモリを試験するメモリ試験装置
に関する。

【０００２】

【従来の技術】図４にＩＣ試験装置全体の概略の構成を
示す。図中ＴＥＳはＩＣ試験装置の全体を示す。ＩＣ試
験装置ＴＥＳは、例えばワークステーション等と呼ばれ
ている程度の規模のコンピュータによって構成される主
制御器１１１と、パターン発生器１１２，タイミング発
生器１１３，波形フォーマッタ１１４，論理比較器１１
５，ドライバ１１６，アナログ比較器１１７，不良解析
メモリ１１８，フェイルデータ変換器１１９，論理振幅
基準電圧源１２１，比較基準電圧源１２２，ディバイス
電源１２３等により構成される。

【０００３】主制御器１１１は利用者が作成した試験プ
ログラムに従って主にパターン発生器１１２とタイミン
グ発生器１１３を制御し、パターン発生器１１２から試
験パターンデータを発生させ、この試験パターンデータ
を波形フォーマッタ１１４で実波形を持つ試験パターン
信号に変換し、この試験パターン信号を論理振幅基準電
圧源１２１に設定した振幅値を持った波形に電圧増幅す
るドライバ１１６を通じて被試験メモリ１２０に印加し
記憶させる。

【０００４】被試験メモリ１２０から読み出した応答信
号はアナログ比較器１１７で比較基準電圧源１２２から
与えられる基準電圧と比較し、所定の論理レベル（Ｈ論
理の電圧、Ｌ論理の電圧）を持っているか否かを判定
し、所定の論理レベルを持っていると判定した信号は論
理比較器１１５でパターン発生器１１２から出力される
期待値と比較し、期待値と不一致が発生した場合は、そ
の読み出したアドレスのメモリセルに不良があるものと
判定し、不良発生ごとに不良解析メモリ１１８に不良ア
ドレスを記憶し、試験終了時点で不良解析メモリ１１８
からフェイルデータを読み出し、このフェイルデータを
フェイルデータ変換器１１９において圧縮変換して主制
御器１１１に転送する。

【０００５】フェイルデータ変換器１１９で行われるデ
ータの圧縮変換は、例えば図５に示すように行われる。
図５Ａは不良解析メモリ１１８から読み出されるフェイ
ルデータを示す。このフェイルデータは被試験メモリ１
２０の各アドレスごとに良を表す「０」と不良を表す
「１」とが記憶され、「０」と「１」の直列データとし
て読み出される。フェイルデータ変換器１１９は「０」
と「１」の連続数Ｊを計数し、フェイルデータの種類と
連続数Ｊとをペアにして送り出す。なお、連続数ＪはＪ
−１に処理されて送り出される。

【０００６】このように圧縮変換することにより、フェ
イルデータは一般に良を表す「０」が連続する状態が多
いため、主制御器１１１に転送されるデータ量を大幅に
圧縮することができ、転送に要する時間を短くできる利
点が得られる。

【０００７】

【発明が解決しようとする課題】従来は上述したように
不良解析メモリ１１８から読み出したフェイルデータを
フェイルデータ変換器１１９で圧縮変換して主制御器１
１１に転送しているが、今後の傾向として製造されるメ
モリの容量は益々大容量化されていくことは明らかであ
る。

【０００８】このため、図５に示した圧縮変換だけでは
データの転送時間を短縮できない不都合が生じる状況に
ある。つまり、被試験メモリ１２０の記憶容量の肥大化
に伴って不良解析メモリ１１８にも同等の記憶容量を持
たせなくてはならないため、大容量化された不良解析メ
モリ１１８からフェイルデータを読み出すだけでもかな
りの時間を費やすことになる。

【０００９】この発明の目的は大容量化された不良解析
メモリからでも短時間にフェイルデータを読み出すこと
ができる構成を付加したメモリ試験装置を提案するもの
である。

【００１０】

【課題を解決するための手段】この発明ではメモリ試験
装置において、不良解析メモリの記憶領域をＮ個の記憶
領域に分割し、分割した記憶領域の数に対応した数のブ
ロックアドレスを有し、不良発生ごとに不良解析メモリ
に書き込まれる不良発生アドレスが属するブロックアド
レスに不良を表す不良ブロックデータを記憶する不良ブ
ロックメモリを設けた構成としたことを特徴とするもの
である。

【００１１】この不良ブロックメモリを設けたことによ
り、試験終了後に不良ブロックメモリを読み出し、この
不良ブロックメモリから不良ブロックデータが読み出さ
れたブロックに対応した不良解析メモリの記憶領域だけ
を読み出せばよい。従って、不良解析メモリの全ての記
憶領域を読み出す必要がなくなるため、不良解析メモリ
を読み出すことに要する時間を短縮することができる。

【００１２】

【発明の実施の形態】図１にこの発明によるメモリ試験
装置の要部の概要を示す。この発明では不良解析メモリ
１１８に対して不良ブロックメモリ１３０を並設する。
この不良ブロックメモリ１３０は不良解析メモリ１１８
の記憶領域をＮ個の記憶領域に分割し、その分割数に対
応した数のブロックアドレスを具備し、不良解析メモリ
１１８にフェイルデータが書き込まれる際に、このフェ
イルが発生したアドレスが属するブロックに不良ブロッ
クデータを書き込む。

【００１３】つまり、試験中はパターン発生器１１２よ
り出力されるアドレス信号がアドレスフォーマッタ１３
２と１３３を通じて不良解析メモリ１１８と不良ブロッ
クメモリ１３０に入力される。不良解析メモリ１１８は
パターン発生器から与えられるアドレス信号がそのまま
入力されるが、不良ブロックメモリ１３０には例えば上
位ビット側のアドレスのみがブロックアドレスとして与
えられる。

【００１４】論理比較器１１５からフェイルが発生する
と、不良解析メモリ１１８にはその不良発生アドレスに
フェイルを示す「１」が書き込まれる。また不良ブロッ
クメモリ１３０にも「１」論理のフェイル信号が入力さ
れ、その時点でアクセスされているブロックアドレスに
フェイルを示す「１」論理が書き込まれる。同一のブロ
ック内に複数回にわたってフェイルが発生しても、不良
ブロックメモリ１３０の各ブロックアドレスには「１」
論理が重ね書きされる。

【００１５】図２に不良ブロックメモリ１３０と不良解
析メモリ１１８の内部構成を示す。図２Ａは不良ブロッ
クメモリ１３０の内部構成を、図２Ｂは不良解析メモリ
１１８の内部構成を示す。図２に示す例では不良解析メ
モリ１１８の全記憶領域をＡ１，Ａ２…ＡＮのＮ個のア
ドレス領域に分割した場合を示す。各アドレス領域Ａ
１，Ａ２，Ａ３…ＡＮは、例えば３２ｋビット、或いは
６４ｋビットのように所定の記憶容量を有する。

【００１６】不良ブロックメモリ１３０はＮ個のブロッ
クアドレスＢ１，Ｂ２…ＢＮを有し、このブロックアド
レスＢ１，Ｂ２…ＢＮは１ビットの記憶容量を持てばよ
い。不良解析メモリ１１８にフェイルデータが書き込ま
れると、そのフェイルデータが書き込まれたアドレス領
域Ａ１〜ＡＮに属する不良ブロックメモリ１３０のブロ
ックアドレスに「１」が書き込まれる。図２Ｂに示す斜
線を施したアドレス領域、例えばＡ４には少なくとも１
つのアドレスに「１」論理が書き込まれていることを表
している。これと共に、不良ブロックメモリ１３０に
は、このアドレス領域Ａ４に対応するブロックＢ４のア
ドレスに「１」論理が書き込まれる。

【００１７】試験が終了すると、マルチプレクサ１３４
と１３５が入力端子Ｂ側に切り替えられ、これによりア
ドレス発生器１３１で発生するアドレス信号が不良解析
メモリ１１８と不良ブロックメモリ１３０に入力され
る。アドレス発生器１３１はブロックアドレス発生器１
３１Ａと、このブロックアドレス発生器１３１Ａから発
生するブロックアドレスの下位側に付加されて、不良解
析メモリ１１８をアクセスする下位アドレス発生器１３
１Ｂと、アドレスフォーマッタ１３１Ｃとによって構成
される。

【００１８】アドレスフォーマッタ１３１Ｃはブロック
アドレス発生器１３１Ａが出力するブロックアドレスの
下位側に下位アドレス発生器１３１Ｂが出力する下位ア
ドレスを付加することを実行し、そのアドレス信号をマ
ルチプレクサ１３４を通じて不良解析メモリ１１８に入
力する。不良ブロックメモリ１３０はブロックアドレス
発生器１３１Ａが出力するブロックアドレスに従って図
２に示したブロックＢ１，Ｂ２，Ｂ３…を順にアクセス
して各ブロックＢ１，Ｂ２，Ｂ３…に書き込まれたフェ
イルデータを読み出す。

【００１９】不良ブロックメモリ１３０から「１」論理
が読み出されると、この「１」論理信号がブロックアド
レス発生器１３１Ａと下位アドレス発生器１３１Ｂに与
えられる。ブロックアドレス発生器１３１Ａはアドレス
の更新動作を中断し、その不良ブロックアドレスを出力
し続ける。これと共に、下位アドレス発生器１３１Ｂは
下位アドレスの先頭から出力を開始する。この下位アド
レスはアドレスフォーマッタ１３１Ｃでブロックアドレ
ス発生器１３１Ａから出力されている不良ブロックアド
レスの下位側に付加され、マルチプレクサ１３４を通じ
て不良解析メモリ１１８に与えられ、フェイルを含むア
ドレス領域を読み出す。

【００２０】不良解析メモリ１１８から読み出されたフ
ェイルデータは、フェイルデータ変換器１１９で従来と
同様に圧縮変換されて主制御器１１１に転送される。こ
の転送動作は圧縮変換されたデータが一旦バッファメモ
リに取り込まれ、不良解析メモリ１１８に記憶したフェ
イルデータが全て読み出されて圧縮変換が完了した時点
で実行される。

【００２１】図３は図１に示した概要を更に詳しく説明
するためのブロック図を示す。不良解析メモリ１１８と
不良ブロックメモリ１３０の各アドレス入力端子Ａｎに
は、マルチプレクサ１３４と１３５を通じてアドレス信
号が入力される。試験中はパターン発生器１１２に出力
するアドレス信号がアドレスフォーマッタ１３２と１３
３を通じて入力され、各アドレスがアクセスされる。

【００２２】アンドゲートＧ１の一方の入力端子には論
理比較器１１５から「１」か「０」のフェイルデータが
入力され、他方の入力端子には書込指令信号ＷＲが入力
される。従って、論理比較器１１５から不良を表す
「１」論理が出力されると、アンドゲートＧ１は書込指
令信号ＷＲに同期して「１」論理の書込指令を出力し、
この書込指令を不良解析メモリ１１８と不良ブロックメ
モリ１３０の書込指令端子ＷＥに入力する。

【００２３】不良解析メモリ１１８と、不良ブロックメ
モリ１３０の各データ入力端子Ｄｉには「１」論理の固
定信号が入力されているから、書込指令が与えられるご
とに、その時点でアクセスされているアドレスに「１」
論理を書き込む。つまり、不良解析メモリ１１８の不良
発生アドレス及び不良ブロックメモリ１３０のブロック
アドレスに「１」論理のフェイルデータを書き込む。

【００２４】試験が終了すると、マルチプレクサ１３４
と１３５は入力端子Ｂに切り替えられ、不良解析メモリ
１１８と不良ブロックメモリの各アドレス入力端子ＡＮ
にはアドレス発生器１３１で発生するアドレス信号が与
えられる。アドレス発生器１３１は不良ブロックメモリ
１３０に与えるブロックアドレスを発生するブロックア
ドレス発生器１３１Ａと、不良ブロックメモリ１３０か
ら不良ブロックを表す「１」論理が読み出された場合
に、不良解析メモリ１１８の指定されたブロックの内部
を読み出すための下位ビットのアドレス信号を発生させ
る下位アドレス発生器１３１Ｂと、ブロックアドレス発
生器１３１Ａが出力するブロックアドレスに下位アドレ
スを付加して不良解析メモリ１１８に与えるアドレスフ
ォーマッタ１３１Ｃと、下位アドレス発生器１３１Ｂが
出力する下位アドレスが１ブロックの最終アドレスから
＋１したアドレスを出力したことを検出する桁上げ検出
器１３１Ｄとによって構成することができる。

【００２５】ブロックアドレス発生器１３１Ａはクロッ
クＣＬＫを計数してブロックアドレスを発生する。この
ブロックアドレスにより不良ブロックメモリ１３０がア
クセスされて、ブロックアドレスが先頭番地から順に＋
１ずつ歩進され、各ブロックアドレスが読み出される。
不良ブロックメモリ１３０から「１」論理が読み出され
ると、この「１」論理の不良ブロックデータがインバー
タＩＮＶでの極性反転されて、ブロックアドレス発生器
１３１Ａのイネーブル端子ＥＮに与えられる。この結
果、ブロックアドレス発生器１３１Ａはアドレスの更新
動作を停止し、その不良ブロックアドレスを出力した状
態で停止する。

【００２６】これと共に「１」論理の不良ブロック信号
はゲートＧ２を通じて下位アドレス発生器１３１Ｂのイ
ネーブル端子ＥＮに入力され、下位アドレス発生器１３
１Ｂを態動状態に制御する。従って、下位アドレス発生
器１３１Ｂは不良解析メモリ１１８に与える下位アドレ
ス信号の発生を開始する。この下位アドレス信号がアド
レスフォーマッタ１３１Ｃにおいて、ブロックアドレス
発生器１３１Ａから出力されているブロックアドレスの
下位側に付加されてマルチプレクサ１３４を通じて不良
解析メモリ１１８のアドレス入力端子ＡＮに入力され、
フェイルが存在するブロック内を読み出す。

【００２７】ブロックの中を全て読み出すと、桁上げ検
出器１３１Ｄが「１」論理の桁上げ信号を出力し、この
桁上げ信号によりゲートＧ２の出力が「０」論理に反転
し、下位アドレス発生器１３１Ｂの動作は停止する。こ
れと共に、桁上げ信号が下位アドレス発生器１３１Ｂの
ロード入力端子ＬＤに入力されるから、このロード入力
信号によってデータ入力端子Ｄｉに入力されている
「０」論理を読み込み、初期アドレスにリセットされ
る。従って、桁上げ検出器１３１Ｄに設定する数値（例
えば３２ｋ，６４ｋ，１２８ｋ等）に従って不良解析メ
モリ１１８の各ブロック内の記憶容量が決定される。

【００２８】不良解析メモリ１１８から読み出されたフ
ェイルデータはフェイルデータ変換器１１９に与えられ
る。フェイルデータ変換器１１９はフェイルデータが
「０」から「１」また「１」から「０」に変化したこと
を検出するデータ変化検出器１１９Ａと、同一データの
連続数を計数するカウンタ１１９Ｂと、このカウンタ１
１９Ｂの計数値がバッファメモリ１３６の１アドレスに
収納できる数値に達したことを検出するオーバーフロー
検出器１１９Ｃと、バッファメモリ１３６に与えるアド
レス信号を発生するアドレス発生器１１９Ｄとによって
構成される。

【００２９】データ変化検出器１１９Ａは２個のフリッ
プフロップＦＦ１とＦＦ２及び不一致検出器ＥＸＯＲと
によって構成することができる。２個のフリップフロッ
プＦＦ１とＦＦ２は２段に縦続接続され、その初期のフ
リップフロップＦＦ１のデータ入力端子Ｄｉに不良解析
メモリ１１８から読み出されるフェイルデータを入力す
る。フリップフロップＦＦ１とＦＦ２の各出力を不一致
検出器ＥＸＯＲの２つの入力端子に供給することによ
り、この不一致検出回路は２つのフリップフロップＦＦ
１とＦＦ２に保持されるフェイルデータが「０」「０」
または「１」「１」のときは「０」論理を出力する。こ
れに対してフリップフロップＦＦ１とＦＦ２に保持され
るフェイルデータが「１」「０」または「０」「１」で
あった場合は「１」論理を出力する。

【００３０】従って、「０」論理が続くフェイルデータ
であった場合は不一致検出器ＥＸＯＲは「０」論理を出
し続ける。不一致検出器ＥＸＯＲが「０」論理を出力し
ている状態ではゲートＧ３は「１」論理を出力し、カウ
ンタ１１９Ｂのイネーブル端子ＥＮに「１」論理を入力
し続ける。この結果、カウンタ１１９ＢはクロックＣＬ
Ｋが入力されるごとにその計数値を＋１し、フェイルデ
ータの「０」の数を計数する。

【００３１】一方、不一致検出器ＥＸＯＲが「０」論理
を出力している状態では、アドレス発生器１１９Ｄのイ
ネーブル端子ＥＮには「０」論理が入力される。この結
果、アドレス発生器１１９Ｄは出力端子Ｑから出力する
アドレス信号の更新はせずに現在保持しているアドレス
信号を出力し続ける。フェイルデータが「０」論理から
「１」論理に変化すると、不一致検出器ＥＸＯＲは
「１」論理を出力する。この結果、アドレス発生器１１
９Ｄのイネーブル端子ＥＮに「１」論理が入力されるた
め、アドレス発生器１１９Ｄは保持しているアドレス
（初期状態では０番地）に＋１してアドレスの値を更新
する。

【００３２】このときカウンタ１１９Ｂにはロード入力
端子ＬＤに「１」論理が入力されるから、カウンタ１１
９Ｂはデータ入力端子Ｄｉに入力されている「０」論理
を読み込む。この結果、カウンタ１１９Ｂの値は初期値
０にリセットされる。バッファメモリ１３６のデータ入
力端子Ｄｉには、データ変化検出器１１９Ａを構成する
フリップフロップＦＦ１の出力に得られるフェイルデー
タと、カウンタ１１９Ｂに計数された計数値とが書き込
まれ、圧縮されたデータがバッファメモリ１３６に記憶
される。不良解析メモリ１１８から読み出されるフェイ
ルデータに不良を表す「１」論理が混在した場合は、デ
ータ変化検出器１１９Ａを構成するフリップフロップＦ
Ｆ１に格納されるデータが「０」から「１」論理に反転
すると、データ変化検出器１１９Ａは「１」論理を出力
し、この「１」論理をアドレス発生器１１９Ｄのイネー
ブル端子ＥＮに入力する。この結果、アドレス発生器１
１９Ｄが発生しているアドレスはクロックＣＬＫの入力
に同期して＋１され、バッファメモリ１３６のアドレス
を＋１歩進させ、次の圧縮データの書込みに備える。

【００３３】オーバーフロー検出器１１９Ｃはフェイル
データの「０」論理の数が、例えば３6,０００〜４0,０
００のように或る数値に達するごとにオーバーフローを
検出し、その検出信号によってバッファメモリ１３６に
書込指令を与えてオーバーフローした時点の圧縮データ
を記憶させると共に、アドレス発生器１１９Ｄが発生す
るアドレスを＋１させ、更にカウンタ１１９Ｂの計数値
を０にリセットする。この処理はバッファメモリ１３６
に書込みできる数値に上限が存在するためである。

【００３４】不良解析メモリ１１８に記憶されているフ
ェイルデータが全て読み出され、圧縮データに変換され
てバッファメモリ１３６に取り込まれると、バッファメ
モリ１３６は読み出しモードに切り替えられ、圧縮デー
タを主制御器に転送する。

【００３５】

【発明の効果】以上説明したように、この発明によれば
不良ブロックメモリ１３０を設け、この不良ブロックメ
モリ１３０にフェイルが発生したブロックを記憶させた
から、不良解析メモリ１１８を読み出す際には、この不
良ブッロクメモリ１３０に不良ブッロクを表す「１」論
理が読み出されるごとに、そのブロックに対応する不良
解析メモリ１１８のアドレス領域を読み出せばよい。従
ってフェイルの発生が全く存在しない場合は、不良ブッ
ロクメモリ１３０を読み出すだけの時間で不良解析メモ
リ１１８の全アドレス領域を読み出したのと等価とな
る。つまり、不良解析メモリ１１８の全アドレス領域を
Ｎ個の記憶領域に分割した場合は読み出しに要する時間
は１／Ｎでよいことになる。一般化すればフェイルの発
生ブロック数がＭ個（Ｍ＝０，１，２，…Ｎ）であった
場合には、読み出しに要する時間はＭ＋１／Ｎとなる。

【００３６】この結果、不良救済が可能か否かの判定を
行うために主制御器１１１にフェイルデータを転送する
時間を短縮することができ、大容量化されたメモリでも
短時間に検査することができる利点が得られる。

【図面の簡単な説明】

【図１】この発明によるメモリ試験装置の要部の概要を
説明するためのブロック図。

【図２】この発明の要部の動作を説明するための図。

【図３】この発明の要部の構成を更に詳細に説明するた
めのブロック図。

【図４】ＩＣ試験装置の全体の構成を説明するためのブ
ロック図。

【図５】一般的なフェイルデータの圧縮方法を説明する
ための図。

【符号の説明】

１１１ 主制御器 １１２ パターン発生器 １１３ タイミング発生器 １１４ 波形フォーマッタ １１５ 論理比較器 １１６ ドライバ １１７ アナログ比較器 １１８ 不良解析メモリ １１９ フェイルデータ変換器 １２０ 被試験メモリ １２１ 論理振幅基準電圧源 １２２ 比較基準電圧源 １２３ ディバイス電源 １３０ 不良ブロックメモリ １３１ アドレス発生器 １３１Ａ ブロックアドレス発生器 １３１Ｂ 下位アドレス発生器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 被試験メモリに試験パターン信号を書き
   込むと共に、被試験メモリから読み出したデータを期待
   値と比較し、不一致の発生を検出して不良解析メモリに
   フェイルデータを記憶させ、試験終了後に不良解析メモ
   リに記憶したフェイルデータを主制御器に転送する構成
   を具備したメモリ試験装置において、 不良解析メモリの記憶領域をＮ個の記憶領域に分割し、
   分割した記憶領域の数に対応した数のブロックアドレス
   を有し、不良発生ごとに上記不良解析メモリに書き込ま
   れる不良発生アドレスが属するブロックアドレスに不良
   ブロックを表す不良ブロックデータを記憶する不良ブロ
   ックメモリを設けた構成としたことを特徴とするメモリ
   試験装置。
2. 【請求項２】 請求項１記載のメモリ試験装置におい
   て、試験終了後に上記不良ブロックメモリを読み出し、
   不良ブロックデータが記憶されているブロックに対応し
   た上記不良解析メモリの記憶領域を読み出して上記主制
   御器に上記フェイルデータを転送する構成としたことを
   特徴とするメモリ試験装置。
3. 【請求項３】 請求項２記載のメモリ試験装置におい
   て、上記不良解析メモリから読み出されたフェイルデー
   タはフェイルデータ変換器により圧縮変換して制御器に
   転送する構成としたことを特徴とするメモリ試験装置。