JPH0917197A - 半導体メモリ試験方法およびこの方法を実施する装置 - Google Patents
半導体メモリ試験方法およびこの方法を実施する装置Info
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- JPH0917197A JPH0917197A JP7166317A JP16631795A JPH0917197A JP H0917197 A JPH0917197 A JP H0917197A JP 7166317 A JP7166317 A JP 7166317A JP 16631795 A JP16631795 A JP 16631795A JP H0917197 A JPH0917197 A JP H0917197A
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- G01R31/3181—Functional testing
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 不良解析メモリの記憶内容を円滑に読み出す
半導体メモリ試験方法および装置を提供する。 【構成】 複数台の試験パターン発生器２の発生するシ
ーケンスデータをインターリーブ回路７1 を介して被試
験メモリ６に書き込み、試験結果をインターリーブ回路
７2 を介して読み出して複数ｎ台の論理比較器４に印加
し、試験結果と期待値データとを比較して判定結果が否
であったサイクルについてシーケンスデータおよびフェ
イルの発生したデータ出力ピンの状態を示すフェイル信
号を複数台の不良解析メモリ５に格納するに際して、フ
ェイル信号に基づいてフェイルマーク信号を発生してこ
の信号をもフェイル信号に対応して格納し、これを読み
出してフェイルの発生したサイクルを特定する半導体メ
モリ試験方法および装置。
半導体メモリ試験方法および装置を提供する。 【構成】 複数台の試験パターン発生器２の発生するシ
ーケンスデータをインターリーブ回路７1 を介して被試
験メモリ６に書き込み、試験結果をインターリーブ回路
７2 を介して読み出して複数ｎ台の論理比較器４に印加
し、試験結果と期待値データとを比較して判定結果が否
であったサイクルについてシーケンスデータおよびフェ
イルの発生したデータ出力ピンの状態を示すフェイル信
号を複数台の不良解析メモリ５に格納するに際して、フ
ェイル信号に基づいてフェイルマーク信号を発生してこ
の信号をもフェイル信号に対応して格納し、これを読み
出してフェイルの発生したサイクルを特定する半導体メ
モリ試験方法および装置。
Description
【０００１】
【産業上の利用分野】この発明は、半導体メモリ試験方
法およびこの方法を実施する装置に関し、特に、半導体
メモリの試験結果を記憶する不良解析メモリの記憶内容
である不良の履歴を円滑に読み出す半導体メモリ試験方
法およびこの方法を実施する装置に関する。
法およびこの方法を実施する装置に関し、特に、半導体
メモリの試験結果を記憶する不良解析メモリの記憶内容
である不良の履歴を円滑に読み出す半導体メモリ試験方
法およびこの方法を実施する装置に関する。
【０００２】
【従来の技術】従来例を図を参照して説明する。先ず、
半導体メモリ試験装置を図１２を参照して簡単に説明す
る。半導体メモリ試験装置はタイミング発生器１、試験
パターン発生器２、波形整形器３、論理比較器４、不良
解析メモリ５により構成され、被試験メモリ６の試験を
実施する。試験パターン発生器２は、被試験メモリ６に
供給されるアドレス信号ＡＤＳ、試験データ信号ＰＤ、
制御信号ＣＳ、期待値データＥＤをタイミング発生器１
により発生せしめられる基準クロックＣＫに応答して発
生する。これらの信号データは波形整形器３入力され、
ここにおいて試験に必要とされる波形に整形されてから
被試験メモリ６に印加される。被試験メモリ６は、制御
信号ＣＳにより試験データ信号の書き込み読み出し制御
を実施される。被試験メモリ６から読みだされる読み出
しデータＲＤは論理比較器４に与えられ、ここにおいて
試験パターン発生器２から出力される期待値データＥＤ
と比較され、比較結果である両者の一致、不一致により
被試験メモリ６の良否の判定を行う。
半導体メモリ試験装置を図１２を参照して簡単に説明す
る。半導体メモリ試験装置はタイミング発生器１、試験
パターン発生器２、波形整形器３、論理比較器４、不良
解析メモリ５により構成され、被試験メモリ６の試験を
実施する。試験パターン発生器２は、被試験メモリ６に
供給されるアドレス信号ＡＤＳ、試験データ信号ＰＤ、
制御信号ＣＳ、期待値データＥＤをタイミング発生器１
により発生せしめられる基準クロックＣＫに応答して発
生する。これらの信号データは波形整形器３入力され、
ここにおいて試験に必要とされる波形に整形されてから
被試験メモリ６に印加される。被試験メモリ６は、制御
信号ＣＳにより試験データ信号の書き込み読み出し制御
を実施される。被試験メモリ６から読みだされる読み出
しデータＲＤは論理比較器４に与えられ、ここにおいて
試験パターン発生器２から出力される期待値データＥＤ
と比較され、比較結果である両者の一致、不一致により
被試験メモリ６の良否の判定を行う。
【０００３】不良解析メモリ５は、被試験メモリ６の判
定結果が否であったサイクルについての試験パターン発
生器２の出力であるシーケンスデータ、即ちアドレス信
号ＡＤＳ、試験データ信号ＰＤおよび期待値データＥ
Ｄ、フェイルの発生したデータ出力ピンの状態を示すフ
ェイル情報を格納する。試験終了後、この不良解析メモ
リ５の記憶内容を調査することにより被試験メモリ６の
フェイル解析を行う。
定結果が否であったサイクルについての試験パターン発
生器２の出力であるシーケンスデータ、即ちアドレス信
号ＡＤＳ、試験データ信号ＰＤおよび期待値データＥ
Ｄ、フェイルの発生したデータ出力ピンの状態を示すフ
ェイル情報を格納する。試験終了後、この不良解析メモ
リ５の記憶内容を調査することにより被試験メモリ６の
フェイル解析を行う。
【０００４】上述した通りの従来の半導体メモリ試験装
置においては、被試験メモリ６に対して１台の試験パタ
ーン発生器２によりアドレス信号ＡＤＳ、試験データ信
号ＰＤ、制御信号ＣＳを発生出力し、被試験メモリ６の
不良データは１台の不良解析メモリ５に格納される。こ
のことから、被試験メモリ６の良否判定結果がフェイル
であったサイクルのシーケンスデータおよびフェイル情
報を不良解析メモリ５に格納するには、良否判定結果が
フェイルであったサイクルのみを格納するのみでよい。
そして、不良解析の際の不良解析メモリ５の記憶内容の
読み出しは、不良解析メモリ５の初期アドレスから記憶
内容を順に読み出すことによりフェイルの発生した順に
データを読み出すことができる。
置においては、被試験メモリ６に対して１台の試験パタ
ーン発生器２によりアドレス信号ＡＤＳ、試験データ信
号ＰＤ、制御信号ＣＳを発生出力し、被試験メモリ６の
不良データは１台の不良解析メモリ５に格納される。こ
のことから、被試験メモリ６の良否判定結果がフェイル
であったサイクルのシーケンスデータおよびフェイル情
報を不良解析メモリ５に格納するには、良否判定結果が
フェイルであったサイクルのみを格納するのみでよい。
そして、不良解析の際の不良解析メモリ５の記憶内容の
読み出しは、不良解析メモリ５の初期アドレスから記憶
内容を順に読み出すことによりフェイルの発生した順に
データを読み出すことができる。
【０００５】そして、半導体メモリの試験においては、
一般に、被試験メモリ６のフェイル数をカウントし、カ
ウント数が或る規定値に到達するまで不良解析メモリ５
にフェイルデータの格納を実施し、カウント数が規定値
に到達するとそれ以上のフェイルデータの格納は停止す
る、という不良解析メモリ５の使用の仕方が採用されて
いる。この場合、図１３に示される如く、図１２の半導
体メモリ試験装置に、論理比較器４の各出力ピンのフェ
イルのＯＲ数をカウントするカウンタ７、フェイル数規
定値格納レジスタ８、規定値とカウンタ値とを比較する
比較回路９、およびメモリ制御回路１０が付加される。
カウンタ値が規定値より大になった場合、比較回路９は
メモリ制御回路１０に書き込み禁止信号を出力し、不良
解析メモリ５に対する以降の書き込みを禁止する。
一般に、被試験メモリ６のフェイル数をカウントし、カ
ウント数が或る規定値に到達するまで不良解析メモリ５
にフェイルデータの格納を実施し、カウント数が規定値
に到達するとそれ以上のフェイルデータの格納は停止す
る、という不良解析メモリ５の使用の仕方が採用されて
いる。この場合、図１３に示される如く、図１２の半導
体メモリ試験装置に、論理比較器４の各出力ピンのフェ
イルのＯＲ数をカウントするカウンタ７、フェイル数規
定値格納レジスタ８、規定値とカウンタ値とを比較する
比較回路９、およびメモリ制御回路１０が付加される。
カウンタ値が規定値より大になった場合、比較回路９は
メモリ制御回路１０に書き込み禁止信号を出力し、不良
解析メモリ５に対する以降の書き込みを禁止する。
【０００６】ここで、以上の通りの半導体メモリ試験装
置を使用して半導体メモリを高速に試験するには、試験
パターン発生器２を高速動作させてアドレス信号ＡＤ
Ｓ、試験データ信号ＰＤ、制御信号ＣＳを高速に発生す
る必要があるが、試験パターン発生器２の高速化には自
ずと限度がある。即ち、半導体メモリの高速試験におい
ては、試験パターン発生器２の動作速度が全体の試験速
度を制限する要因となっている。そこで、試験パターン
発生器２を複数台具備してインターリーブ動作させ、結
果的に試験パターンを高速に発生させる半導体メモリ試
験装置が構成されている。
置を使用して半導体メモリを高速に試験するには、試験
パターン発生器２を高速動作させてアドレス信号ＡＤ
Ｓ、試験データ信号ＰＤ、制御信号ＣＳを高速に発生す
る必要があるが、試験パターン発生器２の高速化には自
ずと限度がある。即ち、半導体メモリの高速試験におい
ては、試験パターン発生器２の動作速度が全体の試験速
度を制限する要因となっている。そこで、試験パターン
発生器２を複数台具備してインターリーブ動作させ、結
果的に試験パターンを高速に発生させる半導体メモリ試
験装置が構成されている。
【０００７】この半導体メモリ試験装置を図１４を参照
して説明する。図示される通りのｎ台の試験パターン発
生器２をインターリーブ動作させると、被試験メモリ６
には試験パターン発生器２の台数倍、即ちｎ倍の速度で
アドレス信号ＡＤＳ、試験データ信号ＰＤ、制御信号Ｃ
Ｓを発生出力することができる。試験パターン発生器２
1 ないし試験パターン発生器２n において同時に発生出
力される被試験メモリ６に印加されるべき入力データ１
ないし入力データｎは、試験パターン発生器２の動作レ
ートのｎ倍の動作レートで入力データ１、入力データ
２、・・・入力データｎの順にインターリーブ回路７1
に供給される。インターリーブ回路７1 に供給された入
力データ１ないし入力データｎは、ここから入力データ
１、入力データ２、・・・、入力データｎの順に、試験
パターン発生器２の動作レートのｎ倍の動作レートで読
み出されて被試験メモリ６に印加される。試験パターン
発生器２1 ないし試験パターン発生器２n において同時
に発生する入力データ（ｎ＋１）ないし入力データ２ｎ
も、同様に、インターリーブ回路７1 に供給され、これ
らのデータは入力データ（ｎ＋１）、入力データ（ｎ＋
２）、・・・入力データ２ｎの順に、試験パターン発生
器２の動作レートのｎ倍の動作レートで読み出されて被
試験メモリ６に印加される。以下、入力データ（２ｎ＋
２）以降の入力データについても同様である。入力デー
タは、結局、被試験メモリ６に対して、図１５に示され
る如く試験パターン発生器２の動作レートのｎ倍の動作
レートで印加されることになる。
して説明する。図示される通りのｎ台の試験パターン発
生器２をインターリーブ動作させると、被試験メモリ６
には試験パターン発生器２の台数倍、即ちｎ倍の速度で
アドレス信号ＡＤＳ、試験データ信号ＰＤ、制御信号Ｃ
Ｓを発生出力することができる。試験パターン発生器２
1 ないし試験パターン発生器２n において同時に発生出
力される被試験メモリ６に印加されるべき入力データ１
ないし入力データｎは、試験パターン発生器２の動作レ
ートのｎ倍の動作レートで入力データ１、入力データ
２、・・・入力データｎの順にインターリーブ回路７1
に供給される。インターリーブ回路７1 に供給された入
力データ１ないし入力データｎは、ここから入力データ
１、入力データ２、・・・、入力データｎの順に、試験
パターン発生器２の動作レートのｎ倍の動作レートで読
み出されて被試験メモリ６に印加される。試験パターン
発生器２1 ないし試験パターン発生器２n において同時
に発生する入力データ（ｎ＋１）ないし入力データ２ｎ
も、同様に、インターリーブ回路７1 に供給され、これ
らのデータは入力データ（ｎ＋１）、入力データ（ｎ＋
２）、・・・入力データ２ｎの順に、試験パターン発生
器２の動作レートのｎ倍の動作レートで読み出されて被
試験メモリ６に印加される。以下、入力データ（２ｎ＋
２）以降の入力データについても同様である。入力デー
タは、結局、被試験メモリ６に対して、図１５に示され
る如く試験パターン発生器２の動作レートのｎ倍の動作
レートで印加されることになる。
【０００８】次いで、図１６を参照するに、インターリ
ーブ回路７1 を介して被試験メモリ６に上述の様に高速
に印加された入力データに対する試験結果は、今度は、
被試験メモリ６からインターリーブ回路７2 に、入力デ
ータの被試験メモリ６に対する印加の順序と同一の順序
で試験パターン発生器２の動作レートのｎ倍の動作レー
トで読み出され、これと同一の順序で論理比較器４1 な
いし４n に印加される。論理比較器４1 ないし４n にお
いては、これらの試験結果と試験パターン発生器２1 な
いし２n から供給される期待値データ１ないしｎとがそ
れぞれ比較され、比較結果である読み出しデータ１ない
しｎは不良解析メモリ５1 ないし５n に読み出し格納さ
れる。読み出し格納の順序は図１６の第１行の被試験メ
モリ読み出しデータの行に記載される通りの順序であ
り、読み出し格納はｎ台の不良解析メモリ５1 ないし５
n に同時になされる。
ーブ回路７1 を介して被試験メモリ６に上述の様に高速
に印加された入力データに対する試験結果は、今度は、
被試験メモリ６からインターリーブ回路７2 に、入力デ
ータの被試験メモリ６に対する印加の順序と同一の順序
で試験パターン発生器２の動作レートのｎ倍の動作レー
トで読み出され、これと同一の順序で論理比較器４1 な
いし４n に印加される。論理比較器４1 ないし４n にお
いては、これらの試験結果と試験パターン発生器２1 な
いし２n から供給される期待値データ１ないしｎとがそ
れぞれ比較され、比較結果である読み出しデータ１ない
しｎは不良解析メモリ５1 ないし５n に読み出し格納さ
れる。読み出し格納の順序は図１６の第１行の被試験メ
モリ読み出しデータの行に記載される通りの順序であ
り、読み出し格納はｎ台の不良解析メモリ５1 ないし５
n に同時になされる。
【０００９】
【発明が解決しようとする課題】以上の通りの半導体メ
モリ試験装置においては、ｎ台の試験パターン発生器２
を使用するに際して、ｎ台の不良解析メモリ５を使用し
ている。従って、１個の被試験メモリ６の比較試験結果
である読み出しデータはｎ台の不良解析メモリ５ 1 ない
し５n に分散して格納されることになる。そして、この
ｎ台の不良解析メモリ５に対するデータの格納は、ｎ個
のサイクルについてｎ台の不良解析メモリ５1 ないし５
n に同時になされる。論理比較器４において比較されて
ｎ個のサイクルの内の１個のサイクルにフェイルが存在
する場合、このフェイルデータは不良解析メモリ５に格
納する必要があるが、これを格納しようとすると、上述
した通りｎ個のサイクルについて同時に格納操作される
ものであるところから、フェイルが存在しないサイクル
についても不良解析メモリ５にフェイルではない旨のデ
ータが格納され、結局、ｎサイクル分のデータが格納さ
れることになる。
モリ試験装置においては、ｎ台の試験パターン発生器２
を使用するに際して、ｎ台の不良解析メモリ５を使用し
ている。従って、１個の被試験メモリ６の比較試験結果
である読み出しデータはｎ台の不良解析メモリ５ 1 ない
し５n に分散して格納されることになる。そして、この
ｎ台の不良解析メモリ５に対するデータの格納は、ｎ個
のサイクルについてｎ台の不良解析メモリ５1 ないし５
n に同時になされる。論理比較器４において比較されて
ｎ個のサイクルの内の１個のサイクルにフェイルが存在
する場合、このフェイルデータは不良解析メモリ５に格
納する必要があるが、これを格納しようとすると、上述
した通りｎ個のサイクルについて同時に格納操作される
ものであるところから、フェイルが存在しないサイクル
についても不良解析メモリ５にフェイルではない旨のデ
ータが格納され、結局、ｎサイクル分のデータが格納さ
れることになる。
【００１０】更に、図１７を参照するに、図１７はフェ
イルの発生したサイクルのデータを不良解析メモリ５1
ないし５n に格納した場合の各不良解析メモリ５の格納
データを示す図であるが、ｎ個のサイクル（１−１）、
（２−１）、（３−１）、・・・（ｎ−１）より成る第
１のサイクルにおいては、ｎ番目のサイクル（ｎ−１）
にフェイルが存在する。第２のサイクルにおいては、１
番目のサイクル（１−２）と３番目のサイクル（３−
２）にフェイルが存在する。第３のサイクルにおいて
は、１番目のサイクル（１−３）にフェイルが存在する
ことを示している。しかし、ｎ個のサイクルのデータが
すべて格納されているところから、このままでは実際に
フェイルの発生したサイクルは何れであるのかを認識特
定することができない。
イルの発生したサイクルのデータを不良解析メモリ５1
ないし５n に格納した場合の各不良解析メモリ５の格納
データを示す図であるが、ｎ個のサイクル（１−１）、
（２−１）、（３−１）、・・・（ｎ−１）より成る第
１のサイクルにおいては、ｎ番目のサイクル（ｎ−１）
にフェイルが存在する。第２のサイクルにおいては、１
番目のサイクル（１−２）と３番目のサイクル（３−
２）にフェイルが存在する。第３のサイクルにおいて
は、１番目のサイクル（１−３）にフェイルが存在する
ことを示している。しかし、ｎ個のサイクルのデータが
すべて格納されているところから、このままでは実際に
フェイルの発生したサイクルは何れであるのかを認識特
定することができない。
【００１１】そして、上述した通り、不良解析メモリ５
は、フェイル数をカウントし、カウント数が或る規定値
に到達するまでデータを格納するという使用のされ方を
する場合があるが、ｎ個のサイクルのデータがｎ台の不
良解析メモリ５に同時に分散して格納されるところか
ら、不良解析メモリ５に格納されるデータ数がフェイル
数の規定値より＋１サイクルないし＋（ｎ−１）サイク
ル分超過して格納される事態が生ずる。
は、フェイル数をカウントし、カウント数が或る規定値
に到達するまでデータを格納するという使用のされ方を
する場合があるが、ｎ個のサイクルのデータがｎ台の不
良解析メモリ５に同時に分散して格納されるところか
ら、不良解析メモリ５に格納されるデータ数がフェイル
数の規定値より＋１サイクルないし＋（ｎ−１）サイク
ル分超過して格納される事態が生ずる。
【００１２】この発明は、上述の通りの問題を解消した
半導体メモリ試験方法およびこの方法を実施する装置を
提供するものである。
半導体メモリ試験方法およびこの方法を実施する装置を
提供するものである。
【００１３】
【課題を解決するための手段】複数ｎ台の試験パターン
発生器２の発生するシーケンスデータをインターリーブ
回路７1 を介して被試験メモリ６に書き込み、被試験メ
モリ６から読み出される試験結果である読み出しデータ
をインターリーブ回路７2 を介して読み出して複数ｎ台
の論理比較器４に印加し、試験結果と期待値データとを
比較して判定結果が否であったサイクルについてシーケ
ンスデータおよびフェイルの発生したデータ出力ピンの
状態を示すフェイル信号を複数ｎ台の不良解析メモリ５
に格納するに際して、フェイル信号に基づいてフェイル
が発生したことを示すフェイルマーク信号を発生し、こ
のフェイルマーク信号をもフェイル信号に対応して格納
し、フェイルマーク信号を不良解析メモリ５から順次に
読み出してフェイルの発生したサイクルを特定する半導
体メモリ試験方法を構成した。
発生器２の発生するシーケンスデータをインターリーブ
回路７1 を介して被試験メモリ６に書き込み、被試験メ
モリ６から読み出される試験結果である読み出しデータ
をインターリーブ回路７2 を介して読み出して複数ｎ台
の論理比較器４に印加し、試験結果と期待値データとを
比較して判定結果が否であったサイクルについてシーケ
ンスデータおよびフェイルの発生したデータ出力ピンの
状態を示すフェイル信号を複数ｎ台の不良解析メモリ５
に格納するに際して、フェイル信号に基づいてフェイル
が発生したことを示すフェイルマーク信号を発生し、こ
のフェイルマーク信号をもフェイル信号に対応して格納
し、フェイルマーク信号を不良解析メモリ５から順次に
読み出してフェイルの発生したサイクルを特定する半導
体メモリ試験方法を構成した。
【００１４】そして、先の半導体メモリ試験方法におい
て、ｎは４、８或は１６である半導体メモリ試験方法を
構成した。ここで、複数ｎ台の試験パターン発生器２の
発生するシーケンスデータをインターリーブ回路７1 を
介して被試験メモリ６に書き込み、被試験メモリ６から
読み出される試験結果である読み出しデータをインター
リーブ回路７2 を介して読み出して複数ｎ台の論理比較
器４に印加し、試験結果と期待値データとを比較して判
定結果が否であったサイクルについてシーケンスデータ
およびフェイルの発生したデータ出力ピンの状態を示す
フェイル信号を複数ｎ台の不良解析メモリ５に格納する
半導体メモリ試験装置において、論理比較器４はフェイ
ル信号に基づいてフェイルが発生したことを示すフェイ
ルマーク信号を発生する回路を有し、不良解析メモリ５
は論理比較器４から出力されるフェイルマーク信号をフ
ェイル信号に対応して格納する格納領域を有するもので
ある半導体メモリ試験装置を構成した。
て、ｎは４、８或は１６である半導体メモリ試験方法を
構成した。ここで、複数ｎ台の試験パターン発生器２の
発生するシーケンスデータをインターリーブ回路７1 を
介して被試験メモリ６に書き込み、被試験メモリ６から
読み出される試験結果である読み出しデータをインター
リーブ回路７2 を介して読み出して複数ｎ台の論理比較
器４に印加し、試験結果と期待値データとを比較して判
定結果が否であったサイクルについてシーケンスデータ
およびフェイルの発生したデータ出力ピンの状態を示す
フェイル信号を複数ｎ台の不良解析メモリ５に格納する
半導体メモリ試験装置において、論理比較器４はフェイ
ル信号に基づいてフェイルが発生したことを示すフェイ
ルマーク信号を発生する回路を有し、不良解析メモリ５
は論理比較器４から出力されるフェイルマーク信号をフ
ェイル信号に対応して格納する格納領域を有するもので
ある半導体メモリ試験装置を構成した。
【００１５】そして、先の半導体メモリ試験装置におい
て、ｎは４、８或は１６である半導体メモリ試験装置を
構成した。また、フェイルマーク信号を計数して計数値
の下位ビットを出力するフェイルカウンタ２１を具備
し、規定値を格納してその下位ビットを出力する規定値
格納レジスタ２０を具備し、フェイルカウンタ２１の下
位ビット出力と規定値格納レジスタ２０の下位ビット出
力を加算する加算器２２を具備し、加算器２２の加算結
果に定数を加算して下位ビットを出力する定数加算回路
２３を具備し、加算器２２の下位ビット出力および定数
加算回路２３の下位ビット出力が印加されて規定値格納
レジスタ２０の下位ビットにより加算器２２の出力或は
定数加算回路２３の出力を切り替え出力するマルチプレ
クサ２４を具備する半導体メモリ試験装置を構成した。
て、ｎは４、８或は１６である半導体メモリ試験装置を
構成した。また、フェイルマーク信号を計数して計数値
の下位ビットを出力するフェイルカウンタ２１を具備
し、規定値を格納してその下位ビットを出力する規定値
格納レジスタ２０を具備し、フェイルカウンタ２１の下
位ビット出力と規定値格納レジスタ２０の下位ビット出
力を加算する加算器２２を具備し、加算器２２の加算結
果に定数を加算して下位ビットを出力する定数加算回路
２３を具備し、加算器２２の下位ビット出力および定数
加算回路２３の下位ビット出力が印加されて規定値格納
レジスタ２０の下位ビットにより加算器２２の出力或は
定数加算回路２３の出力を切り替え出力するマルチプレ
クサ２４を具備する半導体メモリ試験装置を構成した。
【００１６】更に、フェイルカウンタ２１はフェイルマ
ーク信号を計数して計数値の下位２ビットを出力するも
のであり、規定値格納レジスタ２０は規定値の下位１ビ
ットおよび下位２ビットを出力するものであり、加算器
２２はフェイルカウンタ２１の下位２ビット出力と規定
値格納レジスタ２０の下位２ビット出力を加算して下位
２ビットを出力するものであり、定数加算回路２３は加
算器２２の下位２ビット出力に２を加算するものであ
り、マルチプレクサ２４は加算器２２の下位２ビット出
力および定数加算回路２３の下位２ビット出力が印加さ
れて規定値格納レジスタ２０の下位１ビット出力により
加算器２２の加算結果或は定数加算回路２３の加算結果
を切り替え出力するものである半導体メモリ試験装置を
構成した。
ーク信号を計数して計数値の下位２ビットを出力するも
のであり、規定値格納レジスタ２０は規定値の下位１ビ
ットおよび下位２ビットを出力するものであり、加算器
２２はフェイルカウンタ２１の下位２ビット出力と規定
値格納レジスタ２０の下位２ビット出力を加算して下位
２ビットを出力するものであり、定数加算回路２３は加
算器２２の下位２ビット出力に２を加算するものであ
り、マルチプレクサ２４は加算器２２の下位２ビット出
力および定数加算回路２３の下位２ビット出力が印加さ
れて規定値格納レジスタ２０の下位１ビット出力により
加算器２２の加算結果或は定数加算回路２３の加算結果
を切り替え出力するものである半導体メモリ試験装置を
構成した。
【００１７】そして、フェイルカウンタ２１はフェイル
マーク信号を計数して計数値の下位３ビットを出力する
ものであり、規定値格納レジスタ２０は規定値の下位２
ビットおよび下位３ビットを出力するものであり、加算
器２２はフェイルカウンタ２１の下位３ビット出力と規
定値格納レジスタ２０の下位３ビット出力を加算して下
位３ビットを出力するものであり、定数加算回路２３は
加算器２２の下位３ビット出力に２を加算する回路２３
1 、４を加算する回路2 、６を加算する回路２３3 の３
回路より成り、マルチプレクサ２４は加算器２２の下位
３ビット出力および３回路より成る定数加算回路２３の
各下位３ビット出力が印加されて規定値格納レジスタ２
０の下位２ビット出力により加算器２２の加算結果或は
定数加算回路２３の加算結果を切り替え出力するもので
ある半導体メモリ試験装置を構成した。
マーク信号を計数して計数値の下位３ビットを出力する
ものであり、規定値格納レジスタ２０は規定値の下位２
ビットおよび下位３ビットを出力するものであり、加算
器２２はフェイルカウンタ２１の下位３ビット出力と規
定値格納レジスタ２０の下位３ビット出力を加算して下
位３ビットを出力するものであり、定数加算回路２３は
加算器２２の下位３ビット出力に２を加算する回路２３
1 、４を加算する回路2 、６を加算する回路２３3 の３
回路より成り、マルチプレクサ２４は加算器２２の下位
３ビット出力および３回路より成る定数加算回路２３の
各下位３ビット出力が印加されて規定値格納レジスタ２
０の下位２ビット出力により加算器２２の加算結果或は
定数加算回路２３の加算結果を切り替え出力するもので
ある半導体メモリ試験装置を構成した。
【００１８】また、フェイルカウンタ２１はフェイルマ
ーク信号を計数して計数値の下位４ビットを出力するも
のであり、規定値格納レジスタ２０は規定値の下位３ビ
ットおよび下位４ビットを出力するものであり、加算器
２２はフェイルカウンタ２１の下位４ビット出力と規定
値格納レジスタ２０の下位４ビット出力を加算して下位
４ビットを出力するものであり、定数加算回路２３は加
算器２２の下位４ビット出力に２を加算する回路２３
1 、４を加算する回路２３2 、６を加算する回路２３
3 、８を加算する回路２３4 、Ａを加算する回路２３
5 、Ｃを加算する回路２３6 、Ｅを加算する回路２３7
の７回路より成り、マルチプレクサ２４は、加算器２２
の下位４ビット出力および７回路より成る定数加算回路
２３の各下位４ビット出力が印加されて規定値格納レジ
スタ２０の下位３ビット出力により加算器２２の加算結
果或は定数加算回路２３の加算結果を切り替え出力する
ものである半導体メモリ試験装置を構成した。
ーク信号を計数して計数値の下位４ビットを出力するも
のであり、規定値格納レジスタ２０は規定値の下位３ビ
ットおよび下位４ビットを出力するものであり、加算器
２２はフェイルカウンタ２１の下位４ビット出力と規定
値格納レジスタ２０の下位４ビット出力を加算して下位
４ビットを出力するものであり、定数加算回路２３は加
算器２２の下位４ビット出力に２を加算する回路２３
1 、４を加算する回路２３2 、６を加算する回路２３
3 、８を加算する回路２３4 、Ａを加算する回路２３
5 、Ｃを加算する回路２３6 、Ｅを加算する回路２３7
の７回路より成り、マルチプレクサ２４は、加算器２２
の下位４ビット出力および７回路より成る定数加算回路
２３の各下位４ビット出力が印加されて規定値格納レジ
スタ２０の下位３ビット出力により加算器２２の加算結
果或は定数加算回路２３の加算結果を切り替え出力する
ものである半導体メモリ試験装置を構成した。
【００１９】
【実施例】この発明の実施例を特に図１を参照して説明
する。先ず、この発明は、図１４に示される通りのイン
ターリーブ動作する半導体メモリ試験装置をその前提条
件とするものであり、特にその不良解析メモリ５にこの
発明の構成を付加するものである。
する。先ず、この発明は、図１４に示される通りのイン
ターリーブ動作する半導体メモリ試験装置をその前提条
件とするものであり、特にその不良解析メモリ５にこの
発明の構成を付加するものである。
【００２０】図１を参照するに、論理比較器４1 は図１
４に示される半導体メモリ試験装置におけるｎ個の論理
比較器４の内の１個を代表的に示すものである。不良解
析メモリ５1 も、同様に、ｎ個の不良解析メモリ５の内
の１個を代表的に示している。この発明において、論理
比較器４1 は、読み出しデータ１であるフェイルデータ
を出力すると共に、フェイルデータに基づいてフェイル
が発生したことを示すフェイルマーク信号を発生する回
路を具備し、フェイルマーク信号をも出力するものであ
る。
４に示される半導体メモリ試験装置におけるｎ個の論理
比較器４の内の１個を代表的に示すものである。不良解
析メモリ５1 も、同様に、ｎ個の不良解析メモリ５の内
の１個を代表的に示している。この発明において、論理
比較器４1 は、読み出しデータ１であるフェイルデータ
を出力すると共に、フェイルデータに基づいてフェイル
が発生したことを示すフェイルマーク信号を発生する回
路を具備し、フェイルマーク信号をも出力するものであ
る。
【００２１】不良解析メモリ５1 は、不良解析メモリ５
1 について格納読み出し制御するメモリ制御回路５12、
メモリ領域５13より成り、ここで、メモリ領域５13は読
み出しデータ１を格納するメモリ領域と、フェイルマー
ク信号メモリ領域とより成る。これらの領域を概念的に
示すと図２の様になる。即ち、図２において、メモリ領
域５13は不良解析メモリ５1 のメモリ領域を示し、メモ
リ領域５23は不良解析メモリ５2 のメモリ領域を示し、
以下同様に、メモリ領域５n3は不良解析メモリ５n のメ
モリ領域を示す。各メモリ領域５n3の４角形の枠内の１
−１ないしｎ−９なる数字はメモリ領域に格納された１
個のデータサイクルを示す。各メモリ領域５n3には、こ
れら数字により示されるデータサイクルの格納されるメ
モリ領域のそれぞれに対応してフェイルマーク信号を格
納するメモリ領域も具備されている。図２においては、
このフェイルマーク信号を格納するメモリ領域は、説明
の都合上、左端に一括して別に示している。一括して示
されフェイルマーク信号メモリ領域の縦方向の数字列
は、それぞれ、各メモリ領域５n3に属するフェイルマー
ク信号メモリ領域である。斜線の施されているデータサ
イクルはフェイルの存在するサイクルを示す。左端に示
されフェイルマーク信号メモリ領域において「１」と記
載されるところと、各メモリ領域５n3における斜線の施
されているデータサイクルは対応している。
1 について格納読み出し制御するメモリ制御回路５12、
メモリ領域５13より成り、ここで、メモリ領域５13は読
み出しデータ１を格納するメモリ領域と、フェイルマー
ク信号メモリ領域とより成る。これらの領域を概念的に
示すと図２の様になる。即ち、図２において、メモリ領
域５13は不良解析メモリ５1 のメモリ領域を示し、メモ
リ領域５23は不良解析メモリ５2 のメモリ領域を示し、
以下同様に、メモリ領域５n3は不良解析メモリ５n のメ
モリ領域を示す。各メモリ領域５n3の４角形の枠内の１
−１ないしｎ−９なる数字はメモリ領域に格納された１
個のデータサイクルを示す。各メモリ領域５n3には、こ
れら数字により示されるデータサイクルの格納されるメ
モリ領域のそれぞれに対応してフェイルマーク信号を格
納するメモリ領域も具備されている。図２においては、
このフェイルマーク信号を格納するメモリ領域は、説明
の都合上、左端に一括して別に示している。一括して示
されフェイルマーク信号メモリ領域の縦方向の数字列
は、それぞれ、各メモリ領域５n3に属するフェイルマー
ク信号メモリ領域である。斜線の施されているデータサ
イクルはフェイルの存在するサイクルを示す。左端に示
されフェイルマーク信号メモリ領域において「１」と記
載されるところと、各メモリ領域５n3における斜線の施
されているデータサイクルは対応している。
【００２２】試験終了後、この不良解析メモリ５の記憶
内容を調査することにより被試験メモリ６のフェイル解
析を行う。ここで、不良解析メモリ５の各メモリ領域５
n3をフェイルマーク信号メモリ領域のみに着目して順次
に走査し、図２の左端に一括して示される様に読み出し
これらフェイルマーク信号を外部メモリに記憶する。こ
こで、値１を出力するデータサイクルはフェイルの存在
するサイクルであることを示している。この読み出しに
際して、値１を出力したデータサイクルのみを順次に読
み出して外部メモリに記憶すると、図２の右端に示され
る通りの読み出しデータが得られる。この様にして、フ
ェイルマーク信号を使用して不良解析メモリ５に同時に
格納されたｎサイクル分の格納データの内から、フェイ
ルの発生したサイクルの格納データのみを発生順に並べ
変えてこれを読み出すことができる。
内容を調査することにより被試験メモリ６のフェイル解
析を行う。ここで、不良解析メモリ５の各メモリ領域５
n3をフェイルマーク信号メモリ領域のみに着目して順次
に走査し、図２の左端に一括して示される様に読み出し
これらフェイルマーク信号を外部メモリに記憶する。こ
こで、値１を出力するデータサイクルはフェイルの存在
するサイクルであることを示している。この読み出しに
際して、値１を出力したデータサイクルのみを順次に読
み出して外部メモリに記憶すると、図２の右端に示され
る通りの読み出しデータが得られる。この様にして、フ
ェイルマーク信号を使用して不良解析メモリ５に同時に
格納されたｎサイクル分の格納データの内から、フェイ
ルの発生したサイクルの格納データのみを発生順に並べ
変えてこれを読み出すことができる。
【００２３】次に、フェイル数を或る規定値に到達する
まで格納する構成を図３を参照して説明する。図３は４
ウェイのインターリーブ動作をする場合の超過数演算回
路を示す。４ウェイのインターリーブ動作をする回路例
の場合、規定値およびフェイルマーク信号のカウント数
の下位２ビットを使用して超過数を求めることができ
る。図３において、２０は規定値を格納しておく規定値
格納レジスタ、２１はフェイル数を計数するフェイルカ
ウンタである。２２は加算器であり、規定値の下位２ビ
ットとカウント数の下位２ビットが入力される。２３は
定数加算回路であり、加算器２２の加算結果に２を加算
して出力する回路である。２４はマルチプレクサであ
り、加算器２２の加算結果Ａおよび＋２定数加算回路２
３の加算結果Ｂが入力されると共に、規定値格納レジス
タ２０に格納される規定値の下位１ビットが入力され
る。規定値格納レジスタ２０に格納される規定値の下位
１ビットが０である場合は加算結果Ａを出力し、この規
定値の下位１ビットが１である場合は加算結果Ｂを出力
する。
まで格納する構成を図３を参照して説明する。図３は４
ウェイのインターリーブ動作をする場合の超過数演算回
路を示す。４ウェイのインターリーブ動作をする回路例
の場合、規定値およびフェイルマーク信号のカウント数
の下位２ビットを使用して超過数を求めることができ
る。図３において、２０は規定値を格納しておく規定値
格納レジスタ、２１はフェイル数を計数するフェイルカ
ウンタである。２２は加算器であり、規定値の下位２ビ
ットとカウント数の下位２ビットが入力される。２３は
定数加算回路であり、加算器２２の加算結果に２を加算
して出力する回路である。２４はマルチプレクサであ
り、加算器２２の加算結果Ａおよび＋２定数加算回路２
３の加算結果Ｂが入力されると共に、規定値格納レジス
タ２０に格納される規定値の下位１ビットが入力され
る。規定値格納レジスタ２０に格納される規定値の下位
１ビットが０である場合は加算結果Ａを出力し、この規
定値の下位１ビットが１である場合は加算結果Ｂを出力
する。
【００２４】先ず、規定値格納レジスタ２０およびフェ
イルカウンタ２１から規定値の下位２ビットとカウント
数の下位２ビットを加算器２２に入力して加算する。加
算結果をＡとし、加算結果Ａに２を加算した結果をＢと
表示する。ここで、マルチプレクサ２４は、規定値の下
位１ビットが０である場合にＡを選択し、規定値の下位
１ビットが１である場合にＢを選択出力するものであ
る。図４は４ウェイの超過数演算回路の各回路部の入出
力データを示す図であり、図４の超過数over runの欄に
示される如く規定値を超過した数を求めることができ
る。
イルカウンタ２１から規定値の下位２ビットとカウント
数の下位２ビットを加算器２２に入力して加算する。加
算結果をＡとし、加算結果Ａに２を加算した結果をＢと
表示する。ここで、マルチプレクサ２４は、規定値の下
位１ビットが０である場合にＡを選択し、規定値の下位
１ビットが１である場合にＢを選択出力するものであ
る。図４は４ウェイの超過数演算回路の各回路部の入出
力データを示す図であり、図４の超過数over runの欄に
示される如く規定値を超過した数を求めることができ
る。
【００２５】カウンタによりフェイルの発生したことを
示すフェイルマーク信号をカウントし、カウント数が規
定値以上に到達したとき格納を停止するのであるが、上
述した通りにフェイルマーク信号によりフェイルの発生
したサイクルの順に格納データを並べ変えた後、フェイ
ルマーク信号のカウント数と規定値とを演算処理するこ
とにより、規定値を超過したサイクルを求めることがで
きる。並べ変えられた格納データから規定値を超過した
サイクルを除くことにより、有効なデータを読み出すこ
とができる。
示すフェイルマーク信号をカウントし、カウント数が規
定値以上に到達したとき格納を停止するのであるが、上
述した通りにフェイルマーク信号によりフェイルの発生
したサイクルの順に格納データを並べ変えた後、フェイ
ルマーク信号のカウント数と規定値とを演算処理するこ
とにより、規定値を超過したサイクルを求めることがで
きる。並べ変えられた格納データから規定値を超過した
サイクルを除くことにより、有効なデータを読み出すこ
とができる。
【００２６】図５は８ウェイのインターリーブ動作をす
る場合の超過数演算回路の例である。フェイルカウンタ
２１はフェイルマーク信号を計数して計数値の下位３ビ
ットを出力するものである。規定値格納レジスタ２０は
規定値の下位２ビットおよび下位３ビットを出力するも
のである。加算器２２はフェイルカウンタ２１の下位３
ビット出力と規定値格納レジスタ２０の下位３ビット出
力を加算して下位３ビットを出力するものである。定数
加算回路２３は、加算器２２の下位３ビット出力に２を
加算する回路２３1 、４を加算する回路２３2 、６を加
算する回路２３ 3 の３回路より成る。マルチプレクサ２
４は、加算器２２の下位３ビット出力および定数加算回
路２３の各３回路の下位３ビット出力が印加されて規定
値格納レジスタ２０の下位２ビット出力により加算器２
２の加算結果或は定数加算回路２３の加算結果を切り替
え出力する。図６は８ウェイの超過数演算回路の各回路
部の入出力データを示す図であり、図６の超過数の欄に
示される如く規定値を超過した数を求めることができ
る。
る場合の超過数演算回路の例である。フェイルカウンタ
２１はフェイルマーク信号を計数して計数値の下位３ビ
ットを出力するものである。規定値格納レジスタ２０は
規定値の下位２ビットおよび下位３ビットを出力するも
のである。加算器２２はフェイルカウンタ２１の下位３
ビット出力と規定値格納レジスタ２０の下位３ビット出
力を加算して下位３ビットを出力するものである。定数
加算回路２３は、加算器２２の下位３ビット出力に２を
加算する回路２３1 、４を加算する回路２３2 、６を加
算する回路２３ 3 の３回路より成る。マルチプレクサ２
４は、加算器２２の下位３ビット出力および定数加算回
路２３の各３回路の下位３ビット出力が印加されて規定
値格納レジスタ２０の下位２ビット出力により加算器２
２の加算結果或は定数加算回路２３の加算結果を切り替
え出力する。図６は８ウェイの超過数演算回路の各回路
部の入出力データを示す図であり、図６の超過数の欄に
示される如く規定値を超過した数を求めることができ
る。
【００２７】図７は１６ウェイのインターリーブ動作を
する場合の超過数演算回路の例である。フェイルカウン
タ２１はフェイルマーク信号を計数して計数値の下位４
ビットを出力するものである。規定値格納レジスタ２０
は規定値の下位３ビットおよび下位４ビットを出力する
ものである。加算器２２はフェイルカウンタ２１の下位
４ビット出力と規定値格納レジスタ２０の下位４ビット
出力を加算して下位４ビットを出力するものである。定
数加算回路２３は、加算器２２の下位４ビット出力に２
を加算する回路２３1 、４を加算する回路２３2 、６を
加算する回路２３3 、８を加算する回路２３4 、Ａを加
算する回路２３5 、Ｃを加算する回路２３6 、Ｅを加算
する回路２３7 の７回路より成る。マルチプレクサ２４
は、加算器２２の下位４ビット出力および７回路より成
る定数加算回路２３の各下位４ビット出力が印加されて
規定値格納レジスタ２０の下位３ビット出力により加算
器２２の加算結果或は定数加算回路２３の加算結果を切
り替え出力するものである。図６は８ウェイの超過数演
算回路の各回路部の入出力データを示す図であり、図８
ないし図１１の超過数の欄に示される如く規定値を超過
した数を求めることができる。
する場合の超過数演算回路の例である。フェイルカウン
タ２１はフェイルマーク信号を計数して計数値の下位４
ビットを出力するものである。規定値格納レジスタ２０
は規定値の下位３ビットおよび下位４ビットを出力する
ものである。加算器２２はフェイルカウンタ２１の下位
４ビット出力と規定値格納レジスタ２０の下位４ビット
出力を加算して下位４ビットを出力するものである。定
数加算回路２３は、加算器２２の下位４ビット出力に２
を加算する回路２３1 、４を加算する回路２３2 、６を
加算する回路２３3 、８を加算する回路２３4 、Ａを加
算する回路２３5 、Ｃを加算する回路２３6 、Ｅを加算
する回路２３7 の７回路より成る。マルチプレクサ２４
は、加算器２２の下位４ビット出力および７回路より成
る定数加算回路２３の各下位４ビット出力が印加されて
規定値格納レジスタ２０の下位３ビット出力により加算
器２２の加算結果或は定数加算回路２３の加算結果を切
り替え出力するものである。図６は８ウェイの超過数演
算回路の各回路部の入出力データを示す図であり、図８
ないし図１１の超過数の欄に示される如く規定値を超過
した数を求めることができる。
【００２８】
【発明の効果】以上の通りであって、この発明は、フェ
イルマーク信号を使用して不良解析メモリに同時に格納
されたｎサイクル分の格納データの内からフェイルの発
生したサイクルの格納データのみを発生順に並べ変えて
これを読み出すことができる。そして、規定値を超過し
たサイクルを求めることができて、並べ変えられた格納
データから規定値を超過したサイクルを除くことによ
り、有効なデータを読み出すことができる。
イルマーク信号を使用して不良解析メモリに同時に格納
されたｎサイクル分の格納データの内からフェイルの発
生したサイクルの格納データのみを発生順に並べ変えて
これを読み出すことができる。そして、規定値を超過し
たサイクルを求めることができて、並べ変えられた格納
データから規定値を超過したサイクルを除くことによ
り、有効なデータを読み出すことができる。
【００２９】以上の様にして、半導体メモリの試験結果
を記憶する不良解析メモリの記憶内容である不良の履歴
を円滑に読み出すことができる。
を記憶する不良解析メモリの記憶内容である不良の履歴
を円滑に読み出すことができる。
【図１】論理比較器および不良解析メモリの実施例を説
明する図。
明する図。
【図２】不良解析メモリの実施例の格納データの内容を
概念的に示す図。
概念的に示す図。
【図３】４ウェイのインターリーブ動作をする超過数演
算回路を説明する図。
算回路を説明する図。
【図４】図３の回路における入出力データを示す図。
【図５】８ウェイのインターリーブ動作をする超過数演
算回路を説明する図。
算回路を説明する図。
【図６】図５の回路における入出力データを示す図。
【図７】１６ウェイのインターリーブ動作をする超過数
演算回路を説明する図。
演算回路を説明する図。
【図８】図５の回路における入出力データを示す図。
【図９】図８の続き。
【図１０】図９の続き。
【図１１】図１０の続き。
【図１２】半導体メモリ試験装置の従来例を説明する
図。
図。
【図１３】フェイル数の計数比較の従来例を説明する
図。
図。
【図１４】インターリーブ動作する半導体メモリ試験装
置の従来例を説明する図。
置の従来例を説明する図。
【図１５】試験データの書き込みタイミングチャートの
従来例を説明する図。
従来例を説明する図。
【図１６】試験データの読み出しタイミングチャートの
従来例を説明する図。
従来例を説明する図。
【図１７】不良解析メモリの記載内容の従来例を示す
図。
図。
２ 試験パターン発生器 ４ 論理比較器 ５ 不良解析メモリ ６ 被試験メモリ ７1 インターリーブ回路 ７2 インターリーブ回路 ２０ 規定値格納レジスタ ２１ フェイルカウンタ ２２ 加算器 ２３ 定数加算回路 ２４ マルチプレクサ
Claims (8)
- 【請求項１】 複数ｎ台の試験パターン発生器の発生す
るシーケンスデータをインターリーブ回路を介して被試
験メモリに書き込み、被試験メモリから読み出される試
験結果である読み出しデータをインターリーブ回路を介
して読み出して複数ｎ台の論理比較器に印加し、試験結
果と期待値データとを比較して判定結果が否であったサ
イクルについてシーケンスデータおよびフェイルの発生
したデータ出力ピンの状態を示すフェイル信号を複数ｎ
台の不良解析メモリに格納するに際してフェイル信号に
基づいてフェイルが発生したことを示すフェイルマーク
信号を発生し、このフェイルマーク信号をもフェイル信
号に対応して格納し、フェイルマーク信号を不良解析メ
モリ５から順次に読み出してフェイルの発生したサイク
ルを特定することを特徴とする半導体メモリ試験方法。 - 【請求項２】 請求項１に記載される半導体メモリ試験
方法において、 ｎは４、８或は１６であることを特徴とする半導体メモ
リ試験方法。 - 【請求項３】 複数ｎ台の試験パターン発生器の発生す
るシーケンスデータをインターリーブ回路を介して被試
験メモリに書き込み、被試験メモリから読み出される試
験結果である読み出しデータをインターリーブ回路を介
して読み出して複数ｎ台の論理比較器に印加し、試験結
果と期待値データとを比較して判定結果が否であったサ
イクルについてシーケンスデータおよびフェイルの発生
したデータ出力ピンの状態を示すフェイル信号を複数ｎ
台の不良解析メモリに格納する半導体メモリ試験装置に
おいて、 論理比較器はフェイル信号に基づいてフェイルが発生し
たことを示すフェイルマーク信号を発生する回路を有
し、 不良解析メモリは論理比較器から出力されるフェイルマ
ーク信号をフェイル信号に対応して格納する格納領域を
有するものである、 ことを特徴とする半導体メモリ試験装置。 - 【請求項４】 請求項３に記載される半導体メモリ試験
装置において、 ｎは４、８或は１６であることを特徴とする半導体メモ
リ試験装置。 - 【請求項５】 請求項３に記載される半導体メモリ試験
装置において、 フェイルマーク信号を計数して計数値の下位ビットを出
力するフェイルカウンタを具備し、 規定値を格納してその下位ビットを出力する規定値格納
レジスタを具備し、 フェイルカウンタの下位ビット出力と規定値格納レジス
タの下位ビット出力を加算する加算器を具備し、 加算器の加算結果に定数を加算して下位ビットを出力す
る定数加算回路を具備し、 加算器の下位ビット出力および定数加算回路の下位ビッ
ト出力が印加されて規定値格納レジスタの下位ビットに
より加算器の出力或は定数加算回路の出力を切り替え出
力するマルチプレクサを具備する、 ことを特徴とする半導体メモリ試験装置。 - 【請求項６】 請求項５に記載される半導体メモリ試験
装置において、 フェイルカウンタはフェイルマーク信号を計数して計数
値の下位２ビットを出力するものであり、 規定値格納レジスタは規定値の下位１ビットおよび下位
２ビットを出力するものであり、 加算器はフェイルカウンタの下位２ビット出力と規定値
格納レジスタの下位２ビット出力を加算して下位２ビッ
トを出力するものであり、 定数加算回路は加算器の下位２ビット出力に２を加算す
るものであり、 マルチプレクサは加算器の下位２ビット出力および定数
加算回路の下位２ビット出力が印加されて規定値格納レ
ジスタの下位１ビット出力により加算器の加算結果或は
定数加算回路の加算結果を切り替え出力するものであ
る、 ことを特徴とする半導体メモリ試験装置。 - 【請求項７】 請求項５に記載される半導体メモリ試験
装置において、 フェイルカウンタはフェイルマーク信号を計数して計数
値の下位３ビットを出力するものであり、 規定値格納レジスタは規定値の下位２ビットおよび下位
３ビットを出力するものであり、 加算器はフェイルカウンタの下位３ビット出力と規定値
格納レジスタの下位３ビット出力を加算して下位３ビッ
トを出力するものであり、 定数加算回路は加算器の下位３ビット出力に２を加算す
る回路、４を加算する回路、６を加算する回路の３回路
より成り、 マルチプレクサは加算器の下位３ビット出力および３回
路より成る定数加算回路の各回路の下位３ビット出力が
印加されて規定値格納レジスタの下位２ビット出力によ
り加算器の加算結果或は定数加算回路の加算結果を切り
替え出力するものである、 ことを特徴とする半導体メモリ試験装置。 - 【請求項８】 請求項５に記載される半導体メモリ試験
装置において、 フェイルカウンタはフェイルマーク信号を計数して計数
値の下位４ビットを出力するものであり、 規定値格納レジスタは規定値の下位３ビットおよび下位
４ビットを出力するものであり、 加算器はフェイルカウンタの下位４ビット出力と規定値
格納レジスタの下位４ビット出力を加算して下位４ビッ
トを出力するものであり、 定数加算回路は加算器の下位４ビット出力に２を加算す
る回路、４を加算する回路、６を加算する回路、８を加
算する回路、Ａを加算する回路、Ｃを加算する回路、Ｅ
を加算する回路の７回路より成り、 マルチプレクサは、加算器の下位４ビット出力および７
回路より成る定数加算回路の各下位４ビット出力が印加
されて規定値格納レジスタの下位３ビット出力により加
算器の加算結果或は定数加算回路の加算結果を切り替え
出力するものである、 ことを特徴とする半導体メモリ試験装置。
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