KR20030068145A - 다중 포트 컴팩트 에스램의 엣-스피드 내장 자가시험장치및 그 시험방법 - Google Patents

다중 포트 컴팩트 에스램의 엣-스피드 내장 자가시험장치및 그 시험방법 Download PDF

Info

Publication number
KR20030068145A
KR20030068145A KR10-2003-7005971A KR20037005971A KR20030068145A KR 20030068145 A KR20030068145 A KR 20030068145A KR 20037005971 A KR20037005971 A KR 20037005971A KR 20030068145 A KR20030068145 A KR 20030068145A
Authority
KR
South Korea
Prior art keywords
port
data
csram
address
section
Prior art date
Application number
KR10-2003-7005971A
Other languages
English (en)
Inventor
유에지안 와이. 우
리비유 캘린
Original Assignee
노오텔 네트웍스 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=4143105&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR20030068145(A) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 노오텔 네트웍스 리미티드 filed Critical 노오텔 네트웍스 리미티드
Publication of KR20030068145A publication Critical patent/KR20030068145A/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

다중-포트 컴팩트 sRAM(CsRAM)에 대한 BIST(내장 자가 검사, built-in self test)는, 상기 CsRAM이 메모리 속도에서 검사되는 동안, 시스템 속도에서 동작되는 BIST 제어기를 사용한다. 검사를 위한 회로는 시스템 클록 사이클 당 상기 CsRAM의 다중 랜덤(random) 엑세스를 가능하게 한다. 이와 같이, 상기 CsRAM 내의 시간 조절 관련 결함이 발견된다. 상기 CsRAM은 동일하고 상보적인 검사 데이터를 이용하여 다른 포트들로부터 동시에 검사되는 "k" 섹션으로 가상적으로 분할된다. 종래 BIST 제어기는 메모리 어레이 주변에 배치된 콜러 내에 최소한의 하드웨어를 부가함으로써 사용될 수 있다.

Description

다중 포트 컴팩트 에스램의 엣-스피드 내장 자가시험장치 및 그 시험방법{At-Speed Built-in Self Testing of Multi-port Compact sRAMs }
램(Ram-random access memory)은 다수의 저장 요소 또는 셀과 각 셀에 대한 많은 수의 포트를 포함하여 구성된다. 일반적으로, 포트는 외부 장치에 접근가능한 다섯개의 커넥션, 즉 데이터인, 데이터아웃, 클록, 어드레스 및 제어커넥션을 포함한다. 단일포트 메모리에 있어서, 어드레스에 따라 셀은 순차적으로 엑세스되며, 하나의 데이터비트(0 또는1)는 각 셀로부터 각 셀로 읽혀지거나 기록된다.
전기통신에 대한 ASICs의 새로운 세대는 더 크고 더 빠른 메모리를 필요로 한다. 데이터 처리에 대한 증가된 요구를 처리하기 위하여 컴팩트 에스램(이하, CsRAM이라고 한다.)은 개발되었으며, 이는 종래 메모리의 실리콘 영역과 최고 전력소모를 줄인다. 컴팩트 에스램은 더 높은 수율과 더 낮은 비용 및 더 빠른 엑세스시간 때문 대규모로 ASICs에서 현재 사용되고 있다.
CsRAM은 다중 포트 메모리 디자인 방법론으로서, 읽기/기록(read/write)과 어드레스 디코딩 회로가 타임슬라이스(time slice) 형식으로 다중 포트 사이에서 공유되어 있다. 달리 말하면, 단일 시스템 클록사이클 내에서 각 포트는 동일한 어드레스 디코더뿐만 아니라 동일한 읽기/기록 회로를 통해서 메모리에 접근하는데 필요한 사이클 시간의 일부분을 제공받는다. 종래의 다중 포트 메모리와 비교하면, 종래의 것과 동일한 숫자의 포트를 지지하는 CsRAM은 극히 더 적은 실리콘영역을 차지한다.
통상적으로, 메모리 장치의 검사는 미리 정해진 위치에서의 데이터의 패턴을 기록하는 단계와, 각 위치로부터 상기 데이터를 읽는 단계와, 상기 위치로 기록되어야 하는 데이터를 상기 데이터와 비교하는 단계를 포함하여 구성된다.
과거에, 메모리 장치는, 제어신호와 어드레스 신호 및 데이터신호를 검사 중인 메모리에 제공하고 또한 메모리가 합격인지 불합격인지를 결정하기 위해 출력 데이터의 평가를 하는, 외부 검사기를 사용하여 제조현장에서 검사되었다.
단일 칩 상의 메모리 셀의 밀도가 증가함에 따라, 그것이 ASIC 내에 포장된 이후에 회로를 테스트해야 할 필요성 또한 증가한다. 제조 검사동안 발견되지 못한 불량은 필드에서 예측되지 못한 불량을 낳을 것이다. 예를 들면, 외부 장치로의 접속의 수가 제한된다. 메모리 전체를 통한 다중 물리적 포트의 직접적인 실행은 터무니없이 복잡하고 비현실적이다.
ASIC 내의 임베디드 메모리 블록(embedded memory block)의 검사는 매우 도전적이다. 첫째, 고속 메모리는 작은 차분 신호 스윙(differential signal swing)을 이용하여 단락 발견을 어렵게 하는 특별 검사 알고리즘이 사용되어야만 한다. 게다가, 집적회로의 규모가 증가함에 따라, 에러의 수와 형태 또한 증가한다. 결과적으로, 패턴의 실행소요 시간뿐만 아니라, 다양한 형태의 결함을 검사하기 위해 필요한 검사 패턴의 갯수 또한 메모리 크기에 따라 증가한다.
더구나, 배열이 로직(logic) 안에 깊이 내장되어 있을 때에는, 기록, 읽기와 그 이후의 응답의 비교를 위한 메모리에의 엑세스는 주요한 도전의 하나이다. 결과적으로, 고속 메모리의 결함 평가를 위해 필요한 검사 패턴은 더욱 복잡해지며, 이는 검사시간과 칩의 크기를 증가시킨다. 이 문제에 대한 일반적 해결책은 칩 자체에 부가적인 검사회로를 내장하고 내장 자가시험(BIST, 이하 BIST라 한다.)을 실시하는 것이다. ASIC 내에 BIST를 내장시키는 것은 최소의 검사시간으로 매우 높은 결함 커버리지(coverage)를 얻기 위한 세련된 방법이다.
전류 BIST 제어기는 기록, 읽기 및 비교 작동의 특정의 순서를 제공하는 유한상태기계(Finite state machine)를 포함한다. 검사는 필요할 때는 언제나 사용자에 의해 행해질 수 있거나 스타트시 자동적으로 시작될 수도 있다. 명세서 전체를 통하여 사용되었듯이, "BIST 제어기"는 BIST를 실행하는 회로를 말하는 반면에 "BIST"는 실제 검사를 말한다.
CsRAM을 검사하는 방법은, CsRAM의 제어로직에 대한 스캔 검사(scan test)인 제 1 검사와 메모리 자체를 검사하기 위한 통상의 BIST인 제 2 검사를 포함하여 구성된다. 이 방법은 제어로직과 메모리 내의 고정 결함에 대한 좋은 커버리지를가지고 있음에도 불구하고, 메모리에 내의 많은 시간조절 관련 결함을 잡아내는 데 실패한다.
요약하면, 종래 메모리 검사 방법론은 CsRAM에 적용될 때 만족스러운 커버리지를 내지 못한다. 이것은 CsRAM이 시스템클록보다 몇 배나 빠른 그 내부 클록에서 작동한다는 사실에 주로 기인한다. 현재, CsRAM은 매우 낮은 시스템 클록 속도에서 검사되고 있으며, 따라서, 많은 시간조절 관련 결함이 극복되지 않고 있다.
메모리 내에서 모든 시간조절 관련 결함을 발견하기 위해, 전메모리속도(full memory speed)에서 CsRAM을 검사하기 위한 현실적인 방법에 대한 필요가 있다.
본 발명은 일반적으로 메모리 검사 방법 및 그 장치, 특히 다중 포트 컴팩트 에스램(multi-port compact static random access memories)의 엣-스피드 검사(at-speed testing)를 위한 내장 자가시험(Built-in self test)과 관련된다.
본 발명의 다른 목적과 장점은 첨부된 도면과 관련하여 아래의 상세한 설명을 읽음으로써 명확해질 것이다.
도 1A는 2 포트 CsRAM의 구조를 나타낸다.
도 1 B는 CsRAM 에 대해 쓰이고 있는 기호를 나타낸다.
도 2는 본 발명에 따라 도 1A의 상기 CsRAM을 검사하기 위한 시스템 클록과 내부 클록에 대한 파형을 도시한다.
도 3A는 도 1A의 2포트 CsRAM과 본 발명에 따른 검사 방법에 의해 사용되는 용어를 도시한다.
도 3B는 상기 검사방법의 관점으로부터 보여지는 단순화된 2포트 CsRAM을 도시한다.
도 4는 본 발명에 따른 2포트 CsRAM에 대한 상기 검사의 단계를 도시한다.
도 5는 2포트 CsRAM에 대한 본 발명에 따른 엣-스피드 BIST(at-speed BIST)의 병렬 실행을 도시한다.
도 6은 2 포트 CsRAM을 위한 본 발명에 따른 엣-스피드 BIST의 직렬 실행을 나타낸다.
도 7은 로컬 비교기를 가지는 도 5의 상기 BIST 콜러(collar)의 또 다른 구현체를 나타낸다.
도 8은 개량된 결함 커버리지 검사를 위한 도 5의 상기 BIST 콜러의 또 다른 구현체를 나타낸다.
유사한 참조들은 유사한 유닛을 나타내기 위하여 상기 기술내용을 통하여 사용될 것이다.
본 발명의 목적은 상기 언급한 종래 기술에 의한 BIST 제어기의 단점의 전체 또는 그 일부분을 완화하는 것이다.
본 발명의 다른 목적은 표준 BIST 제어기를 사용하여 CsRAM 내의 대부분 또는 모든 시간조절 관련 결함을 발견하는 것이다. 본 발명에 따른 상기 방법은 종래 메모리 배열 주위에 최소한의 부가적인 검사 회로도(circuitry)와 종래 검사 알고리즘에 대한 최소한의 변화를 필요로 한다. 본 발명은 또한 그 하나 자체로 BIST제어기로서 실행될 수 있다는 것이 이해될 것이다.
본 발명의 일 측면에 따른면, 상기 CsRAM의 동작 속도에서 2 포트 CsRAM을 검사하는 방법이 제공된다. 상기 방법은 제 1 검사 세션(session)과 제 2 검사 세션을 포함하여 구성된다. 상기 제 1 세션은, 제 1 검사데이터 세트와 상기 제 1 세트와 동일하거나 상보적일 수 있는 제 2 검사데이터 세트를 발생시키는 단계와; 상기 제 1 검사데이터 세트는 상기 CsRAM의 제 1 섹션에, 상기 제 2 데이터 세트는 제 2 섹션에 동시에 기록하는 단계와; 제 1 출력데이터는 상기 제 1 섹션으로부터, 제 2 출력데이터는 상기 제 2 섹션으로부터 읽는 단계와; 상기 제 1 출력과 제 2 출력을 상기 각각의 제 1과 제 2 검사데이터 세트와 비교하는 단계와; 상기 제 1 출력이 상기 제 1 검사데이터와 다르거나 상기 제 2 출력이 상기 제 2 검사 데이터와 다른 때는 언제나 결함을 선언하는 단계를 포함하여 구성된다.
제 2 세션은, 상기 CsRAM의 상기 제 2 섹션에는 상기 제 1 검사데이터 세트를, 상기 제 1 섹션에는 상기 제 2 검사데이터 세트를 동시에 기록하는 단계와; 상기 제 1 출력데이터를 상기 제 2 섹션으로부터, 상기 제 2 출력데이터를 상기 제 1 섹션으로부터 읽는 단계와; 각각의 출력을 각각의 제 1과 제 2 검사데이터 세트와 다시 비교하는 단계와; 상기 제 1 출력이 상기 제 1 검사데이터와 다르거나 상기 제 2 출력이 상기 제 2 검사데이터와 다른 때에는 언제나 결함을 선언하는 단계를 포함하여 구성된다. 2-포트 CsRAM을 검사하는 상기 방법은 다중 포트 CsRAM의 검사에 적용될 수 있다.
본 발명의 또 다른 측면에 따르면, 제 1과 제 2 포트를 가진 CsRAM에 대한 검사회로가 제공된다. 상기 회로는, 상기 CsRAM의 제 1과 각 제 2 섹션 내의 검사 어드레스와 시스템 어드레스 중의 하나를 선택하기 위한, 상기 제 1 포트에 대한 제 1 어드레스 멀티플렉서 유닛(address multiplexer unit) 및 상기 제 2 포트에대한 제 2 어드레스 멀티플렉서 유닛과; 상기 제 1과 각각의 상기 제 2 섹션 내의 검사 데이터 워드(test data word)와 시스템 데이터 워드 중의 하나를 제공하기 위한, 상기 제 1 포트에 대한 제 1 데이터 멀티플렉서 유닛(data multiplexer unit) 및 상기 제 2 포트에 대한 제 2 데이터 멀티플렉서 유닛과; 상기 제 1 포트에 대한 제 1 W/R 멀티플렉서 유닛과 상기 제 2 포트에 대한 제 2 W/R 멀티플렉서 유닛에 있어, 상기 제 1과 제 2 섹션 모두에 대한 검사 기록/읽기(write/read) 명령 및 시스템 기록/읽기 명령 중의 하나를 제공하기 위한 상기 W/R 멀티플렉서 유닛들과; 상기 시스템클록보다 더 빠른 메모리 동작속도에서 상기 CsRAM의 검사를 실행하기 위하여, 상기 제 1과 제 2 포트에 동시에 검사 어드레스와 검사 데이터 워드 및 검사 기록/읽기 명령을 발생시키고 상기 CsRAM으로부터 출력 데이터를 받기위한 BIST(내장 자가 검사) 제어기를 포함하여 구성된다.
유리하게도, 본 발명에 따른 상기 방법은, 상기 CsRAM이 상기 메모리의 상기 동작속도에서 검사되기 때문에 종래의 검사 방법론에 의해서는 감당되지 않는, CsRAM내의 대부분의 또는 모든 상기 시간조절 관련 결함을 발견한다.
도 1A는 2포트 CsRAM(10)의 블록도이다. 도 1A에 따르면, sRAM(15)은 종래단일 포트 sRAM이다. 입력 멀티플렉서(14, 16, 18)과 sRAM의 출력부 의 래치(latch, 17, 19)는 2포트 CsRAM 내의 단일 포트 sRAM(15)를 변환하기 위해 사용된다. 내부 클록 제너레이터(generator, 12) 내부 클록 f0와 f1을 트리거시키기 위하여 상기 시스템 클록(이하 sysClk이라 한다.)을 사용하며, 그것은 도 2와 관련하여 이후에 논의될 것이다. 클록 f0와 f1은 상기 메모리 클록 cki를 획득하기 위하여 가산기(22)에 더해진다. 클록 f1은, 상기 각 데이터 어드레스를 선택하기 위한 상기 입력 멀티플렉서(14, 16 및 18)를 인에이블(enable) 시키고, 상기 메모리 셀로의 신호를 제어하고, 상기 셀로부터의 또는 셀로의 상기 데이터를 읽거나/쓰는 데 사용된다. 클록 f0와 f1은 상기 CsRAM(10)의 상기 두 포트(p0, p1) 중의 각 하나에 상기 데이터 출력을 제공하기 위하여 출력 래치(17 및 19)에 의해 역시 사용된다. 버퍼(11, 13 및 21, 23)은 적당한 지연을 나타내며, 그 구성은 사용된 상기 기술에 의해 결정된다.
도 1B는 상기 기호들은 상기 2포트 CsRAM(10)의 입력과 출력을 나타내는데 사용된다는 것을 보여준다. 신호 W0, D0, Add0및 Q0는 상기 CsRAM(10)의 상기 제 1 포트 p0에 대한 상기 기록 인에이블(write enable)과 데이터 입력과 어드레스 및 데이터 출력을 나타낸다. 마찬가지로, 신호 W1, D1, Add1및 Q1은 상기 CsRAM(10)의 제 2 포트 P1에 대한 상기 기록 인에이블과 데이터 입력과 어드레스 및 데이터 출력을 나타낸다.
상기 2포트 CsRAM(10)의 작동은 도 1A, 1B, 2 및 3A와 관련하여 기술된다. 각 sysClk 동안, 신호 W0/W1, D0/D1및 Add0/Add1은 상기 sysClk 상승 가장자리로부터의 간격 이후에 CsRAM(10)에 주어진다. 처음에, 제너레이터(12)는 도 2에 도시된 바와 같이 제 1 펄스 f0를 발생시킨다. 이 당시 f1은 0이기 때문에, 이러한 f0펄스는 라인(line) W와 Add0및 D0를 인에이블 시키면서 상기 제 1 포트 P0상의 셀 15'에의 접근을 트리거시킨다. 만일 W0가 "1"이라면 기록 작동(operation)은 Add0에 의해 미리 선택된 어드레스에서 셀(15)로 D0를 기록한다. 만일, W0가 "0"이라면, 읽기 작동(operation)은 셀 15'의 내용을 읽고 상기 대응하는 출력 래치(17) 내에서의 상기 결과를 래치한다.
도 2의 b로 도시된 바, 상기 sysClk의 상기 상승 가장자리에 관련한 어떤 지연 이후에, 상기 제너레이터(12)는 상기 제 2 클록 펄스 f1을 발생시킨다. 펄스 f1은 W1과 Add1및 D1을 인에이블 시키면서, 상기 제 2 포트 p1상에서 상기 셀 15'에의 접근을 트리거시킨다. f0와 f1간의 위상차는 Δ로 나타내어 진다. 펄스 f1은 상기 sysClk의 상기 상승 가장자리 또는 펄스 f0의 상기 상승 가장자리에 의해 발생될 수 있다고 이해될 수 있다.
도 2는 상기 시스템 클록 sysClk과 본 발명에 따라 2포트 CsRAM을 검사하기 위해 사용된 주파수 f0와 f1와의 상기 시간조절(timing) 관계를 나타낸다. 상기에서지적된 바와 같이, sysClk의 각각의 상승 가장자리는 f0펄스와 f1펄스를 트리거시킨다. SysClk f0와 f1간의 상기 시간조절 관계는 고정되어 있다. 다른 말로 하면, f0와 f1의 펄스 간격은 고정되고, f0와 f1의 위상 쉬프트(a 및 b)도 역시 sysClk 의 상기 상승 가장자리와 관련하여 고정되며, f0와 f1은 상기 sysClk의 사이클시간과는 독립적이다. 결과적으로, sysClk의 각각의 상승 가장자리에서, 상기 sysClk(10)은 1/Δ의 고정주파수로 두번 엑세스된다. 주파수 1/Δ는 일반적으로 상기 sRAM 기술이 허용하는 최고 주파수이고 각각 메모리 타입에 대해 특징적이다.
CsRAM의 사용은 다중 포트 메모리의 실리콘 영역을 줄이는 것을 도왔으며, 이렇게 하여 ASIC 내로의 더 많은 작용의 통합을 가능하게 하였다. 따라서, CsRAM에 대한 상기 검사 방법은 더 매력적이다. 상기에서 논의된 바와 같이, 상기 시스템 클록은 상기 내부클록(cki) 보다 매우 느리기 때문에, 종래 BIST 기술에 의한 CsRAM, 특히 시간조절 관련 결함에 대한 높은 검사 품질을 달성하는 것은 어렵다.
도 3A는 2포트 CsRAM(10)을 도시하며 본 발명에 따른 상기 검사 방법과 상기 용어를 정의하기 위해 제시된다. 상기 검사 방법의 관점으로부터 보여지는 바와 같이, 도 3B는 단순화된 2포트 CsRAM(10)이다. 상기 방법은 다중 포트 컴팩트 sRAM에 균등하게 적용될 수 있으며, 2포트의 예는 다중 포트 CsRAM을 검사하기 위한 상기 기본 개념을 설명하기 위해 제공된다는 것이 이해될 것이다.
상기 현재 발명에 따르면, 상기 sysClk보다 적어도 "k"배 더 빠른 속도로 작동중인 k-포트 CsRAM을 검사하기 위하여, 상기 CsRAM은 한 시스템 클록 사이클 동안 "k" 포트들로부터 "k" 섹션들로 나누어지고 "k"번 엑세스된다("k"는 양의 정수이다.). 더구나, 상기 메모리는 균등한 섹션들로 나누어 진다. 도 1의 상기 구현체에 있어서, 종래 단일 포트 sRAM(15)은 두 개의 균등한 섹션들로 나누어 지고, 동일한 시스템 클록 제너레이터(12)를 사용한 두 개의 독립적인 포트로부터 엑세스 될 수 있다.
본 발명의 일 구현체에 따르면, CsRAM(10)은 논리적으로 동일 사이즈의 두 개의 섹션(예를 들어 섹션 S0와 S1)으로 나누어진다. 각 섹션 S0와 S1은, 동일하거나 상보적인 검사 데이터를 가지고 다른 포트 p0, p1으로부터 동시에 검사된다.
다음의 표기는 검사 방법을 기술하기 위하여 사용된다. 워드(word)의 수, 즉 상기 메모리의 크기는 "w"로 표기되고, "n"은 포트 당, 워드 당 비트의 수를 나타낸다. "n" 비트의 워드가 82에 예로 주어져 있다. CsRAM(10)은 "c"열들(column, 83)과 "r"행들(row, 84)의 배열이다. 색인 "i"는 셀 15'의 행 어드레스를 지칭하기 위해 사용되고, "i"는 0, 1, 2...(r-1)이 될 수 있다. 색인 "j"는 셀 15'의 열 어드레스를 지칭하기 위해 사용되고, "j"는 0, 1, 2...(c-1)이 될 수 있다.
상기에서 논의된 바와 같이, sRAM(15)내에는 각 셀 15'에 대한 두개의 포트가 있고, 따라서, 셀에 대해 두 개의 다른 행이 있다(포트 p1에 하나, 포트 p2에 또 다른 하나). 따라서, "ar0[i]"와 "ar1[i]"는, 포트 p0와 p1에 각각 엑세스되었을 때, sRAM(15)의 동일 셀에 대한 상기 행 어드레스를 나타낸다. 마찬가지로, sRAM(15)내의 셀 15'는 두 개의 다른 열 어드레스를 역시 가진다(포트 p0에 하나, 포트 p1에 또 다른 하나). 따라서, "ac0[i]"와 "ac1[i]"는 동일 셀(15)에 대한 열 어드레스를 나타낸다.
포트 p0에 엑세스 되었을 때, sRAM(15) 내의 셀 15'의 전체 어드레스는, Add0={ar0[r-1],...,ar0[0], ac0[c-1],..., ac0[0]}이고, 포트 p1에 엑세스 되었을 때, sRAM(15) 내의 셀의 전체 어드레스는, Add1={ar1[r-1],...,ar1[0], ac1[c-1],..., ac1[0]}이다.
도 3B는 S0와 S1으로 분리된 상기 CsRAM(10)을 직관적으로 보여준다. 완전한 결함 커버를 위해, 각각의 포트 p0, p1은 각각의 섹션 S0와 S1을 한 번씩 검사해야 한다. 다른 말로 하면, 두개의 검사 세션이 2 포트 CsRAM(10)에 대하여 필요하다. 상기 제 1 세션에서, S0는 p1으로부터의 섹션 S1의 상기 검사와 동시에 p0로부터 검사되어진다. 이것은 도 3B에 표시된 선(lines)에서 보여진다. 이러한 경우, Add0는 섹션 S0내의 셀 위치를 정의하며, Add1은 섹션 S1내의 셀 위치를 정의한다. 제 2 검사 세션에서는, 상기 전체의 CsRAM(10)의 검사를 완수하기 위해, p0로부터의 검사 섹션 S1과 동시에 섹션 S0가 p1으로부터 검사된다. 제 2 검사 세션에서, Add0는 S1내의 셀 위치를 정의하고, Add1은 S0내의 셀 위치를 정의한다. 이것은 도 3B의 실선으로 보여지고 있다.
게다가, 상기 메모리에 대한 병렬 검사는 상기 방법에 대한 것으로 가정된다. 즉, 워드는 한번에 하나로 공급되고 검사 응답은 한 번에 한 워드로 읽혀진다. 따라서, 이 방법은 수정된 병렬 BIST 라고 역시 불리어 진다.
도 3B에 따른 예시적인 검사 방법은 두 개의 검사 세션을 사용함으로써 여분의 검사 시간을 부과하지 않는다. 이것은, 각 검사 세션이 상기 메모리 스페이스의 단지 절반만을 검사하고, 그리하여 단일 세션내에서 전체 메모리 스페이스를 검사하는 단일 포트 sRAM에 대한 종래의 접근과 비교하여 단지 절반의 검사시간만을 필요로 하기 때문이다.
본 발명에 따른 상기 검사 방법의 상기 두개의 세션은 sRAM 검사를 위해 사용되는 상기 BIST를 사용할 수 있다.- 예를 들어 단일 포트 sRAM에 대하여 A.J. Van de Goor("Testing semiconductor memories", Wiley Publishers, April 1996)에 의해 또는 다중 포트 종래 sRAM에 대하여 Wu et al.("BIST for multi-port RAMs", pp. 1081-7735, 1997 IEEE)에 의해 제안된 알고리즘 등.
본 발명에 따르면, 이러한 또는 다른 검사 알고리즘은 다중 포트 CsRAM을 검사하기 위해 약간 수정될 수 있다. 예를 들어, 이 섹션은 본 발명에 따른 상기 엣-스피디(at-speed) CsRAM 검사에 사용되는 수정된 MARCH C-(March "C" minors) 검사 알고리즘을 나타내지만, 본 발명이 다른 BIST 알고리즘에도 마찬가지로 최소한의 수정을 하여 적용될 수 있다는 것이 이해될 것이다.
도 4는 본 발명에 따른 상기 검사의 단계를 도시한다. 상기 단계는 셀에서셀로의 기록과 읽기 동작 흐름의 오름 또는 내림과 같이 셀이 순서적으로 검사된다는 것은 직관적으로 기술하기 위하여, 흐름 단계라고 또한 불리어 진다. 포트당 워드당 "w"워드와 "n"비트 및 "r"행과 "c"열의 2포트 CsRAM(10)을 검사하기 위해, 종래 BIST 제어기는 단번에 하나의 sRAM에 엑세스(검사)함으로써 두개의 가상 단일 포트 sRAM을 순서적으로 검사하는 데 사용된다. 각각의 가상 단일 포트 RAM은 (r-1)행들과 "c"열들에 배열된 워드당 "2n"비트를 가진 "w/2" 워드들을 가진다. 대신에, 상기 단일포트 가상 메모리는 "r"행들과 (c-1)열들 내에 배열된 워드당 "2n"비트들을 가진 w/2 워드들을 가질 수 있다.
이러한 가상 CsRAM(85와 86)은 각각 도 4에 밝은 영역과 회색 영역으로 도시되어 있다. 이러한 두 개의 가상메모리로의 분리는 영구적인 것은 아니며, 상기 검사 중에 상기 흐름 단계에 따라 바뀔 수 있는 것이라는 것이 이해될 것이다.
상기 가상 또는 논리적인 분리의 결과, 상기 종래 BIST 제어기를 위한 콜러(collar)는 상기 메모리(10)에 2n-비트 와이드 검사데이터(2n-bit wide test data)와 [(r-1)+c] 비트 어드레스를 제공하기 위해 다소 수정되어야 하고, "2n" 비트 와이드 검사 응답을 체크해야 한다. 게다가, 상기 종래 BIST 제어기는 상기 각각의 기록/읽기 작동을 위한 CsRAM(10)의 상기 단일 포트 가상 메모리(85와 86)을 선택하기 위한 멤셀 신호(memSel signal)을 발생시켜야 한다. 상기 멤셀은 상기 CsRAM(10)에 대한 행 어드레스 ar0[r-1]와 ar1[r-1]의 가장 유효한 비트로 사용된다. 예를 들어, 제 1 가상 sRAM(85)이 p0로부터 검사되고 있을 때, 멤셀=0이고, 제2 가상 sRAM(86)이 p0로부터 검사되고 있을 때, 멤셀=1이다.
도 4에 따르면, 문자 R과 W는 각각 read와 write 동작을 나타낸다. 문자 d와(이하, dbar라 한다.)는 각 어드레스로부터 기록/읽혀진 검사데이터와 상보적인 검사데이터를 나타낸다. 화살표는 상기 각 단계에 대한 오름흐름 또는 내림흐름을 나타낸다. 흐름의 방향은 색인 "up"와 "down"라는 표현으로 지시된다. S0또는 S1은 기록/읽기 동작이 적용되는 섹션을 나타낸다. read-up과 read-down, write-up과 write-down이라는 용어는 각 가상 메모리에서 행해지는 동작에 대한 흐름방향을 지시한다.
검사 데이터는 sysClk 의 상승 가장자리에 적용된다. 상기 내부클록 f0는 처음 발생되므로, D0에서의 검사데이터는 가상 메모리(85) 내 어드레스 Add0에서의 상기 셀에 처음 적용된다. 상기 동일한 sysClk 사이클 내에서, D에서의 검사데이터는 상승가장자리 f1에서 어드레스 Add1에서의 셀에 적용된다. 상기에서 지적된 바와 같이, Add0와 Add1은 상기 메모리(10)의 각각 다른 섹션 내의 두개의 다른 저장 셀을 가리킨다.
추이(transition)를 발생시킴으로써 시간조절 관련 결함을 커버하기 위하여, 도 4의 예에서 포트 p0와 p1에서의 검사데이터는 반대 또는 상보적인 수치, 즉 D1=(이하, Dbar라 한다.)를 가진다. 이것은, 만약 로직 "1"이 어드레스 Add0로셀 내에 기록된다면 로직 "0"는 어드레스 Add1으로 상기 셀에 기록된다는 것 등등을 의미한다. 이와 같이, 상보적인 검사 응답은 읽기 동작(read operation) 동안 클록 f0와 f1을 각각 가지는 어드레스 Add0와 Add1으로부터 읽혀진다.
상기 두개의 포트 p0, p1및 다른 주소에 대하여 두개의 상보적인 검사 데이터 세트의 사용 때문에, 상기 CsRAM(10)의 D, Add 및 Q 상의 상기 신호는 두 쌍의 f0와 f1에 대하여 항상 스위칭을 하고 있다. 이러한 빠른 스위칭은 예를 들어 도 1에 도시된 입력 멀티플렉서(14, 16, 18) 및 출력 래치(17, 19)와 같은 관련 회로와 상기 sRAM 셀 15'의 상기 시간조절(timing)에 최대의 스트레스를 제공한다.
도 4에 도시된 방법은, 각각 제 1과 제 2 섹션 내에서 6 단계로, 두 섹션 내에서 행해진다.
제 1 검사 세션은, 각 단계들이 각각의 가상 메모리 상에서 동시에 그리고 반대방향으로 읽기/기록 동작으로 수행하는, 1-6의 단계들을 포함하여 구성된다. 상기에서 지적된 바와 같이, 검사데이터 d가 가상 메모리(85)으로부터 특정한 방향으로 읽혀질 때, 상보적인 검사데이터 dbar는 자신의 위치에서 동일한 방향으로 읽혀진다. 또한, 검사데이터 d가 가상메모리(85) 내에서 한 방향으로 기록될 때, 상보적인 검사데이터 dbar는 가상메모리(86) 내에서 반대방향으로 기록된다.
단계 1은, 제 1 세션이 가상메모리(85)의 증가방향으로 연속적인 어드레스를 가지는 w/2 검사 데이터 워드를 기록하고 가상메모리(86)의 감소방향으로 연속적인 어드레스를 가지는 w/2 상보적 검사 데이터 워드를 기록하는 것과 함께 시작한다는것을 가리킨다. 단계 1의 말단에서는, 가상 메모리(85와 86)에 기록된 상기 데이터는 상보적인 수치를 가진다. 단계 1 동안 수행된 읽기 동작은 상기 검사 방법과는 아무런 관련이 없다.
이것은 다음에 의해 설명될 수 있다.
단계 1 : {(Wd)upS0:(Wdbar)dnS1};// 제 1 세션에 대한 메모리 초기화
단계 2 : {(Rd Wdbar)upS0:(Rdbar Wd)dnS1};// 제 1 세션 시작;
단계 3 : {(Rdbar Wd)upS0:(Rd Wdbar)dnS1};
단계 4 : {(Rd Wdbar)dnS0:(Rdbar Wd)upS1};
단계 5 : {(Rdbar Wd)dnS0:(Rd Wdbar)upS1};
단계 6 : {(Rd Wdbar)upS0:(Rdbar Wd)dnS1};// 제 1 세션 완성;
상기에서 d는 n-비트 벡터가 될 수 있다; 예를 들어 00...000 또는 0101...0101;
Rd와 (Rdbar)는 읽기 d(dbar) 동작을 나타낸다.;
Wd(Wdbar)는 기록 d(dbar) 동작을 나타낸다.;
(...):(...)는 상기 두 포트에서의 동시적인 두개의 동작을 나타낸다.;
상기 아래첨자 upS0(dnS0)은 섹션 S0에 대한 상승(하강) 흐름 검사를 나타내고; 상기 아래첨자 upS1(dnS1)은 섹션 S1에 대한 상승(하강) 흐름 검사를 나타낸다.;
제 2 검사 세션은, w/2 검사 데이터 워드가 가상메모리(86)의 증가방향으로연속적인 어드레스에 기록되고, w/2 상보적 검사 데이터 워드가 가상메모리(85)의 감소방향으로 연속적인 어드레스에 기록되는, 단계 7과 함께 시작된다. 가상 메모리(85와 86)에 기록된 상기 데이터는 반대되는 수치를 가지며, 상기 제 1 세션 적용과 관련하여 상기에서 논의된 바와 동일한 규칙을 가진다. 단계 7동안 수행되는 읽기 동작은 검사방법과는 아무런 관련이 없다.
이것은 제 2 세션의 단계 7-12에 대한 다음의 기술을 제공한다.
단계 7 : {(Wd)upS1:(Wdbar)dnS0};// 제 2 세션에 대한 메모리 초기화
단계 8 : {(Rd Wdbar)upS1:(Rdbar Wd)dnS0};// 제 2 세션 시작;
단계 9 : {(Rdbar Wd)upS1:(Rd Wdbar)dnS0};
단계 10 : {(Rd Wdbar)dnS1:(Rdbar Wd)upS0};
단계 11 : {(Rdbar Wd)dnS1:(Rd Wdbar)upS0};
단계 12 : {(Rd Wdbar)upS1:(Rdbar Wd)dnS0};// 검사 완수;
상기에서 본 바와 같이, 각각의 흐름 동작은 상기 대응하는 메모리 섹션의 전체 어드레스 공간을 통해서 수행되며, 상기 대응하는 메모리 섹션은 상기 전체 2포트 CsRAM(10)의 상기 메모리 공간의 절반에 해당된다. 상기 메모리의 분할에 의하여, 각 섹션에서의 흐름에 대한 어드레스의 연속성은 연속적일 수도 있고 그렇지 않을 수도 있다. 예를 들어, 만약 상기 분할이, Add0가 행 어드레스의 가장 유효한 비트를 제외한 모든 비트 위치에서 Add1과 동일한 경우라면,
ar0[r-1]=ar1[r-1], ar0[r-2]=ar1[r-2], ..., ar0[0]=ar1[0],
ac0[c-1]=ac1[c-1], ..., ac0[0]=ac1[0]이고, 각 메모리 섹션 내의 상기 어드레스는 연속적일 것이다.
상기 메모리의 분할과 검사 어드레스의 연속성과는 관계없이, 상기 알고리즘에 따른 상기 결함 커버리지는 동일하다. 다시, 상기 시스템이 상기 시스템 클록 속도에서 동작을 계속하는 동안에, 검사는 메모리 동작 속도에서 수행된다.
도 5는 20에서 상기 발명에 따라 병렬 BIST 를 수행하기 위한 종래 BIST 제어기(30)을 가지는 수정된 콜러(collar, 25)를 도시한다. 굵은 선의 연결선은 버스(bus)를 도시하며, 상기 버스의 크기는 도5에 역시 나타나 있다. 회색으로 표시된 영역(25) 내의 회로는 "BIST 콜러"로 역시 정의된다. 이러한 예에서, BIST 제어기(20)은 2포트 CsRAM(10)을 검사하기에 적합하다. 그럼에도 불구하고, 2포트 CsRAM(10)에 대한 동작의 원리와 회로가 이해될 때, 콜러(25)에 대한 다른 변형물 다중 포트 CsRAMdml 다른 형태에 대하여 쉽게 고찰될 수 있다. 역시 상기에서 지적된 바와 같이, 상기 CsRAM(10)의 엣-스피드 검사(at-speed testing)는 콜러(25)를 사용하여 그리고 상기 BIST 제어기(30)의 동작에 최소한의 변화를 주면서 완수된다.
콜러(25)는 각각의 포트 p0또는 p1에서 수행되는 각각의 작용을 위한 어드레스 멀티플렉서(24와 24'), 데이터 멀티플렉서(26과 26') 및 W/R 멀티플렉서(28과 28')를 포함하여 구성된다. 상기 콜러(25)는 포트 p0에 대한 라인 51, 53, 55 및 60과 포트 p1에 대한 라인 61, 63, 65 및 70의 상의 상기 ASIC,의 나머지에 연결된다. "from the functional blocks"라고 표시된 연결선을 통하여 그리고 상기 검사모드에서는 BIST 제어기(30)에 대한 연결선을 통하여 상기 ASIC의 상기 작용 블록(functional blocks)에 연결될 때, 상기 멀티플렉서는 양(both) 정상모드에서 CsRAM(10)의 동작을 허용하기 위해 제공된다.
따라서, p0에 대한 상기 어드레스 멀티플렉서(24)는, 메모리(10)의 섹션 S0에서 셀이 엑세스되는 행과 열을 식별하는, (r+c) 비트 폭인 어드레스 신호를 수신한다. 상기 메모리의 행과 열의 수가 양 포트에 대하여 동일하므로, 포트 p1에 대한 어드레스 멀티플렉서(24')는 (r+c) 비트 폭인 어드레스를 역시 수신한다. BIST 제어기(30)은 각 섹션에서 각 셀 어드레스를 확실히 식별하기 위해, 라인 35 상의 상기 메모리(10)에 [(r-1)+c] 비트 폭의 어드레스를 발생시킨다. 게다가, BIST 제어기(30)는 라인 34 상에 멤셀을 제공하고, 인버터(43)는 제 1 섹션 S0와 제 2 섹션 S1사이에서 선택하기 위해 제공되며, 이 예에서는 상기 신호는 상기 행 어드레스의 가장 유효한 비트이다. 달리 말하면, 멤셀은 ar0[r-1]과 ar1[r-1]을 대체한다. 각각의 포트에 대한 상기 어드레스의 상승 또는 하강 흐름은 콜러(25)에 위치한 인버터(42)를 통하여 얻어진다. 인버터(42)는 두개의 가상메모리 상에서의 동시적인 읽기와 기록 동작에 대한 상기 어드레스가 반대라는 것을 또한 확증한다. 인버터(44)는 상기 BIST 제어기(30)이 검사 응답의 동일한 세트를 비교하는 것을 허용한다.
상기 데이터멀티플렉서(26과 26')는 "n"비트를 수신하는 데 여기서, "n"은 워드의 크기(size)이다. 따라서, BIST 제어기(30)은 라인 37 상에서 n-비트 폭의 검사데이터를 발생시키며, 그리고 그것은 다시 상기 메모리(10)를 두개의 섹션으로 상기 가상 분할한 결과이다. 인버터(41)는 포트 p0와 관련하여 포트 p1상에 n-비트 폭의 상보적인 검사 데이터의 제 2 세트를 항상 제공하는 데 사용된다. 상기 R/W 멀티플렉서(28과 28')는 읽기 또는 기록 동작(read or write operation)을 나타내는 단일 비트 제어신호(38)를 수신한다. 만일, 상기 제어신호가 "1"이면 기록 동작이 수행된다.
도4와 관련하여 설명된 바와 같이, 양(both) 가상 메모리는 동시에 읽기 또는 기록 동작을 달성하지만, 상기 데이터가 상보적인 수치를 가지는 동안에, 상기 어드레스는 반대 방향으로 진행하고 있다. 따라서, 상기 제어신호는 양 포트에 대하여 동일하다. 출력 라인(60과 70)에서의 상기 검사 응답은 n-비트 폭이고, 셀 내에 기록된 상기 데이터가 상기 셀로부터 읽어지는 상기 데이터와 동일한지를 점검하기 위하여 상기 BIST 제어기(30)에 의해 사용되어 진다. BIST 제어기(30)와 CsRAM(10) 모두는 36에 도시된 시스템 클록 sysClk과 함께 동기화 된다.
상기에서 언급된 바와 같이, 상기 수정된 BIST 제어기(20)는 동작에 대한 일반 모드와 검사 모드를 가진다. bist-en=1이 도착되면, 라인 39상의 biston 신호는 버퍼/멀티플렉서(24, 26, 28과 24', 26', 28')로부터의 상기 데이터를 선택하고 상기 BIST 는 시작한다. 제어기(30)는 먼저 멤셀(memSel)을 "0"으로 설정하고, 그리하여 ar0[r-1]=0이 되고 ar1[r-1]=1이 된다. 이 경우, 상기 BIST 제어기(30)는 포트 p0를 통한 상기 메모리 공간의 하위 절반 S0를 검사하고 p1을 통한 상기 메모리 공간의 상위 절반 S1을 검사하며, 여기서 각각은 반대방향으로 진행한다. 상기 세션동안, 상기 BIST 는 도 4의 상기 흐름단계 1-6을 실행하고 종래 sRAM 의 절반에 대한 MARCH C- 검사를 완수한다.
제 1 검사 세션이 완수될 때, 상기 BIST 제어기(30)은 멜셀(memSel)=1로 설정하고 동일한 MARCH C- 검사를 반복한다. 제 2 세션 동안, ar0[r-1]=1이고 ar1[r-1]=0 이며, 상기 BIST 제어기(30)은 포트 p1을 통한 상기 메모리 공간의 하위 절반 S0와, p0을 통한 상기 메모리 공간의 상위 절반 S1을 검사한다. 상기 제 2 검사 세션은 도 4와 관련하여 기술된 상기 단계 7-12와 대응한다. 상기 검사가 완수되면, 상기 BIST 제어기(30)은 신호를 bist_done와 bist_pass로 설정한다.
종래 BIST 제어기와 비교되는 소프트웨어변화의 관점에서, 상기 실행은 상기 종래 BIST 제어기(30)가 적어도 n-비트 폭의 검사데이터를 발생시키고 2n-비트 폭의 검사 응답을 체크하는 것을 요구한다.
하드웨어의 관점에서, 상기 BIST 콜러(25)에 부가된 (2n+r+c) 인버터, 즉 (n) 인버터(41), (n) 인버터(44), (r-1+c) 인버터(42) 및 하나의 인버터(43)가 있다. 종래 BIST 제어기는 도 5의 제어기(20)과 동일한 양의 멀티플렉서를 요구한다는 것이 언급될 것이다. 더욱이, 본발명은 동일한 용량(capacity)에 대하여 상기 종래 컴팩트 sRAM보다 현저히 더 작은 CsRAM을 검사하기 위하여 설계되었기 때문에, 상기 ASIC 내의 상기 실리콘영역 및 관련된 전반적인 최고 전력소모 모두는 감소한다.
검사 시간의 관점에서, 본 발명에 따른 상기 연속 검사는 동일 크기의 단일 포트 sRAM 의 상기 종래 검사에 대한 것과 동일한 양의 시간을 필요로 한다. 2-포트 sRAM 종래 검사와 비교하여, 도 5의 상기 구현체에 따른 상기 검사 시간은 단지 절반이다.
상기 수정된 BIST 제어기(20)은 종래 BIST 실행과 비교하여 더 많은 인버터를 요구하는 반면, 또한 사용될 부가적인 n-비트 폭의 검사 데이터를 제공하며, 따라서, 종래 방법과 비교하여 두 배 더 많은 검사 데이터와 응답을 사용함으로써 본 발명에 따른 검사 방법은 더 많은 정확도를 제공한다. 게다가, 상기 검사는, 시간조절 관련 결함(timing-related faults)을 감당하기 위해, 상기 시스템 클록보다 적어도 두 배 더 빠른 메모리 동작속도에서 수행된다.
도 6은 40에서 본 발명의 다른 구현체, 즉 2-포트 CsRAM을 검사하기 위해 사용되는 연속화된 BIST 제어기를 도시한다. 상기 구현체는 많은 메모리 사이에서 공유된 단일 BIST 제어기를 가진 ASIC에 대하여 추천된다. 만일, 상기 메모리가 ASIC 상에서 널리 흩어져 있다면, 도 5에 도시된 공유된 병렬 BIST 제어기(20)은 상기 검사 데이터버스를 전체적으로 라이팅(routing)하는 비용에 때문에 비싸진다.
도 6의 연속화된 메모리 BIST 제어기(40)은 모든 가상 메모리에 단일 비트검사 입력을 제공하는 것과 각 가상 메모리로부터 단일 비트 검사 응답을 수신하는 것에 의해 상기 고정비(overhead)를 최소화시킨다. 라우팅에서의 상기 절약에 부가하여, 상기 연속화(serializing)는, 이제 상기 CsRAM의 양 포트에 단일 비트 검사 데이터를 발생시키고 상기 CsRAM의 각 포트로부터 단일 비트 검사 응답을 수신함으로써, 상기 BIST 제어기 자체의 상기 하드웨어 요구를 역시 줄인다.
검사 중인 메모리는 여기 예에서 다시 포트당 워드당 "r"행, "c"열, "w"워드, "n"비트를 가지는 2-포트 CsRAM(10)이다. 상기 직렬(serial) BIST 제어기(40)는, 본 발명에 있어서와 동일한 양수인에 양도된 미국 특허(US Patent Number 4,969,148)에 기술된 직렬 MARCH(SMARCH)와 함께 동작하며, 상기 US Patent Number 4,969,148은 이 문서 중에 참조에 의해 포함되어 있다.
도 4에 도시된 동일한 원리는 모든 (Rd Wdbar)와 (Rdbar Wd) 동작을 각각 (R0W1)n(R1W1)과 (R1W0)n(R0W0)로 대체하는 것에 의한 상기 직렬 실행 검사 방법에 적용될 수 있다.
도 6에서, 상기 직렬 BIST 콜러(25')를 나타내는 어두운 영역은 상기 어드레스 멀티플렉서(24, 24'), 데이터 멀티플렉서(26, 26'), 상기 R/W 멀티플렉서(28, 28') 및 인버터(41-44)를 포함하여 구성된다. 단일 비트 검사 데이터 simen은 라인 37 상에서 상기 BIST 제어기(30')로부터 포트 p0의 가장 덜 유효한 비트 D0[0]에 공급되며, 단일 비트 검사 데이터은 포트 p1의 가장 덜 유효한 비트 D1[0]에공급된다. D0와 D1의 나머지 (n-1) 비트는 각각 출력선 Q0와 Q1로부터 피드백된다. 달리 말하면, D0= {Q0[n-2], Q0[n-3], ..., Q0[1], simem}과 D1= {Q1[n-2], Q1[n-3], ..., Q1[1],}이다. 가장 유효한 출력 비트 Q0[n-1]과 상기 인버팅된 비트[n-1]=Q0[n-1]은 평가를 위해 상기 BIST 제어기(30')에 다시 인도된다.
도 6의 구현체에 있어서, BIST 제어기(40)는 두 개의 가상 메모리에 단일 비트 검사를 제공하는 것과 각 가상 메모리로부터의 단일 비트 검사 응답을 평가하는 것에 의하여 두 개의 가상메모리를 동시에 검사하기 위하여 지지된다. 이러한 배열을 위해, 상기 연속화된 BIST 제어기(40)는 상기 CsRAM(10)의 각 출력 포트에 대하여 단일-비트 비교기(미도시)를 갖추고 있다.
상기 직렬 CsRAM BIST(40)은 다음과 같이 동작한다. bist-en이 수신되고 biston이 라인 39상에서 발생될 때, 상기 BIST 모드는 인에이블되고, 포트 p0를 통하여 상기 CsRAM(10)의 하위 절반 S0를 검사 및 포트 p1을 통하여 상기 CsRAM(10)의 상위 절반 S1을 검사하기 위하여, 멤셀(memSel)=0으로 설정한다. 상기에서 설명된 바와 같이,가 p1에 제공되는 반면, 단일 비트 검사 데이터 simem은 제어기(30)에 의해 발생되고 p0에 제공된다. 상기 Q0/D0와 Q1/D1는 상기 직렬 검사의 상기 쉬프트(shift) 동작을 수행하기 위해 콜러(25') 내에서 (n-1) 피드백을 제공한다. 가장 유효한 출력 비트인 Q0[n-1]과[n-1]은 병렬로 상기 BIST 제어기(30')에 의해 평가된다. 입력 인버터(41)와 출력 인버터(44) 상의 상기 반전 때문에, 양 포트로부터의 상기 검사 응답은 항상 동일, 즉 Q0[n-1]=Q1[n-1]이다. 이러한 검사가 완료되면, 상기 BIST 제어기(30')는 포트 p1을 통하여 상기 메모리 공간의 하위 절반 S0을 검사하기 위하여 memSel=1로 설정한다. 제 2 검사가 완료되면, 상기 BIST 제어기는 bist_done=1로 설정하고 bist_pass를 그에 따라 설정한다.
종래 BIST 제어기와 비교하여, 상기 CsRAM 직렬 BIST(40)은 콜러(25') 내의 (r+c+2) 여분의 인버터와, 동일 수치의 두개의 출력 비트를 평가하기 위한 상기 BIST 제어기(30') 내의 몇 개의 게이트(gate)를 필요로 한다. 상기에서 논의된 바와 같이, 가장 유효한 출력 비트는 비교되는 바, 즉 Q0[n-1]=[n-1]이고, 이것은 상기 종래 S-MARCH 실행 내의 상기 하나의 비트 출력과 다르다.
검사시간과 관련하여, 본 발명에 따른 상기 직렬 검사는 동일 크기의 단일 포트 sRAM의 상기 종래 검사에 대한 경우와 동일한 양의 시간을 필요로 한다. 2-포트 sRAM 종래 검사와 비교하여, 도 8의 상기 구현체에 따른 상기 시간은 단지 절반이다.
도 7의 구현체는, n-비트 폭의 검사 데이터를 발생시키고 n-비트 폭의 검사 응답을 체크하기 위하여 설계된 BIST 제어기(30)과 함께 사용되게 되는 도 5의 상기 콜러(25)의 수정물(modification)을 보여준다.
라인 60 상의 n-비트 폭의 검사 응답의 제 1 세트는, 도 5와 관련하여 상기에서 논의된 바와 같이, 상기 BIST 제어기(30) 내에서 비교되고, 또한 가산기(56)에 입력된다. 라인 70 상의 n-비트 폭 검사 응답의 다른 세트는 가산기(56)에 인도된다. 가산기(56)의 상기 출력에 연결된 디텍터(detector, 57)는 두개의 검사응답 세트 사이에 불일치가 발견될 때는 언제나 출력을 "1"로, 나머지를 "1"로 설정하는 (1;0) 디텍터이다.
신호 bist_pass는 AND 게이트(58)의 다른 입력을 제어하는 반면, 상기 디텍터(57)의 상기 출력은 인버터(59)를 통하여 AND 게이트(58)의 상기 입력을 제어한다. 상기 AND 게이트(58)의 출력은, 만일 어떠한 결함도 상기 메모리 내에서 발견되지 않으면 "1"이 되는 bist_pass_combined 신호를 제공한다.
도 7의 상기 BIST 콜러 구성은 직렬 BIST 실행(implementation)과 함께 사용될 수 있다.
도 8은, 출력-0과 출력-1을 갖은 인코더(72)와 도 5의 인버터(41과 44)를 각각 대체하는 두개의 XOR 게이트(67과 68)을 포함하는 상기 BIST 콜러(25)의 다른 구현체를 도시한다. 도 8에 도시된 구성에 대하여, 상기 BIST 제어기(30)는 2포트, "w"워드, 워드당 n-비트인 CsRAM(10)에 대하여 다음의 작용을 수행하기 위하여 설계된다.: (a)각 워드 당 2n-비트인 "w/2" 워드를 가지는 네개의 가상 단일 포트를 검사하는것과, (b) 상기 시간에 하나의 가상 메모리를 검사하는 것. 따라서, 예를 들어 상기 메모리(10)의 각 섹션(85, 86)을 4번 검사하기 위한 memSel[3:0]과 같이, 4-비트 메모리 선택 신호가 발생된다.
상기 인코더(72)는 라인 34상에서 memSel[3:0]에 커플링되고, 동일 또는 상보적 검사 데이터 중 어느 쪽의 선택을 제어한다. 마찬가지로, 인코더(72)는 어느 섹션(85 또는 86)이 검사될 것인가와 어느 포트(p0또는 p1)가 사용될 것인가를 제어한다. 예를 들어, 상기 데이터 버스에 연결된 출력-1이 "0"일 때, 상기 검사는 출력-0을 통해 선택된 상기 CsRAM(10)의 상기 두 섹션에 대응하는 두 세션 내의 동일 데이터를 통해 수행된다. 상기 인코더(72)의 상기 출력-1이 "1"일 때, 상기 검사는 도 5와 관련하여 설명된 바와 같이, 상보적인 검사 데이터를 통해 수행된다.
상기 인코더(72)의 출력-0은 상기 메모리(10)의 어느 섹션이 검사되어야 하며 어느 포트(p0또는 p1)로부터 검사되는지를 선택하는데 사용된다. 출력-0이 "0"일 때는, p0는 섹션 85를 검사하고 p1은 섹션 86을 검사한다. 만약 그렇지 않으면, p0는 섹션 86을 검사하고 p1은 섹션 85를 검사한다.
상기와 같은 방법으로, 상기 CsRAM(10)의 각 섹션은, 완전한 결함 커버를 위해, 출력-1=0일 때 동일 검사 데이터에 대해 두번, 출력-1=1일 때 상보적 검사 데이터에 대해 두번, 즉 4번 검사된다. 표 1은 상기 인코더(72)의 작용을 나타낸다.
memSel[3:0] 출력-0 출력-1
0001 0 0
0010 1 0
0100 0 1
1000 1 1
< 표 1 >
도 8의 상기 BIST 콜러 구성은 마찬가지로 직렬 BIST 실행과 함께 사용될 수 있다.
본 발명에 따르면, 상기 시스템 클록 제너레이터(12)보다 적어도 "k"배 더 빠른 동작속도를 가지는, 컴팩트 sRAM(10)에 대한 엣-스피드(at-speed) 검사 품질을 달성하기 위한 새로운 BIST 접근방법이 제공이 제공된다. 상기에서 본 바와 같이, CsRAM의 검사는, 메모리 콜러(25, 25') 내에 저장된 모든 필요한 수정과 함께, 종래 BIST 제어기(30, 30')에 의해 실행될 수 있다. 상기 포함된 비용은 병렬 또는 직렬 검사를 각각 실행하기 위하여 검사중인 상기 CsRAM(10) 부근의 상기 콜러(25, 25')에 간단히 관련된다.
"w" 워드와 포트당 워드당 "n" 비트 및 "r" 행과 "c"열인 2-포트 CsRAM을 검사하기 위하여, 종래 BIST 제어기의 상기 콜러는, 마치 그것이 상보적 검사 데이터로 "w/2" 워드와 포트당 워드당 "n" 비트 및 "(r-1)" 행과 "c"열인 두개의 가상 단일 포트 sRAM을 검사하기 위한 것인 것처럼, 개량된다. 상기 분할 모드에 의하면, 상기 가상 단일 포트 sRAM은 "w/2" 워드, 포트당 워드당 "n" 비트, "r" 행 및 "(c-1)"열을 또한 가질 수 있다. 상기 BIST 콜러는 상보적이면서 동일한 검사 데이터를 가지는 4개의 가상 단일 포트 메모리를 검사하기 위하여 수정될 수 있다.
k-포트 CsRAM의 상기 검사 스케줄은 "k" 가상 메모리를 동시에 검사하는 것이다. 바람직하게는, 상기 가상 메모리는 동일 크기이다.
첨부되는 청구항에서 정의된 본 발명의 범위로부터 벗어남이 없이, 많은 수정, 변경 및 개량이 본 발명의 상기 개개의 구현체에 행해질 수 있다.

Claims (23)

  1. (a) 제 1 검사 데이터 세트와 제 2 검사 데이터 세트를 발생시키는 단계와;
    (b) 제 1 포트를 통해 CsRAM(compact static random access memory)의 제 1 섹션 내의 상기 제 1 검사 데이터 세트와, 제 2 포트를 통해 상기 CsRAM의 제 2 섹션 내의 상기 제 2 검사 데이터 세트를 동시에 기록하는 단계와;
    (c) 상기 제 1 포트를 통하여 상기 제 1 섹션으로부터 제 1 출력 데이터와, 상기 제 2 포트를 통하여 상기 제 2 섹션으로부터 제 2 출력 데이터를 읽는 단계와;
    (d) 상기 각각의 제 1 및 제 2 검사 데이터 세트를 상기 제 1 출력 및 상기 제 2 출력과 각각 비교하고, 상기 제 1 출력이 상기 제 1 검사 데이터와 다르거나 상기 제 2 출력이 상기 제 2 검사 데이터와 다른 경우에는 언제나 결함을 선언하는 단계를
    포함하여 구성되는 것을 특징으로 하는 상기 CsRAM의 동작 속도에서 2-포트 CsRAM을 검사하는 방법.
  2. 제 1항에 있어서,
    (e) 상기 제 1 포트를 통해 상기 CsRAM의 상기 제 2 섹션 내의 상기 제 1 검사 데이터 세트와, 상기 제 2 포트를 통해 상기 제 1 섹션 내의 상기 제 2 검사 데이터 세트를 동시에 기록하는 단계와;
    (f) 상기 제 1 포트를 통해 상기 제 2 섹션으로부터의 상기 제 1 출력 데이터와, 상기 제 2 포트를 통해 상기 제 1 섹션으로부터의 상기 제 2 출력 데이터를 읽는 단계와;
    (g) 상기 각각의 제 1 및 제 2 검사 데이터 세트를 상기 제 1 출력 및 상기 제 2 출력과 각각 다시 비교하고, 상기 제 1 출력이 상기 제 1 검사 데이터와 다르거나 상기 제 2 출력이 상기 제 2 검사 데이터와 다른 경우에는 언제나 결함을 선언하는 단계를
    더 포함하여 구성되는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 (a)발생 단계는:
    상기 제 1 검사 데이터 세트에 대한 제 1 "w/2" 워드를 발생시키는 단계와;
    대응하는 제 1 워드의 상기 수치에 대해 상보적인 이진수를 가지는, 상기 제 2 검사 데이터 세트에 대한, 제 2 "w/2" 워드를 제공하는 단계를
    포함하여 구성되는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 상기 (b)동시 기록 단계는:
    상기 제 1 섹션 내의 연속적인 증가 어드레스에 상기 제 1 워드를 기록하는단계와;
    상기 제 2 섹션 내의 연속적인 감소 어드레스에 상기 제 2 워드를 기록하는 단계를
    포함하여 구성되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 상기 (c)읽는 단계는:
    상기 제 1 섹션 내의 연속적인 증가 어드레스로부터 상기 제 1 워드를 읽는 단계와;
    상기 제 2 섹션 내의 연속적인 감소 어드레스로부터 상기 제 2 워드를 읽는 단계를
    포함하여 구성되는 것을 특징으로 하는 방법.
  6. 제 3항에 있어서, 상기 (b)동시 기록 단계는:
    상기 제 1 섹션 내의 연속적인 감소 어드레스에 상기 제 1 워드를 기록하는 단계와;
    상기 제 2 섹션 내의 연속적인 증가 어드레스에 상기 제 2 워드를 기록하는 단계를
    포함하여 구성되는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서, 상기 (c)읽는 단계는:
    상기 제 1 섹션 내의 연속적인 감소 어드레스로부터 상기 제 1 워드를 읽는 단계와;
    상기 제 2 섹션 내의 연속적인 증가 어드레스로부터 상기 제 2 워드를 읽는 단계를
    포함하여 구성되는 것을 특징으로 하는 방법.
  8. 제 1항에 있어서, 상기 제 1과 제 2 섹션 중의 한 섹션 내의 어드레스는 상기 CsRAM의 크기에 따른 행 번호와 열 번호를 포함하여 구성되며, 행 어드레스의 가장 유효한 비트는 메모리 섹션 선택 신호로 사용되는 것을 특징으로 하는 방법.
  9. 제 1항에 있어서, 상기 (b)기록하는 단계와 (c)읽는 단계는 한번에 1-비트 검사데이터를 기록하는 단계와 한번에 1-비트 검사 결과를 읽는 단계를 포함하여 구성되는 것을 특징으로 하는 방법.
  10. 제 1항에 있어서, 상기 (b)기록 단계와 (c)읽는 단계는 한번에 한 워드를 기록하고 읽는 단계를 포함하여 구성되는 것을 특징으로 하는 방법.
  11. 제 1항에 있어서, 다중-포트 CsRAM에 대한 방법.
  12. 제 1항에 있어서, 상기 제 1 섹션과 상기 제 2 섹션은 상기 CsRAM 크기의 각각 절반인 것을 특징으로 하는 방법.
  13. 제 1항에 있어서, 상기 제 1 검사 데이터 세트는 상기 제 2 검사 데이터 세트와 동일한 데이터를 포함하여 구성되는 것을 특징으로 하는 방법.
  14. CsRAM의 제 1과 각 제 2 섹션 내의 검사 어드레스와 시스템 어드레스 중의 하나를 선택하기 위한, 제 1 포트에 대한 제 1 어드레스 멀티플렉서 유닛 및 제 2 포트에 대한 제 2 어드레스 멀티플렉서 유닛과;
    상기 제 1과 상기 각 제 2 섹션 내의 검사 데이터 워드와 시스템 데이터 워드 중의 하나를 제공하기 위한, 제 1 포트에 대한 제 1 데이터 멀티플렉서 유닛 및제 2 포트에 대한 제 2 데이터 멀티플렉서 유닛과;
    상기 제 1과 제 2 섹션에 대하여 검사 기록/읽기 명령과 시스템 기록/읽기 명령 중의 하나를 제공하기 위한, 상기 제 1 포트에 대한 제 1 W/R 멀티플렉서 유닛 및 상기 제 2 포트에 대한 제 2 W/R 멀티플렉서 유닛과;
    상기 제 1과 제 2 포트 상에 동시에 상기 검사 어드레스, 검사 데이터 워드 및 검사 기록/읽기 명령을 발생시키고, 상기 CsRAM으로부터 출력 데이터를 수신하여, 상기 시스템 클록보다 빠른 메모리 동작 속도에서 상기 CsRAM의 검사를 수행하기 위한 BIST(built-in self test, 내장 자가 검사) 제어기를
    포함하여 구성되는 것을 특징으로 하는 제 1과 제 2 포트를 가지는 CsRAM에 대한 검사회로.
  15. 제 14항에 있어서, 상기 제 1 어드레스 멀티플렉서 유닛과 상기 제 2 어드레스 멀티플렉서 유닛의 각각은, (r-1)행 어드레스와 "c" 열 어드레스 또는 "r" 행 어드레스와 (c-1) 열 어드레스 중의 어느 하나를 제공하기 위하여, 각 포트에 대한 메모리 섹션 선택 신호를 제공하기 위한 상기 BIST 제어기와의 (r+c)의 어드레스 접속을 가지는 것을 특징으로 하는 검사회로.
  16. 제 14항에 있어서, 상기 BIST 제어기는:
    각 포트에 대하여 n-비트 검사 워드를 제공하기 위한 상기 제 1 데이터 멀티플렉서 유닛 및 상기 제 2 데이터 멀티플렉서 유닛의 각각과의 "n" 입력 데이터 접속과;
    각 포트로부터 n-비트 워드 응답을 수신하기 위한 상기 CsRAM과의 "2n" 출력 데이터 접속을
    포함하여 구성되는 것을 특징으로 하는 검사회로.
  17. 제 14항에 있어서, 상기 BIST 제어기는:
    상기 각각의 제 1과 제 2 포트에 n-비트 검사 워드를 제공하기 위한 상기 제 1 데이터 멀티플렉서 유닛 및 상기 제 2 데이터 멀티플렉서 유닛과의 n-비트 폭의 입력 데이터 접속과;
    상기 제 1 포트로부터 n-비트 워드 응답을 수신하기 위한 상기 CsRAM과의 n-비트 폭의 출력 데이터 접속과, 상기 제 2 포트로부터의 n-비트 워드 응답과 상기 제 1 포트로부터의 상기 n-비트 워드 응답을 비교하기 위한 수단을
    포함하여 구성되는 것을 특징으로 하는 검사회로.
  18. 제 16항에 있어서:
    상기 제 2 포트에 대하여 상기 각 어드레스 접속을 위한 어드레스 인버터와상기 제 2 포트에 대한 섹션 선택 인버터를 포함하여 구성되며,
    상기 BIST 제어기는 상기 제 1 섹션에 대하여 상기 검사 어드레스를 발생시키고 상기 어드레스 인버터는 상기 제 2 섹션에 상기 검사 어드레스와 상보적인 이진수(binaray value)를 제공하는, 검사회로.
  19. 제 16항에 있어서,
    상기 제 2 포트에 대한 상기 각 입력 데이터 접속을 위한 입력 데이터 인버터를 포함하여 구성되며,
    상기 BIST 제어기는 상기 제 1 섹션에 대하여 상기 검사 데이터를 발생시키고 상기 입력 데이터 인버터는 상기 제 2 섹션에 상기 검사 데이터에 상보적인 이진수를 제공하는 것을
    특징으로 하는 검사회로.
  20. 제 16항에 있어서,
    상기 제 2 포트에 대한 상기 각 출력 데이터 접속을 위한 출력 데이터 인버터를 포함하여 구성되며,
    상기 BIST 제어기에 의해 상기 제 1과 제 2 섹션으로부터 수신된 상기 출력 데이터가 동일한 것을
    특징으로 하는 검사회로.
  21. 제 14항에 있어서, 각각의 포트에 대하여 상기 제 1 데이터 멀티플렉서 유닛과 상기 제 2 데이터 멀티플렉서 유닛의 각각은 상기 CsRAM으로부터 대응하는 (n-1) 출력 데이터 접속과의 (n-1) 입력 데이터 접속을 가지고;
    단일 비트 검사 데이터를 상기 CsRAM에 제공하기 위한 상기 BIST 제어기로부터의 입력 검사 접속;
    상기 BIST 제어기는, 상기 단일 비트 검사 데이터에 대한 응답으로, 상기 제 1과 상기 제 2 포트로부터 가장 유효한 출력 비트를 수신하기 위한 상기 CsRAM과의 출력 검사 접속을 가지는;
    것을 특징으로 하는 검사회로.
  22. 제 21항에 있어서, 상기 단일 비트 검사 데이터는 상기 제 1과 제 2 포트의 최소로 유효한 비트에 공급되는 것을 특징으로 하는 검사회로.
  23. 제 14항에 있어서, 상기 제 1 섹션과 상기 제 2 섹션은 상기 CsRAM 크기의 각각 절반인 것을 특징으로 하는 검사회로.
KR10-2003-7005971A 2000-11-09 2000-11-09 다중 포트 컴팩트 에스램의 엣-스피드 내장 자가시험장치및 그 시험방법 KR20030068145A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CA2000/001306 WO2002039458A1 (en) 1999-09-23 2000-11-09 AT-SPEED BUILT-IN SELF TESTING OF MULTI-PORT COMPACT sRAMs

Publications (1)

Publication Number Publication Date
KR20030068145A true KR20030068145A (ko) 2003-08-19

Family

ID=4143105

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-7005971A KR20030068145A (ko) 2000-11-09 2000-11-09 다중 포트 컴팩트 에스램의 엣-스피드 내장 자가시험장치및 그 시험방법

Country Status (6)

Country Link
EP (1) EP1338014A1 (ko)
JP (1) JP2004512630A (ko)
KR (1) KR20030068145A (ko)
CN (1) CN1460269A (ko)
CA (1) CA2426040A1 (ko)
WO (1) WO2002039458A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106229010B (zh) * 2011-09-27 2019-07-19 意法半导体研发(深圳)有限公司 故障诊断电路
CN103455436B (zh) * 2013-09-23 2016-09-14 北京经纬恒润科技有限公司 一种ram检测方法及系统
US11747993B2 (en) * 2020-08-28 2023-09-05 Softiron Limited Out of band disk performance monitoring to maintain software defined storage performance
CN113533941B (zh) * 2021-09-15 2022-03-01 北京国科天迅科技有限公司 芯片接口的测试方法、装置、计算机设备和存储介质

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162299A (ja) * 1987-12-18 1989-06-26 Hitachi Ltd マルチポートメモリ試験装置
US5796745A (en) * 1996-07-19 1998-08-18 International Business Machines Corporation Memory array built-in self test circuit for testing multi-port memory arrays
US5781480A (en) * 1997-07-29 1998-07-14 Motorola, Inc. Pipelined dual port integrated circuit memory

Also Published As

Publication number Publication date
JP2004512630A (ja) 2004-04-22
CN1460269A (zh) 2003-12-03
CA2426040A1 (en) 2002-05-16
WO2002039458A1 (en) 2002-05-16
EP1338014A1 (en) 2003-08-27

Similar Documents

Publication Publication Date Title
US6510530B1 (en) At-speed built-in self testing of multi-port compact sRAMs
US6415403B1 (en) Programmable built in self test for embedded DRAM
US7721174B2 (en) Full-speed BIST controller for testing embedded synchronous memories
KR970004074B1 (ko) 메모리 장치 및 이를 포함한 집적 회로
US5301156A (en) Configurable self-test for embedded RAMs
EP0262867B1 (en) Integrated circuit with memory self-test
US7603603B2 (en) Configurable memory architecture with built-in testing mechanism
US7251757B2 (en) Memory testing
US6563751B1 (en) System and method for testing TDM sRAMs
US6353563B1 (en) Built-in self-test arrangement for integrated circuit memory devices
JPH06342040A (ja) 超ｌｓｉ回路用のオン・チップ自己検査配列及び超ｌｓｉメモリ回路用のビルトイン（オン・チップ）自己検査装置
EP1727156A2 (en) An improved area efficient memory architecture with decoder self test and debug capability
JP3367848B2 (ja) 半導体デバイスのテスト装置
JPH09128998A (ja) テスト回路
JP2004055030A (ja) 半導体回路装置
JPH10188597A (ja) メモリ試験装置
TWI419170B (zh) 積體電路以及用於測試該電路之方法
KR20030068145A (ko) 다중 포트 컴팩트 에스램의 엣-스피드 내장 자가시험장치및 그 시험방법
US20030056161A1 (en) Memory circuit scan arrangement
Wu et al. Shadow write and read for at-speed BIST of TDM SRAMs
EP1112577A1 (en) Built-in self test schemes and testing algorithms for random access memories
JP3628545B2 (ja) メモリー素子用内蔵自己テスト回路
JPH0877796A (ja) 半導体記憶装置
CA1299289C (en) Integrated circuit with memory self-test
JP2002243801A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application