CN1460269A - 多端口压缩sRAMs(静态随机存取存储器)的真速内建自测试 - Google Patents

多端口压缩sRAMs(静态随机存取存储器)的真速内建自测试 Download PDF

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Abstract

对一个多端口压缩sRAM(CsRAM)的一个内建自测试(BIST)，使用一个BIST控制器，该BIST控制器以系统速度运行，而对CsRAM以存储器的速度进行测试。测试电路允许每系统时钟周期对CsRAM进行多次任意访问。这样便能检测出CsRAM中的与时间有关的缺陷。CsRAM被虚拟划分为“k”个分区，用相等和互补的测试数据从不同的端口同时测试这些分区。在排列于存储器阵列周围的一个测试环中增加最少的硬件便可以使用一个常规的(BIST)控制器。

Description

多端口压缩sRAMs(静态随机存取存储器)的真速内建自测试
发明背景
发明领域
本发明通常涉及测试存储器的一种方法与装置，尤其涉及对多端口压缩静态随机存取存储器(CsRAMs)进行真速测试的内建自测试(BIST)的方法与装置。
有关技术说明
一个随机存取存储器(RAM)包括许多存储元件或单元，每一单元有若干端口。通常，一个端口包括5个可与外部设备连接的接口，即一个数据输入接口、一个数据输出接口、一个时钟接口、一个地址接口和一个控制(写/读)接口。对于单端口的存储器，可以对存储单元按地址顺序访问，而且向/从各存储单元写入或读出一个数据位(0或1)。
电信行业新一代的ASICs(专用集成电路)要求容量更大及速度更快的存储器。为满足对数据处理越来越高的要求，研制出了压缩sRAMs(CsRAMs)，该CsRAMs减少了常规存储器所需的硅面积及峰值功耗。由于其更高的产出、更低的成本及更快的访问时间，压缩静态随机存储器如今在ASICs中被大规模地应用。
一个CsRAM采用一个多端口的存储设计方法，其中多个端口以时间片的方式共享一组读/写和地址译码电路。也就是说，在同一个系统时钟周期中，每一端口被给予周期时间的一小片断通过同一读/写电路和同一地址解码器访问存储器。与一个常规的多端口存储器相比，一个与常规的存储器支持同样数目端口的CsRAM所占用的硅面积要少得多。
按照惯例，对一个存储设备的测试包括在一个事先设定的存储单元写入一个数据模式、从各存储单元读出数据并将其与应已经写入该存储单元的数据进行比较。
过去，在制造现场使用一个外部测试装置对存储设备进行测试，该测试装置向被测试存储器提供控制信号、地址信号及数据信号，并且对输出数据进行测定，以确定该存储器是否符合要求。
随着单个芯片上存储器单元的密度的增加，同样增加了在将电路封装在一个ASIC(专用集成电路)后对电路进行测试的需求。一个在制造测试时尚未发现的缺陷将导致应用领域中预料不到的损失。然而，测试存储器芯片不是一个容易的任务。例如，与外部设备的连接数量就是有限的。在整个存储器中直接使用多个物理端口是极端复杂并且不可行的。
测试嵌在ASICs中的存储块是非常具有挑战性的。首先，高速存储器使用一个小幅差动信号摆动(a small differential signal swing)，因此必须使用特殊测试算法，这使得缺陷检查变得困难。此外，由于集成电路的规模在增大，缺陷的数量和类型也在增多。结果，测试不同类型缺陷所要求的测试模式的数量及执行模式的持续时间均随着内存容量的增大而增大。
而且，当阵列深埋在逻辑当中时，为了读/写而访问存储器、然后比较其响应是一个重大的挑战。最终，高速存储器的缺陷测定所需要的测试模式变得更加复杂，结果导致测试时间的延长和芯片尺寸的增大。针对这一问题的一般解决方案为，将额外的测试电路嵌入到芯片本身并执行一个内建自测试(BIST)。包含在ASIC中的一个BIST为一个用最短的测试时间来得到很高的缺陷覆盖范围的极好的办法。
通用的BIST控制器包括一个提供特定序列写、读及比较操作的有限状态机(FSM)。测试可以由使用者在任何需要的时候进行，或者可以在启动后自动开始。在本发明公开中，所使用的“BIST”指实际测试，而“BIST控制器”指执行BIST的电路。
测试CsRAMs的方法包括一个分为两部分的测试，第一部分为对CsRAM的控制逻辑的扫描测试，而第二部分为测试存储器本身的一个常规BIST。虽然这一方法对控制逻辑与该存储器的静态缺陷有一个好的覆盖范围，它却漏掉了存储器中许多与时间有关的缺陷。
概言之，常规的存储器测试方法应用在CsRAMs上不能产生一个满意的覆盖范围。这主要是因为这样一个事实，即：CsRAMs以比系统时钟快几倍的内部时钟来运行。通常，以低许多的系统时钟速度测试CsRAMs，因此许多与时间有关的缺陷没有被发现。
为了检测出存储器中所有与时间有关的缺陷，需要一个以整个存储器速度来测试CsRAMs的实用的方法来。
发明概述
本发明的一个目的为完全减轻或部分减轻以上所述的现有技术BIST控制器的缺点。
本发明的另一个目的是使用一个标准的内建自测试(BIST)控制器来检测CsRAMs中的大部分或所有与时间有关的缺陷。根据本发明的测试方法，要求在一个常规存储器阵列周围增添最少的测试电路并且对常规测试算法做最小限度的变更。需要理解的是，本发明的实施可以为一片专用的BIST控制器。
根据本发明的一个方面，提供了一个在CsRAM的工作速度测试一个2-端口压缩静态随机存取存储器(CsRAM)的方法。该方法包括一个第一测试期和一个第二测试期。第一测试期包括产生一个第一组测试数据和与第一组测试数据可相同或互补的一个第二组测试数据，同时将该第一组测试数据写入该CsRAM中的一个第一分区及将第二组测试数据写入CsRAM中的一个第二分区，从第一分区中读出一个第一输出数据及从第二分区中读出一个第二输出数据，将该第一输出与第二输出分别与第一组和第二组测试数据比较，并且当不管是第一输出与第一组测试数据不同时还是第二输出与第二组测试数据不同时，则宣布发现一个缺陷。
第二测试期包括同时将第一组测试数据写入CsRAM的第二分区及将第二组测试数据写入CsRAM的第一分区，从第二分区中读出第一输出数据及从第一分区中读出一个第二输出数据，再一次，将每一输出分别与第一组和第二组测试数据比较，并且当不管是第一输出与第一个组测试数据不同时还是第二输出与第二组测试数据不同时，均宣布发现一个缺陷。测试一个2-端口的CsRAM的方法可以用来测试多端口的CsRAMs。
根据本发明的另一方面，提供了一个具有一个第一端口和一个第二端口的CsRAM的测试电路。该电路包含以下部分：一个连接到该第一端口的第一地址多路器单元和一个连接到该第二端口的第二地址多路器单元，用来分别在所述CsRAM的一个第一分区和一个第二分区中选择一个测试地址和一个系统地址中的一个；一个连接到该第一端口的一个第一数据多路器单元和一个连接到该第二端口的一个第二数据多路器单元，用来分别在所述CsRAM的一个第一分区和第二分区中提供一个测试数据字和一个系统数据字中的一个；一个连接到该第一端口的一个第一写/读(W/R)多路器单元和一个连接到该第二端口的一个第二W/R多路器单元，用来为该第一分区和第二分区均提供一个测试写/读指令和一个系统读/写指令中的一个；一个内建自测试(BIST)控制器，用来同时在该第一和第二端口上产生上述测试地址、测试数据字和测试写/读指令，和用来从所述CsRAM接收一个输出数据，从而以比系统时钟更快的一个存储器的工作速度来执行对该CsRAM的测试。
有利的是，依照本发明的方法检测到CsRAMs中的不能被常规测试方法发现的大部分或所有与时间有关的缺陷，因为本发明以存储器的工作速度测试CsRAM。
附图简要说明
结合附图阅读以下的详细说明，本发明的其他目的和优点会变得显而易见。附图中：
图1A表示一个2-端口的压缩sRAM(CsRAM)的结构；
图1B表示一个CsRAM中使用的符号；
图2描述了根据本发明的系统时钟和测试图1A中CsRAM的内部时钟的波形；
图3A描述了图1A中的2-端口CsRAM及依照本发明的测试方法所使用的术语；
图3B描述了从测试方法的观点看为一个简化的2-端口CsRAM；
图4描述了依据本发明测试一个2-端口CsRAM的测试步骤；
图5为根据本发明对一个2-端口CsRAM的真速BIST的一个并行置；
图6表示根据本发明的一个2-端口CsRAM的真速BIST的串行装置；
图7表示图5中带有一个局部比较器的BIST测试环(collar)的另一个实施例；
图8仍然表示图5中改进的缺陷覆盖测试的BIST测试环的另一个实施例。
整个说明书中将使用同样的标记来表示同样的单元。
优选实施方案的说明
图1A为一个2-端口CsRAM 10的方框图。图1A中，sRAM 15为一个常规的单端口静态RAM(存储器)。输入多路器14、16、18及sRAM 15输出端的锁存器17和19被用来转换一个2-端口CsRAM中的一个单端口sRAM 15。一个内部时钟发生器12使用系统时钟sysClk来激发内部时钟f0和f1，随后将结合图2对此进行讨论。时钟f0和f1在加法器22中相加，得到存储器时钟cki。时钟f1用来启动输入多路器14、16和18，以便选择分别接入存储单元的数据地址和控制信号以及从/向该存储单元读出/写入数据。时钟f0和f1也被锁存器17和19分别用来为CsRAM两个端口p0和p1之一提供数据输出。缓冲器11、13和21、23表示适当的延时，他们的结构由所使用的技术决定。
图1B显示了用来表示2-端口CsRAM 10的输入和输出的符号。信号W0、D0、Add0和Q0代表CsRAM 10的第一端口p0的写入启动、数据输入、地址、和地址输出。同样，信号W1、D1、Add1和Q1代表CsRAM 10的第二端口p1的写入启动、数据输入、地址、和地址输出。
结合图1A、1B、2和3A描述了该2-端口的CsRAM 10的工作过程。在每一个sysClk中，信号W0/W1、D0/D1和Add0/Add1自sysClk上升沿开始的一个间隔a后被送入CsRAM 10。初始时，发生器12产生一个第一脉冲，即如图2所示的f0。由于f1此时为零，这一f0脉冲触发对第一端口p0上的单元15的访问，启动线路W0、D0和Add0。如果W0为“1”，一个写的操作将D0写入单元15中由Add0预先选择的地址。如果W0为“0”，一个读的操作将单元15的内容读出并将结果锁存在相应的输出锁存器17中。
在sysClk上升沿的一定延时(该延时表示为图2中的b)后，发生器12产生第二时钟脉冲f1。脉冲f1触发对第二端口上的单元15’的访问，启动W1、D1和Add1。这一与f0之间的相差用Δ表示。应当理解的是，脉冲f1可以由sysClk的上升沿产生或者由脉冲f0的上升沿产生。
图2描述了系统时钟sysClk以及依照本发明用来测试2-端口CsRAM的频率f0与f1之间的时间关系。如前所述，sysClk的每一上升沿触发一个f0脉冲和一个f1脉冲。SysClk、f0和f1之间的时间关系是固定的。也就是说，f0和f1的脉冲宽度是固定的，f0与f1的相移(a和b)就sysClk的上升沿来说也是固定的。结果，在sysClk的每一个上升沿，以一个固定的频率1/Δ访问CsRAM 10两次。频率1/Δ通常为sRAM技术所允许的最高频率，并且是每一类型存储器的特征所在。
CsRAMs的使用已帮助减少了多端口存储器的硅面积，因此能够将更多的功能集成在ASIC中。所以，CsRAMs的测试方法变得更具挑战性。如前面所讨论的，由于系统时钟比内部时钟(cki)要慢许多，用常规的BIST技术很难获得对CsRAMs的高测试质量，对与时间有关的缺陷尤其如此。
图3A描述了一个2-端口CsRAM 10，并且定义了根据本发明的术语和测试方法。图3B为一个从测试方法角度看为一个简化的2-端口CsRAM 10。应当理解的是，该方法可以同样适用于一个多端口的压缩sRAM，而且提供该2-端口的例子是为了解释测试多端口CsRAMs的基本思路。
根据本发明，为测试一个以至少比sysClk快“k”倍速度工作的k-端口CsRAM，该CsRAM被分为“k”个分区，而且在一个系统时钟周期内从“k”个端口被访问“k”次(“k”为一个正整数)。优选的是，存储器被分为相等的分区。在图1的实施例中，一个常规的单端口sRAM 15被分成两个相等的分区，并且可从使用同一系统时钟发生器12的两个独立的端口对其进行访问。
根据本发明的一个实施例，CsRAM 10从逻辑上划分为相同大小的两个分区，即分区S0和S1。使用相同或互补的测试数据，从不同的端口p0和p1对每一分区S0和S1同时测试。
以下符号用来描述本发明的测试方法。字数、即存储器的大小用“w”表示，而“n”代表位/每个字/每个端口。一个“n”位的字如82所示例。CsRAM 10为一个“c”列83和“r”行84的阵列。下标“i”用来表示一个单元15’的行地址，而且“i”可为0、1、2…(r-1)。下标“j”用来表示一个单元15’的列地址，而且“j”可以为0、1、2、…(c-1)。
如以上所讨论的，sRAM 15中的每一个单元15’上有两个端口，因此，一个单元有两个不同的行地址：一个在端口p1上，另一个在端口p2上。因而，当在端口p0和p1上被访问时，“ar0[i]”和“ar1[i]”分别代表sRAM 15同一单元的行地址。同样，sRAM 15中的一个单元15’也有两个不同的列地址：一个在端口p0上，另一个在端口p1上。因而，“ac0[j]”和“ac1[j]”代表同一单元15的列地址。
当在端口p0上被访问时，sRAM 15中的一个单元15’的完整的地址为：
Add0＝{ar0[r-1]，…ar0[0]，ac0[c-1]，…，ac0[0]}
而且当在端口p1上被访问时，sRAM 15中的一个单元的完整的地址为：
Add1＝{ar1[r-1]，…ar1[0]，ac1[c-1]，…，ac1[0]}
图3B直观地描述了划分为分区S0和S1的CsRAM 10。为实现完全的缺陷覆盖，每一个端口p0，p1必须测试每一分区S0和S1一次。换言之，2-端口CsRAM 10需要两个测试期。在第一测试期，从端口p0测试S0，同时从端口p1测试S1。如图3B的虚线所示。本例中，Add0定义了分区S0中的一个单元的位置，而Add1定义了分区S1中的一个单元的位置。在第二测试期，从p1再次测试分区S0，同时从p0再次测试分区S1，从而完成整个CsRAM 10的测试。在第二测试期，Add0定义了分区S1中的一个单元的位置，而Add1定义了分区S0中的一个单元的位置。如图3B中的实线所示。
此外，为本发明方法提出了对存储器的一个并行测试，即，各字被一次一字地使用，并且测试响应被一次一字地读出。因此，这一方法还被称为“改进的并行BIST”。
按照图3B示范的测试方法，使用两个测试期并不需要用额外的测试时间。这是因为每一测试期只测试半个存储器空间，因此与一个按常规方法在一个单一的测试期测试一个单端口sRAM整个存储器空间比较，只用了一半的测试时间。
根据本发明测试方法的两个测试期，可以使用用来测试sRAMs的BIST，如A.J.van de Goor提出的关于单端口sRAM的算法(“测试半导体存储器”，wiley出版社，1996年4月)，或Wu等人提出的多端口常规sRAMs的算法(“多端口RAMs的BIST”，第1081-7735页，1977 IEEE)。
根据本发明，可对这些或其他测试算法略做改进，来测试多端口的CsRAMs。作为例子，本部分展示了一个改进的March“C”行列式(MARCH C-)测试算法，根据本发明，该算法用于真速CsRAM测试，但应当理解的是，对其他BIST算法作很小的改进后，本发明可同样适用。
图4描述了根据本发明的测试步骤。该等步骤还被称为行进步骤，以直观地描述单元被依次测试，写和读的操作从单元到单元地向上“行进”或向下“行进”。为测试w”个字、“n”位/每个字/每个端口、“r”行和“c”列的一个2-端口CsRAM 10，使用一个常规的BIST控制器按照一次访问(测试)一个sRAM的方式顺序测试两个虚拟单端口sRAM。每一虚拟单端口RAM有排列在(r-1)行和“c”列中的“2n”位/每个字的“w/2”个字。或者，该单端口虚拟存储器可有排列在“r”行和(c-1)列中的“2n”位/每个字的“w/2”个字。
这些虚拟CsRAM 85和86分别为图4中所显示的一个清楚区域和一个阴影区域。应当理解的是，两个虚拟存储器的分离不是永久的，而是可以根据测试中执行的行进步骤而改变。
这一虚拟的或者逻辑上的分离的结果是，必须对常规BIST控制器的测试环稍做改进，以便为存储器10提供2n-位宽测试数据和[(r-1)+c]位地址，而且必须检测“2n”位宽的测试响应。此外，常规BIST控制器必须产生一个memSel(存储器选择)信号以选择CsRAM10的单端口虚拟存储器85和86从而分别进行写/读操作。memSel用作CsRAM 10的行地址ar0[r-1]和ar1[r-1]的最高有效位。例如，当从端口p0测试第一虚拟CsRAM 85时，memSel＝0，并且当从端口p0测试第二虚拟CsRAM 86时，memSel＝1。
图4中，字母R和W分别代表一个读和一个写的操作。字母d和d代表从一个地址的写入/读出的测试数据和互补测试数据。箭头代表各步骤的行进-向上或行进-向下。行进方向在文中用下标“up”和“dn”来表示。S0或S1代表一个写/读操作使用的分区。短语read-up(向上读)和read-down(向下读)、write-up(向上写)和write-down(向下写)表示各虚拟存储器中执行的一个操作的行进方向。
在sysClk(系统时钟)的上升沿施加测试数据。由于最先产生内部时钟f0，D0上的测试数据被首先施加到位于虚拟存储器85中的地址Add0的单元。在同样的sysClk周期内，D1上的测试数据在f1的上升沿被施加到位于地址Add1的一个单元。如前所述，Add0和Add1表示两个不同的存储单元，每一存储单元位于存储器10中不同的分区内。
为了形成转换从而覆盖与时间有关的缺陷，在图4的例子中，端口p0和p1上的测试数据的值相反或互补，即D1＝ D0。这意味着如果一个逻辑“1”被写入位于地址Add0的一个单元，则一个逻辑“0”被写入地址Add1的一个单元，依此类推。这样以来，在读出操作中从地址Add0和Add1分别读出具有时钟f0和f1的互补测试响应。
由于使用了接入两个端口p0和p1的两组互补测试数据和不同的地址，CsRAM 10的D、Add和Q线路上的信号总是因为每一对f0和f1而发生转换。这一快速转换给sRAM单元15’和有关电路的同步性带来了最大压力，有关电路为如图1中所示的输入多路器14、16、18和输出锁存器17、19。
图4中所示的方法按两个测试期实行，第一和第二测试期中均包含6个步骤。
第一测试期包括步骤1-6，每一步骤为在每个虚拟存储器上按相反的方向同时执行一个读/写操作。如前所述，当从虚拟存储器85中按某一方向读出测试数据d时，互补数据 d在其所在位置按同一方向被写入。而且，当从虚拟存储器85中按某一方向写入测试数据d，互补测试数据 d按相反方向被写入虚拟存储器86。
步骤1表示第一测试期开始时，在虚拟存储器85连续变大的地址上写入w/2个测试数据字，及在虚拟存储器86连续变小的地址上写入w/2个互补测试数据字。在步骤1结束时，写入虚拟存储器85和86中的数据有着互补的值，步骤1中执行的读出操作与本测试方法无关。
步骤可以表示如下：
步骤1：{(Wd)upS0：(W d)dnS1}；//第一测试期存储器的初始化；
步骤2：{(RdW d)upS0：(R dWd)dnS1}；//第一测试期开始；
步骤3：{(R dWd)upS0：(RdW d)dnS1}；
步骤4：{(RdW d)dns0：(R dWd)ups1}；
步骤5：{(R dWd)dns0：(RdW d)ups1}；
步骤6：{(RdW d)upS0：(R dWd)dnS1}；//第一测试期完成；
其中d可以为任何n-位的矢量，如00…000或0101…0101；
Rd和(R d)表示一个读出d( d)的操作；
Wd(W d)表示一个写入d( d)的操作；
(…)：(…)表示两个端口上的两个现时操作；
下标upS0(dnS0)表示对S0分区的向上(向下)行进测试，下标upS1(dnS1)表示对S1分区的向上(向下)行进测试。
第二测试期从步骤7开始，其中在虚拟存储器86连续变大的地址上写入w/2个测试数据字，及在虚拟存储器85连续变小的地址上写入w/2个互补测试数据字。写入虚拟存储器85和86中的数据有着相反的值，并且适用的规则与以上讨论的关于第一测试期适用的规则相同。步骤7中执行的读出操作与本测试方法无关。
以下给出了对第二测试期的步骤7-12的描述：
步骤7：{(Wd)upS1：(W d)dnS0}；//第二测试期存储器的初始化；
步骤8：{(RdW d)upS1：(R dWd)dnS0}；//第二测试期开始；
步骤9：{(R dWd)upS1：(RdW d)dnS0}；
步骤10：{(RdW d)dnS1：(R dWd)upS0}；
步骤11：{(R dWd)dnS1：(RdW d)upS0}；
步骤12：{(RdW d)upS1：(R dWd)dnS0}；//测试完成；
如以上所示，每一行进操作通过相应存储器分区的整个地址空间来执行，该分区为整个2-端口CsRAM 10存储器空间的一半。依靠存储器的划分，在每个分区内一个行进的连贯地址可以是连续的或者可以是不连续的。比如，如果如此分区，Add0所有位的位置与Add1相同，但他们的行地址的最高有效位除外，那么：
ar0[r-1]＝ar1[r-1]，ar0[r-2]＝ar1[r-2]，…，ar0[0]＝ar1[0]，
ac0[c-1]＝ac1[c-1]，…，ac0[0]＝ac1[0]，而且每一存储器分区内的地址连续。
与存储器的划分及测试地址的连续性无关的是，按照算法所得的缺陷覆盖范围是相同的。此外，测试以存储器工作速度进行，而系统连续地以系统时钟速度运行。
图5描述了20的一个经改进的测试环25和一个常规BIST控制器30，用来依照本系统执行并行BIST。细线表示的连接描述了一条总线，该总线的大小也表示在图5中。区域25的电路部分为阴影，在此被定义为“BIST测试环”。在本例中，BIST控制器20调整用来测试一个2-端口CsRAM 10。虽然如此，但一旦了解了一个2-端口CsRAM的操作原理和的电路，那么对于其他类型的多端口CsRAMs来说，测试环25的其他变量可以预先设置。同样如前所述，使用测试环25并对BIST控制器30的操作做较小的变动，便可以实现对CsRAM 10的真速测试。
测试环25包括分别在端口p0和p1执行各自功能地址多路器24和24’，数据多路器26和26’以及W/R(写/读)多路器28和28’，。测试环25通过端口p0的线路51、53、55和60和通过端口p1的线路61、63、65和70连接到ASIC的其他部分。多路器的提供是为了允许CsRAM 10能以两种正常模式运行，即通过标志“来自功能模块”的连接被连接到ASIC的功能模块，而且在测试模式下，连接到BIST控制器30。
由此，连接到p0的地址多路器24接收一个(r+c)位宽的地址信号，该信号的位宽确定了存储器10的S0分区内的待访问的一个单元的行与列。连接到p0的地址多路器24’同样接收一个(r+c)位宽的地址，而对于两个端口来说，存储器的行与列的数量是相同的。BIST控制器30在线路34上向存储器10产生[(r-1)+c]位宽的地址，以便完全确定每个分区中每一单元的地址。此外，BIST控制器30在线路34上提供memSel，而且反相器43用来在第一分区S0和第二分区S1间进行选择，在本例中，该选择信号为行地址的最高有效位。换言之，memSel替代了ar0[r-1]和ar1[r-1]。通过位于测试环25中的反相器42获得每个端口的向上行进或向下行进的地址。反相器42还确保在两个虚拟存储器上同时发生的读和写操作的地址是相反的。反相器44使得BIST控制器30能比较同组的测试响应。
数据多路器26和26’接收“n”个位，这里“n”为一个字的大小。因此，BIST控制器30必须在线路37上产生“n”位宽的测试数据，这又是将存储器10虚拟划分为两个分区的结果之一。反相器41用来总是在端口p1上提供一个第二组n-位宽的关于端口p0的互补测试数据。R/W(读/写)多路器28和28’接收一个单位的控制信号38，表示一个读或一个写操作。如果控制信号为“1”，则执行一个写的操作。
如关于图4的解释中所述，两个虚拟存储器同时执行读或写的操作，但地址按相反方向行进，而数据的值互补。因此，控制信号对两个端口来说是相同的。输出线路60和70上的测试响应为n-位宽，并被BIST控制器30用来检测写入一个单元的数据是否与从该单元读出的数据相等。BIST控制器30和CsRAM 10均与系统时钟sysClk 36同步。
如前所述，经改进的BIST控制器20有一个正常模式和一个运行测试模式。一旦bist-en(bist-启动)＝1，线路39上的信号biston(bist在线)从缓冲器/多路器(24，26，28)和(24’，26’，28’)中选择数据，BIST开始。控制器30首先将memSel设为“0”，因此ar0[r-1]＝0，而ar1[r-1]＝1。这时，BIST控制器30通过端口p0测试存储器空间的低半部分S0，并且通过p1测试存储器空间高半部分S1，每个测试按相反方向行进。在本测试期中，BIST执行图4中的行进步骤1-6，并且完成1/2常规sRAM的MARCH C-测试。
当第一测试期完成时，BIST控制器30将memSel设为1并重复同样的MARCH C-测试。在第二测试期，ar0[r-1]＝1，而ar1[r-1]＝0，并且BIST控制器30通过端口p1测试存储器空间的较低半部分S0以及通过p0测试存储器空间较高半部分S1，每个测试按相反方向行进。该第二测试期与关于图4的描述的步骤7-12相对应。当该测试完成时，BIST控制器30便将信号设为bist-完成(bist-done)和bist-通过(bist-pass)。
与一个常规BIST控制器相比，就软件的改变而言，本实施方案要求常规BIST控制器30产生至少n位宽的测试数据并检测2n位宽的测试响应。
关于硬件，在BIST测试环25中增加了(2n+r+c)个反相器，即(n)个反相器41，(n)个反相器44及(r-1+c)个反相器42和一个反相器43。需要注意的是，一个常规BIST控制器要求多路器的数量与图5所示的控制器20中的多路器数量相同。此外，ASIC中的硅面积和有关的所有峰值能耗均减少了，因为设计本发明是为了测试比有同样容量的常规压缩sRAMs小得多的CsRAMs。
关于测试时间，根据本发明的顺序测试要求测试时间与同样大小的单端口sRAM的常规测试时间相同。而与一个2-端口SRAM的常规测试相比，根据图5中的实施例的测试时间仅为其1/2。
与一个常规BIST的装置相比，虽然改进的控制器20要求更多的反相器，但它提供了一个额外的n位宽的测试数据以供使用，因而，与常规方法相比，根据本发明的测试方法由于使用了两次测试数据和响应，其测试更为准确。此外，为了覆盖与时间有关的缺陷，该测试以至少比系统时钟快两倍的存储器工作速度进行。
图6描述了本发明的另一实施例40，即用来测试2-端口CsRAMs的一个串行化的BIST控制器。本实施例对于若干存储器共享一个单一BIST控制器的ASICs来说是可取的。如果这些存储器在一个ASIC上分布宽泛，那么总体分布测试数据总线的成本代价使得图5所示的一个共享的并行BIST控制器20变得昂贵。
图6所示的串行化的存储器BIST控制器40，通过向所有虚拟存储器提供一个单位测试输入并从每个虚拟存储器中接收一个单位测试响应，便使得这笔费用最小化。除了节省线路外，串行化还减少了BIST控制器本身的硬件要求，因为现在BIST控制器产生一个单位的测试数据发送至CsRAM的两个端口，并从CsRAM的每一端口接收一个单位的测试响应。
本例中被测试的存储器又是一个2-端口CsRAM 10，具有“r”行、“c”列、“w”个字和“n”位/每个字/每个端口。串行BIST控制器40用在美国专利4,969,148号中描述的一个串行行进(SMARCH)测试方法工作，该美国专利已转让给本发明的同样受让人，其有关内容在此声明并入本发明申请。
通过将图4中所有的(RdW d)和(R dWd)操作分别置换为(ROW1)n(R1W1)和(R1W0)n(R0W0)，图4中描述的原则可同样适用于串行装置测试方法。
图6中，阴影区域代表串行BIST测试环25’，包括地址多路器(24，24’)、数据多路器(26，26’)、R/W(读/写)多路器(28，28’)和反相器41-44。将一个单位测试数据simem施加在从BIST控制器30’引出至端口p0的最低有效位D0[0]的线路37上，以及将一个单位测试数据 simem作用于端口p1的最低有效位D1[0]。D0和D1的其他(n-1)位分别从输出线Q0和Q1反馈回来。也就是说，D0＝{Q0[n-2]，Q0[n-3]，…，Q0[1]，simem}，D1＝{Q1[n-2]，Q1[n-3]，…，Q1[1]， simem}。最大有效输出位Q0[n-1]和相反位 Q1[n-1]＝Q0[n-1]被送回BIST控制器30’测定。
在图6的实施例中，BIST控制器40可用来同时测试两个虚拟存储器，即向两个存储器均提供一个单位测试，然后测定每一虚拟存储器的一个单位测试响应。为了实现该装置，在串行化的BIST控制器40上对应CsRAM 10的每一输出端口装备了一个单位比较器(未显示在图中)。
串行CsRAM BIST 40工作如下：当接收到bis-en信号而且在线路39上产生biston信号，BIST模式启动并将memSel设为0，从而通过端口p0测试CsRAM 10的较低半部分S0以及通过p1测试CsRAM10较高半部分S1。控制器30产生一个单位测试数据simem，并发送至p0，同时如以上所解释的那样，将 simem发送至p1。Q0/D0和Q1/D1将(n-1)个反馈送入测试环25’来执行串行测试的转换操作。最高有效输出位Q0[n-1]和 Q1[n-1]由BIST控制器30’来并行测定。由于输入反相器41和输出反相器44的反向作用，两个端口的测试响应总是相等，即Q0[n-1]＝Q1[n-1]。当这一测试完成时，BIST控制器30’将memSel设为1，从而通过端口p1测试存储器空间的较低半部分S0。当第二测试完成时，便将bist_done(bist_完成)设为1并设置bistpass(bist_通过)。
与一个常规BIST控制器比较，CsRAM串行BIST 40要求在测试环25’中增加(r+c+2)个额外的反相器，以及在BIST控制器30’中增加一些门，用来测定等值的两个输出的位。如以上所讨论的，比较最高有效位、即Q0[n-1]＝ Q1[n-1]，而且这与常规S-MARCH实施中的一个单位输出不同。
就测试时间而言，根据本发明的串行测试，要求与同样大小的一个单端口sRAM的常规测试使用的时间相同。当与一个2-端口sRAM常规测试比较时，根据图6的实施例的测试时间仅为其1/2。
图7的实施例表示对图所示测试环25的改进，该测试环25与一个设计用来产生n-位的测试数据及检测n-位宽的测试响应的BIST控制器连用。
线路60上的一个第一组n-位宽的测试响应，如前面关于图5的讨论中所讨论的那样，在BIST控制器30中对其进行比较，而且将其输入加法器56中。另一组在线70上的n-位宽测试响应被引向加法器56。连接到加法器56的输出端的检测器57为一个(1；0)检测器，该检测器将输出设为“1”并且无论什么时候检测到两组测试响应间不匹配时保持为“1”。
检测器57的输出通过反相器59控制一个与门(AND gate)58的输入，而信号biss_pass(bist_通过)控制与门58的另一输入。与门58的输出提供信号bist_pass_combined(bist_通过_结合)，如果在存储器中没有发现缺陷，该信号为“1”。
图7的BIST测试环结构也可以与一个串行BIST的装置连用。
图8展示了BIST测试环25的另一个实施例，包括一个有一个输出-0(output-0)和一个输出-1(output-1)的译码器72，两个分别替换图5中反相器41和44的异或门(XOR gates)67、68。该BIST控制器30具有图8所示的结构，设计用来执行一个2-端口、“w”个字、n-位/每个字的CsRAM 10的以下功能：(a)测试4个虚拟单端口存储器，每个存储器有“w/2”个字和2n-位/每个字，及(b)在该时刻测试一个虚拟存储器。由此，产生4-位存储器选择信号，如memSel[3：0]，用来4次测试存储器10的每个分区85，86。
译码器72通过线路34连接到memSel[3：0]并控制相等或互补测试数据的选择。同样，译码器控制待测试的分区85或86，和待用的端口p0或p1。例如，当连接到数据总线的输出-1为“0”时，则在与通过输出-0被选出的CsRAM 10的两个分区相对应的两个测试期中使用相同数据进行测试。当译码器72的输出-1为“1”，则如关于图5的解释中所述的那样，使用互补测试数据进行测试。译码器72的输出-0用来选择通过p0或p1中的哪个端口测试存储器10的哪一分区。当输出-0为“0”，通过p0测试分区85并通过p1测试分区86。反之，通过p0测试分区86并通过p1测试分区85。
按照这一方式，CsRAM 10的每一分区被测试4次：当输出-1＝0时，使用相同测试数据测试两次，当输出-1＝1时，使用互补测试数据测试两次。这样测试的目的是为了达到完全的缺陷覆盖。表1描述了译码器72的功能。
                    表1
    MemSel[3：0]     输出-0     输出-1
    0001     0     0
    0010     1     0
    0100     0     1
    1000     1     1
图8中的BIST测试环结构也可与一个串行BIST的装置连用。
根据本发明，提供了一个新的达到对压缩sRAMs 10的BIST真速测试性能的方法，该方法具有一个至少比系统时钟发生器12快“k”倍的工作速度。从前述中可以看出，CsRAMs的测试可以用一个常规BIST控制器30，30’来实现，所有要求的改进都包括在一个存储器测试环25，25’中了。为完成一个并行的或一个串行的测试，唯一发生的成本仅与测试中的CsRAM 10周围的测试环25，25’有关。
为测试一个有”w”个字、“n”位/每个字/每个端口、“r”行和“c”列的2-端口CsRAM，改进一个常规BIST控制器的测试环，如同它将使用互补测试数据测试两个虚拟的“w/2”个字、“n”位/每个字/每个端口、(r-1)行及(c)列的单端口sRMAs一样。根据分配模型，虚拟单端口sRAM也可具有“w/2”个字、“n”位/每个字/每个端口、“r”行和“(c-1)”列。可以对该BIST测试环进行改进，以便使用互补测试数据和相等测试数据来测试4个虚拟单端口存储器。
一个k-端口CsRAM的测试安排是同时测试“k”个虚拟存储器。优选的是，虚拟存储器的大小相等。
可以对本发明的具体实施例进行许多改进、变更、改造，但不应偏离后附权利要求所定义的本发明的范围。

Claims (23)

1、一个以压缩静态随机存取存储器(CsRAM)的工作速度测试一个2-端口CsRAM的方法，包括：
(a)产生一个第一组测试数据和一个第二组测试数据；
(b)通过一个第一端口将上述第一组测试数据写入上述CsRAM的一个第一分区，同时通过一个第二端口将上述第二组测试数据写入上述CsRAM的一个第二分区；
(c)通过上述第一端口从上述第一分区读出一个第一输出数据，并且通过上述第二端口从上述第二分区读出一个第二输出数据；和
(d)将上述第一输出和第二输出的每一个与上述相应的第一和第二组测试数据相比较，并且只要当上述第一输出与上述第一组测试数据不同时或当上述第二输出与上述第二组测试数据不同时，则宣布发现一个缺陷。
2、如权利要求1所述的方法，进一步包括：
(e)通过上述第一端口将上述第一组测试数据写入上述CsRAM的上述第二分区，同时通过上述第二端口将上述第二组测试数据写入上述CsRAM的上述第一分区；
(f)通过上述第一端口从上述第二分区读出上述第一输出数据，通过上述第二端口从上述第一分区读出上述第二输出数据；和
(g)再次将上述第一输出和第二输出的每一个分别与上述相应的第一和第二组测试数据相比较，并且只要当上述第一输出与上述第一组测试数据不同时或是上述第二输出与上述第二组测试数据不同时，则宣布发现一个缺陷。
3、如权利要求1所述的方法，其中，上述产生测试数据的步骤包括：
为上述第一组测试数据产生“w/2”个第一数据字；和
为上述第二组测试数据提供“w/2”个第二数据字，每个第二数据字有一个与一个相应的第一数据字互补的二元值。
4、如权利要求3所述的方法，其中，上述同时写入的步骤包括：
在上述第一分区中连续变大的地址上写入上述第一字；和
在上述第二分区中连续变小的地址上写入上述第二字。
5、如权利要求4所述的方法，其中，上述读出步骤包括：
从上述第一分区中连续变大的地址上读出上述第一字；和
从上述第二分区中连续变小的地址上读出上述第二字。
6、如权利要求3所述的方法，其中，上述同时写入步骤包括：
在上述第一分区中连续变小的地址上写入上述第一字；和
在上述第二分区中连续变大的地址上写入上述第二字。
7、如权利要求6所述的方法，其中，上述读出步骤包括：
从上述第一分区中连续变小的地址上读出上述第一字；和
从上述第二分区中连续变大的地址上读出上述第二字。
8、如权利要求1所述的方法，其中，在上述第一分区和第二分区之一中的一个地址包括与上述CsRAM的容量相应的一个行数和一个列数，而且其中行地址的最高有效位用作一个存储器分区的选择信号。
9、如权利要求1所述的方法，其中，上述写和读的步骤包括一次写入多个单位的测试数据及一次读出多个单位的测试结果。
10、如权利要求1所述的方法，其中，上述写和读的步骤包括一次写入和读出一个字。
11、如权利要求1所述的方法，适用于一个多端口CsRAM。
12、如权利要求1所述的方法，其中，上述第一分区和上述第二分区各为CsRAM大小的二分之一。
13、如权利要求1所述的方法，其中，上述第一组测试数据包括与上述第二组测试数据相同的数据。
14、一个具有一个第一端口和一个第二端口的CsRAM的测试电路，包括：
一个连接到上述第一端口的第一地址多路器单元和一个连接到上述第二端口的第二地址多路器单元，用来分别在上述CsRAM的一个第一分区和一个第二分区中选择一个测试地址和一个系统地址中的一个；
一个连接到上述第一端口的第一数据多路器单元和一个连接到上述第二端口的第二数据多路器单元，用来分别在上述CsRAM的一个第一分区和第二分区中提供一个测试数据字和一个系统数据字中的一个；
一个连接到上述第一端口的第一写/读多路器单元和一个连接到上述第二端口的第二写/读多路器单元，所述写/读多路器单元用来为上述第一分区和第二分区提供一个测试写/读指令和一个系统读/写指令中的一个；
一个内建自测试(BIST)控制器，用来在上述第一和第二端口上同时产生上述测试地址、测试数据字和测试写/读指令，和用来从上述CsRAM接收一个输出数据，从而以比上述系统时钟更快的一个存储器的工作速度来执行对上述CsRAM的测试。
15、如权利要求14所述的测试电路，其中，上述第一地址多路器单元和上述第二地址多路器单元各与上述BIST控制器有(r+c)个地址连接，用来为每个相应的端口提供一个存储器分区选择信号，从而提供(r-1)个行地址和“c”个列地址，或“r”个行地址和(c-1)个列地址。
16、如权利要求14所述的测试电路，其中，上述BIST控制器包括：与上述第一数据多路器单元和上述第二数据多路器单元各有“n”个输入数据连接，用来为每个相应的端口提供n-位的测试数据字；及
与上述CsRAM之间有“2n”个输出数据连接，用来从每个相应的端口接收n-位字的响应。
17、如权利要求14所述的测试电路，其中，上述BIST控制器包括：
与上述第一数据多路器单元和上述第二数据多路器单元各有n-位宽的输入数据连接，用来为上述第一和第二端口各提供n-位测试字；和
与上述CsRAM有n-位宽的的输出数据连接，用来从上述第一端口接收n-位字的响应，和用来将来自上述第二端口的n-位字的响应与来自上述第一端口的n-位字的响应相比较的设备。
18、如权利要求16所述的测试电路，包括用于上述第二端口的各上述地址连接的一个地址反相器，以及用于上述第二端口的一个分区选择反相器，其中，上述BIST控制器产生用于上述第一分区的上述测试地址，并且上述地址反相器为上述第二分区提供上述测试地址的一个互补二元值。
19、如权利要求16所述的测试电路，包括用于上述第二端口的、为每一个上述输入数据连接的一个输入数据反相器，其中，上述BIST控制器产生用于上述第一分区的上述测试数据，并且上述输入数据反相器用于为上述第二分区提供上述测试数据的一个互补二元值。
20、如权利要求16上述的测试电路，包括用于上述第二端口的、为每一个上述输出数据连接的一个输出数据反相器，其中，上述BIST控制器从上述第一和第二分区接收的上述输出数据是相同的。
21、如权利要求14所述的测试电路，其中，对于每个相应的端口，上述第一数据多路器单元和上述第二数据多路器单元各与来自上述CsRAM的对应(n-1)个输出数据连接之间有(n-1)个输
入数据连接；
上述BIST控制器的一个输入测试连接，用来向上述CsRAM提供一个单位测试数据；
其中，上述BIST控制器与上述CsRAM之间有一个输出测试连接，用来从上述第一端口和第二端口接收一个对应于上述单位测试数据为最大的输出位。
22、如权利要求21的测试电路，其中，上述单位测试数据被施加到上述第一和第二端口的最低有效位。
23、如权利要求14的测试电路，其中，上述第一分区和上述第二分区各为CsRAM大小的二分之一。
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