CN1591684A - 半导体存储器件 - Google Patents

Abstract

一种半导体存储器件包括：字线、位线对、存储单元(1)、位线预充电电路(2)和写放大器(3)、以及虚拟字线、虚拟位线对、虚拟存储单元(1a、1b和1c)以及存储单元存储节点检测电路6。通过虚拟存储单元(1b和1c)的作用，保证了用于虚拟存储单元(1a)的写定时基本上等于用于存储单元(1)的写定时。在被包含于虚拟存储单元(1a)中的存储节点(S1和S2)的状态变化的基础上，存储单元存储节点检测电路6产生写完成信号WRST。结果，提供一种具有最佳写定时和低功耗的半导体存储器件。

Description

半导体存储器件

发明领域

本发明涉及一种半导体存储器件，特别涉及一种包括了虚拟存储单元(dummy memory cell)的半导体存储器件。

背景技术

一般在半导体存储器件中，当要将数据写入存储单元中时，位线对离开预充电状态，并且被选位线对以及连接到被选字线的写放大器导通。完成数据写操作之后，半导体存储器件使被选字线和写放大器关断，并将位线对再次置于预充电状态。

图8图示了常规半导体存储器件的结构图。图8中所示的半导体存储器件包括存储单元1、位线预充电电路2、写放大器3和写放大器控制电路4。写放大器控制电路4包括两输入与门电路MA1和延迟电路5。图8中示出了：字线WL1和WL2；位线对BL1和/BL1，以及位线对BL2和/BL2；位线预充电控制信号PCG；写使能信号WEN；写放大器控制信号WAE；列选择信号CA1和CA2；以及写数据IN1和IN2。

如图8所示，每个存储单元1连接到一个字线和一个位线对。图9图示了存储单元1详细结构的电路图。图9中所示的存储单元1包括存取晶体管Q1和Q2、驱动晶体管Q3和Q4以及负载晶体管Q5和Q6。在图9中示出了：字线WL；位线对BL和/BL；存储单元存储节点S1和S2；以及电源端子VDD。存取晶体管Q1和Q2的栅极端连接到字线WL；存取晶体管Q1和Q2的漏极端连接到位线对的各自位线BL和/BL；以及存取晶体管Q1和Q2的源极端分别连接到存储单元存储节点S1和S2。

驱动晶体管Q3和负载晶体管Q5一起构成第一反相器。驱动晶体管Q4和负载晶体管Q6一起构成第二反相器。第一反相器的输出端(存储单元存储节点S2)连接到第二反相器的输入端。第二反相器的输出端(存储单元存储节点S1)连接到第一反相器的输入端。因此，第一和第二反相器一起构成用于储存和保存数据的锁存电路。当字线WL处于H(高)电平时，存储单元1或者进行输入经由位线对{BL和/BL}发送过来的互补数据的操作，或者存储单元1进行将储存在存储单元存储节点S1和S2的数据输出到位线对{BL和/BL}的操作。

图10图示了位线预充电电路2详细结构的电路图。图10中所示的位线预充电电路2包括预充电晶体管Q7和Q8以及平衡晶体管Q9。在图10中示出了：位线对BL和/BL；位线预充电信号PCG；以及电源端子VDD。

给预充电晶体管Q7和Q8以及平衡晶体管Q9的栅极端施加位线预充电控制信号PCG。预充电晶体管Q7和Q8的漏极端连接到位线对的相应位线BL和/BL；以及预充电晶体管Q7和Q8的源极端连接到电源端子VDD。平衡晶体管Q9的源极端和漏极端连接到位线对的相应位线BL和/BL。

当位线预充电控制信号PCG处于L(低)电平时，位线预充电电路2处于有效状态，将位线对{BL和/BL}预充电到H电平(VDD电平)。另一方面，当位线预充电控制信号PCG处于H电平时，位线预充电电路2处于无效状态，位线对{BL和/BL}处于高阻抗状态。

图11图示了写放大器3详细结构的电路图。图11中所示的写放大器3包括p-MOS晶体管QP1和QP2、n-MOS晶体管QN1和QN2、反相器MI1到MI3、和三输入与非门电路MN1和MN2。在图11中示出了：位线对BL和/BL；列选择信号CA；写放大器控制信号WAE；写数据IN；以及电源端子VDD。

p-MOS晶体管QP1和QP2的源极端连接到电源端子VDD，n-MOS晶体管QN1和QN2的源极端都接地。p-MOS晶体管QP1和n-MOS晶体管QN1的漏极端连接到位线对的位线BL。p-MOS晶体管QP2和n-MOS晶体管QN2的漏极端连接到位线对的位线/BL。

给三输入与非门电路MN1的三个输入端施加列选择信号CA、写放大器控制信号WAE和来自反相器MI3的输出，而反相器MI3自己的输入端接收写数据IN。来自三输入与非门电路MN1的输出施加于p-MOS晶体管QP2的栅极端和反相器MI1的输入端。给三输入与非门电路MN2的三个输入端施加列选择信号CA、写放大器控制信号WAE和写数据IN。来自三输入与非门电路MN2的输出施加于p-MOS晶体管QP1的栅极端和反相器MI2的输入端。来自反相器MI1和MI2的输出分别施加于n-MOS晶体管QN1和QN2的栅极端。

当进行写操作时，写放大器控制信号WAE只在写时间期间(在后面说明)处于取H电平。当列选择信号CA和写放大器控制信号WAE都处于H电平时，写放大器3处于有效状态，并根据写数据IN(H电平或L电平)向位线对{BL和/BL}输出数据。例如，在列选择信号CA和写放大器控制信号WAE都处于H电平并且写数据IN处于H电平时，三输入与非门电路MN1的输出处于H电平，同时三输入与非门电路MN2的输出处于L电平。在这种情况下，反相器MI1的输出处于L电平，反相器MI2的输出处于H电平。因此，p-MOS晶体管QP1和n-MOS晶体管QN2导通，并且n-MOS晶体管QN1和p-MOS晶体管QP2关断，因此位线对的位线BL和/BL分别处于H电平和L电平。同样，在列选择信号CA和写放大器控制信号WAE都处于H电平以及写数据IN处于L电平时，位线对的位线BL和/BL分别处于L电平和H电平。

另一方面，如果列选择信号CA或写放大器控制信号WAE处于L电平，则三输入与非门电路MN1和MN2的输出都处于H电平，与写数据IN无关。结果，反相器MI1和MI2的输出都处于L电平，因此p-MOS晶体管QP1和QP2以及n-MOS晶体管QN1和QN2都关断。结果，写放大器3处于无效状态，位线对{BL和/BL}处于高阻抗状态。

如上所述，写放大器控制电路4包括两输入与门电路MA1和延迟电路5。一般情况下，延迟电路5由多级连接的奇数个反相器构成。延迟电路5输出写使能信号WEN的反相信号，而该输出信号相对于其输入信号是延迟的，延迟量为反相器的总延迟时间。

如图8所示，写放大器控制信号WAE是写使能信号WEN和延迟电路5的输出的逻辑AND。在写使能信号WEN处于L电平时，延迟5的输出处于H电平，因此写放大器控制信号WAE处于L电平。在这个状态下如果写使能信号WEN跳变到H电平，写放大器控制信号WAE在等于延迟电路5中的延迟时间长度的周期(以下称为“写时间”)内处于H电平。一旦在写使能信号WEN跳变到H电平之后又经过了写时间，延迟电路5的输出从H电平跳变到L电平，因此写放大器控制信号WAE也从H电平跳变到L电平。因此，写放大器控制电路4输出写放大器控制信号WAE，该写放大器控制信号WAE响应于写使能信号WEN从L电平向H电平的跳变而只在预定时间(即写时间)内处于H电平。

下面，将详细介绍具有上述结构的常规半导体存储器件的操作。当所有字线都处于L电平时，所有存储单元1都处于高阻抗状态(即不进行数据输入/输出的状态)。此时，写使能信号WEN和写放大器控制信号WAE都处于L电平，写放大器3处于无效状态。而且，位线预充电控制信号PCG处于L电平，位线预充电电路2处于有效状态。因此，所有位线对由位线预充电电路2预充电到H电平。

为了在这个状态下向给定存储单元1写数据，以预定时序进行将位线预充电控制信号PCG、写使能信号WEN、所有字线中一个选中字线和所有列选择信号中一个选中的列选择信号向H电平跳变的处理。如果位线预充电控制信号PCG跳变到H电平，则位线预充电电路2处于无效状态(高阻抗状态)。如果写使能信号WEN跳变到H电平，写放大器控制信号WAE只在写时间期间处于H电平。

例如，如果选择字线WL1和列选择信号CA1，连接到字线WL1的存储单元1处于有效状态，而该字线处于H电平，并且连接到位线对{BL1和/BL1}的写放大器3只在写时间期间处于有效状态。结果，基于写数据IN1的数据被输出到位线对{BL1和/BL1}。此时，在连接到字线WL1和位线对{BL1和/BL1}的存储单元1中，存取晶体管Q1和Q2导通。因此，经连接到存取晶体管Q1和Q2的位线对{BL1和/BL1}，对存储单元1中由驱动晶体管Q3和Q4以及负载晶体管Q5和Q6构成的锁存电路进行数据写操作。

在跳变到H电平之后又经过了写时间，写放大器控制信号WAE跳变到L电平。结果，写放大器3处于无效状态。由于被选字线因为写放大器控制信号WAE的跳变而跳变到L电平，被选存储单元1处于高阻抗状态。此后，当位线预充电控制信号PCG跳变到L电平时，位线预充电电路2处于有效状态。因此，所有位线对由位线预充电电路2预充电到H电平。上述处理是在对任一存储单元1进行数据写操作时进行的。

上面已经介绍了通用半导体存储器件中的数据写处理。作为涉及半导体存储器件的独立技术，除了常规存储单元之外添加虚拟存储单元(也公知为复制电路(replica circuit))的方法是已知的。关于通用半导体存储器件，日本特许公开专利公报No.2002-367377介绍了添加虚拟存储单元、除了常规字线之外的虚拟字线(dummy wordline)、以及除了常规位线对之外的虚拟位线对(dummy bit linepair)，并还添加了对应虚拟字线和虚拟位线对的虚拟存储单元(作为负载)。在具有这种结构的半导体存储器件中，驱动常规字线时同时驱动虚拟字线，并且虚拟存储单元进行与常规存储单元相同的操作。在这种半导体存储器件中，在连接到虚拟存储单元的虚拟位线对的电压改变的基础上产生使读出放大器激活的信号。

在涉及包含了虚拟存储单元的半导体存储器件的技术中，很多都涉及读操作，特别是读出放大器激活定时的产生及其最优化。涉及包含虚拟存储单元的半导体存储器件的写操作的技术在日本特许公开专利公报No.11-96768中被公开了。这篇公报公开了：在包含虚拟存储单元的半导体存储器件中，对虚拟存储单元进行数据写操作，并在基于该写操作而产生的信号基础上产生定时信号。然而，在这篇公报中介绍的虚拟存储单元没有与虚拟字线(dummy word line)或虚拟位线(dummy bit line)对结合使用。

常规半导体存储器件具有以下问题。在半导体存储器件中，写时间(即写放大器控制信号WAE处于H电平的时间)必须足够长以便确保在所有存储单元1中完成数据写操作。如上所述，写时间由写放大器控制电路4中的延迟电路5的延迟时间确定。因此，为了考虑涉及半导体存储器件的对电源电压相关性、温度相关性、和工艺波动，必须在延迟电路5的设计中引入大余量。

通过规定足够长的写时间，可以稳定地对存储单元进行数据写操作。然而，如果规定的写时间过长，则半导体存储器件的存取将被放慢。此外，随着写时间增加，连接到被选字线的存储单元的位线对的充电/放电电流增加，因而导致半导体存储器件的功耗增加。

在所谓的可编译(compilable)存储器的情况下，其中字线的数量和位线的数量可以用各种方式配置，延迟电路5的定时设计可以适应于最大可能的结构。然而，使延迟电路5的定时设计适合于最大构成存在的问题是：当可编译存储器具有最小构成时，使用与最大构成相同的写时间。因此，在可编译存储器的情况下，涉及增加存取时间和增加功耗的问题变得特别显著。注意为所有可能结构提供具有不同延迟时间的延迟电路5在理论上是可行的，但实际上是不可行的。

发明内容

因此，本发明的目的是提供一种低功耗半导体存储器件，可以确保最佳写定时，而与其构成无关。

本发明具有以下特征以实现上述目的。

根据本发明的包括虚拟存储单元的半导体存储器件包括：字线、位线对、存储单元、位线预充电电路和至少一个写放大器，并且还包括虚拟字线、虚拟位线对、第一到第三虚拟存储单元以及写完成检测电路。每个存储单元设置在多个字线之一和多个位线对之一的相交位置上。第一虚拟存储单元设置在虚拟字线和虚拟位线对的相交位置上。每个第二虚拟存储单元设置在虚拟字线和多个位线对之一的相交位置上。每个第三虚拟存储单元设置在多个字线之一和虚拟位线对之间的相交位置上。每个位线预充电电路控制该虚拟位线对或多个位线对之一的预充电状态。至少一个写放大器驱动该虚拟位线对和多个位线对之一，以在被选存储单元和第一虚拟单元(dummy cell)中写数据。写完成检测电路根据包含于第一虚拟存储单元中的存储节点的状态变化而产生写完成信号。

上面的半导体存储器件包括第一虚拟存储单元，可以利用与用于常规存储单元的写定时基本相同的定时将数据写入该第一虚拟存储单元中，并且该半导体存储器件根据第一虚拟存储单元中包含的存储节点的状态变化而产生写完成信号。结果，无论导体存储器件的结构，都可以获得确保对于所有相关存储单元进行数据写操作的最佳写定时。由于写定时被最佳化，因此可减少从存储单元到位线对的不必要的充电/放电电流，由此可以减少在写操作期间的功耗。

在这种情况下，当驱动虚拟字线时，第一虚拟存储单元中的存储节点的状态可以被初始化到预定状态。

只在写操作期间选择多个字线之一时可以驱动虚拟字线，该虚拟字线是与被选字线同步地被驱动的。因此，在读操作期间不驱动虚拟字线。结果，由于消除了在读操作期间虚拟字线上的充电/放电电流而进一步减少了功耗。

写完成检测电路根据被包含于第一虚拟存储单元中的存储节点上的逻辑值的变化可以产生写完成信号。

更优选地是，写完成检测电路可包括反相器电路，用于接收被包含于第一虚拟存储单元的存储节点上的逻辑值和输出写完成信号。

或者，写完成检测电路可包括：第一晶体管，其源极端连接到电源端子，其栅极端根据虚拟字线被控制；第二晶体管，其源极端连接到第一晶体管的漏极端，其栅极端连接到被包含于第一虚拟存储单元中的存储节点；和第三晶体管，其源极端接地，其漏极端连接到第二晶体管的漏极端，其栅极端根据虚拟字线而被控制，并且写完成检测电路可输出作为写完成信号的第二和第三晶体管的公共漏极端的状态。因此，在被包含于虚拟存储单元中的存储单元存储节点的状态改变的过渡期间中，可以防止击穿(shoot-through)电流从电源端子流到写完成检测电路中的地线。

特别是，在上述情况下，电源电压可施加于第一晶体管的源极端，该电源电压比施加于多个存储单元、第一到第三虚拟存储单元和多个位线预充电电路的电源电压高。因此，在电源电压的两个电平分别施加于存储单元阵列和外围电路的情况下，使得用于存储单元阵列的电源电压低于用于外围电路的电源电压，该半导体存储器件可以与只输送一个电压电平的情况相同的方式操作，因此便于两个电压电平之间的电平移位。

第三虚拟存储单元可固定地储存用于第一虚拟存储单元的写数据的反相数据。因此，可以获得更可靠的写定时。

半导体存储器件可包括多个第一虚拟储存单元，并且当被包含于多个第一虚拟存储单元中的存储单元存储节点的状态的任何变化当中的最后一个变化发生时，写完成检测电路可将写完成信号转移到表示写完成的值。因此，可以获得更可靠的写定时。

只在写完成信号采取表示在写操作期间未完成写操作的值时，至少一个写放大器可以驱动位线对。因此，每个写放大器处于有效状态的定时周期减小了，因而减少了写操作期间的功耗。

该半导体存储器件可以是可编译存储器，其中可用各种方式构成多个字线和多个位线。在可编译存储器中，根据存储单元的数量而增加或减少虚拟存储单元的数量；字线上的负载和虚拟字线上的负载同样地增加或减少；并且位线对上的负载和虚拟位线对上的负载也同样地增加或减少。因而，存储单元的写定时和虚拟存储单元的写定时总是保持基本相同，因此，无论半导体存储器件的构成，都可以获得最佳写定时。

通过下面结合附图对本发明的详细说明使本发明的这些和其它目的、特征、方案和优点更明显。

附图说明

图1是表示根据本发明第一实施例的半导体存储器件的结构图；

图2是表示用在根据本发明第一实施例的半导体存储器件中的存储单元存储节点检测电路详细结构的电路图；

图3是表示用在根据本发明第一实施例的半导体存储器件中的写放大器控制电路详细结构的电路图；

图4是表示用在根据本发明第一实施例的半导体存储器件中的写放大器控制电路的时序图；

图5是表示用在根据本发明第二实施例的半导体存储器件中的存储单元存储节点检测电路详细结构的电路图；

图6是表示用在根据本发明第三实施例的半导体存储器件中的虚拟存储单元详细结构的电路图；

图7是表示根据本发明第四实施例的半导体存储器件的结构图；

图8是表示常规半导体存储器件的结构图；

图9是表示存储单元详细结构的电路图；

图10是表示位线预充电电路详细结构的电路图；和

图11是表示写放大器详细结构的电路图。

优选实施例的说明

第一实施例

图1是表示根据本发明第一实施例的半导体存储器件的结构图。图1中所示的半导体存储器件包括存储单元1、虚拟存储单元1a、1b和1c、位线预充电电路2、写放大器3、存储单元存储节点检测电路6和写放大器控制电路7。在图1中示出了：字线WL1和WL2；虚拟字线DWL；位线对BL1和/BL1以及位线对BL2和/BL2；虚拟位线对DBL和/DBL；位线预充电控制信号PCG；写使能信号WEN；写放大器控制信号WAE；列选择信号DCA和CA1和CA2；写数据DIN和IN1和IN2；写完成信号WRST；和包含于虚拟存储单元1a中的存储单元存储节点S1和S2。

存储单元1和虚拟存储单元1a到1c设置成两维阵列。在图1中所示的半导体存储器件中，提供四个存储单元1，各位于字线WL1和WL2与位线对{BL1和/BL1}和{BL2和/BL2}的四个相交部位的上。虚拟存储单元1a(只有一个)设置在虚拟字线DWL和虚拟位线对{DBL和/DBL}的相交部位。提供两个虚拟存储单元1b，各位于虚拟字线DWL和位线对{BL1和/BL1}和{BL2和/BL2}的两个相交部位上。提供两个虚拟存储单元1c，各位于字线WL1和WL2与虚拟位线对{DBL和/DBL}的两个相交部位上。

作为本实施例中的存储单元1、位线预充电电路2和写放大器3，使用了与常规半导体存储器件中所用的相同电路。由于这些电路的细节已经参照图9到图11介绍了，因此这里省略它们的说明。

提供虚拟存储单元1a，以产生写完成信号WRST。提供虚拟存储单元1b以确保虚拟字线DWL上的负载等于常规字线WL1和WL2的任一个上的负载。这里使用的“负载”包括与字线或虚拟字线相关的布线电阻和布线电容元件、以及与连接到字线或虚拟字线的任何晶体管相关的电容元件。提供虚拟存储单元1c以确保虚拟位线对{DBL和/DBL}上的负载等于常规位线对{BL1和/BL1}或{BL2和/BL2}其中之一的负载。这里所用的“负载”包括与位线对或虚拟位线对相关的布线电阻和布线电容元件、以及与连接到位线对或虚拟位线对的任何晶体管相关的电容元件。

每个虚拟存储单元1a-1c具有与图9中所示的存储单元1相同的结构。然而，如图1所示，虚拟存储单元1a-1c的连接不同于存储单元1。即，包含于虚拟存储单元1a中的存储单元存储节点S1和S2连接到存储单元存储节点检测电路6的各个端子上。虚拟存储单元1b不连接到任何位线对。每个虚拟存储单元1c的字线输入端子接地。

在本例中，存储单元存储节点检测电路6用作写完成检测电路。图2是表示存储单元存储节点检测电路6详细结构的电路图。图2中所示的存储单元存储节点检测电路6包括p-MOS晶体管QP3、n-MOS晶体管QN3和反相器MI4和MI5。在图2中示出了：虚拟字线DWL；写完成信号WRST；包含于虚拟存储单元1a中的存储单元存储节点S1和S2；和电源端子VDD。

p-MOS晶体管QP3的连接如下：栅极端连接到虚拟字线DWL；源极端连接到电源端子VDD；漏极端连接到虚拟存储单元1a的存储单元存储节点S1。n-MOS晶体管QN3的连接如下：栅极端连接到反相器MI4的输出端，而反相器MI4的输入端连接到虚拟字线DWL；漏极端连接到虚拟存储单元1a的存储单元存储节点S2；源极端接地。反相器MI5使虚拟存储单元1a的存储单元存储节点S1的状态反相，并输出作为写完成信号WRST的最终信号。

虚拟字线DWL处于L电平时，p-MOS晶体管QP3导通，因此虚拟存储单元1a的存储单元存储节点S1处于H电平，并且写完成信号WRST处于L电平。由于反相器MI4的输出处于H电平，则n-MOS晶体管QN3导通，因此虚拟存储单元1a的存储单元存储节点S2处于L电平。

当虚拟字线DWL跳变到H电平时，p-MOS晶体管QP3和n-MOS晶体管QN3都关断。因而，写完成信号WRST具有和虚拟存储单元1a的存储单元存储节点S1的反相状态。如下所述，由此获得的写完成信号WRST可用于例如写放大器3的定时控制。而且，写完成信号WRST可被输出到半导体存储器件的外部，以用于各种电路如半导体存储器件的定时控制。

图3是表示写放大器控制电路7详细结构的电路图。如图3所示的写放大器控制电路7包括两输入或非门电路MR1和MR2、反相器MI6、和两输入与门电路MA2。在图3中示出了：写使能信号WEN；写放大器控制信号WAE；写完成信号WRST；和来自两输入与门电路MA2的输出信号A。

写使能信号WEN和反相器MI6的输出端连接到两输入与门电路MA2的各个输入端，其中反相器MI6的输入端连接到写使能信号WEN。因此，当写使能信号WEN从L电平跳变到H电平时，在来自两输入与门电路MA2的输出信号A上产生窄H-电平脉冲。两输入或非门电路MR1和MR2一起构成RS锁存器。来自两输入与门电路MA2的输出信号A连接到RS锁存器的设置输入端，写完成信号WRST连接到RS锁存器的复位输入端。来自两输入或非门电路MR2的输出是写放大器控制信号WAE。

图4是图3中所示的写放大器控制电路7的时序图。在初始状态下，即当字线和虚拟字线都处于L电平时，写使能信号WEN、写放大器控制信号WAE和写完成信号WRST都处于L电平。如果在这个状态下写使能信号WEN从L电平跳变到H电平，则在来自两输入与门电路MA2的输出信号A上产生窄H-电平脉冲。输出信号A，即由两输入或非门电路MR1和MR2构成的RS锁存器的设置输入，使写放大器控制信号WAE(它是来自RS锁存器的一个输出)跳变到H电平。之后，当写完成信号WRST(它被反馈到RS锁存器做为复位输入)跳变到H电平时，写放大器控制信号WAE跳变到L电平。

在连接到虚拟位线对{DBL和/DBL}的写放大器3中，列选择信号DCA固定在H电平，写数据DIN固定在L电平。因此，写放大器3只由写放大器控制信号WAE控制，从而在写放大器控制信号WAE处于L电平时处于无效状态，或者在写放大器控制信号WAE处于H电平时处于有效状态。在写放大器控制信号WAE处于H电平时，虚拟位线对的虚拟位线DBL总是处于L电平，并且虚拟位线/DBL总是处于H电平。

下面将介绍具有上述结构的根据本例的半导体存储器件的操作。如图1所示，虚拟存储单元1b不连接到位线对，每个虚拟存储单元1c的字线输入端接地。因此，虚拟存储单元1b和1c既不影响位线对也不影响虚拟位线对。

在初始状态下，字线WL1和WL2、虚拟字线DWL、位线预充电控制信号PCG、和写使能信号WEN都被控制，以采取L电平。在这个状态下，所有存储单元1和虚拟存储单元1a都处于高阻抗状态(即不进行数据输入/输出的状态)。由于虚拟字线DWL处于L电平，由于存储单元存储节点检测电路6的作用，虚拟存储单元1a的存储单元存储节点S1被初始化到H电平，存储单元存储节点S2被初始化到L电平，并且写完成信号WRST处于L电平。由于写使能信号WEN处于L电平，写放大器控制信号WAE处于L电平，并且写放大器3处于无效状态。由于位线预充电控制信号PCG处于L电平，因此位线预充电电路2处于有效状态，所有位线对{BL1/BL1}和{BL2和/BL2}以及虚拟位线对{DBL和/DBL}被位线预充电电路2预充电到H电平。

为了在这个状态下向给定存储单元1写数据，与常规半导体存储器件的情况一样，进行一个处理，以将每个位线预充电控制信号PCG、写使能信号WEN、选自所有字线的一个字线以及选自所有列选择信号的一个列选择信号以预定时序跳变到H电平。如果位线预充电控制信号PCG跳变到H电平，则位线预充电电路2处于无效状态(高阻抗状态)。如果写使能信号WEN跳变到H电平，写放大器控制信号WAE只在写时间期间处于H电平，这与常规半导体存储器件的情况相同。

例如，如果选择字线WL1和列选择信号CA1，在该字线处于H电平时连接到字线WL1的存储单元1处于有效状态，连接到位线对{BL1和/BL1}的写放大器3只在写时间期间处于有效状态。结果，基于写数据IN1的数据被输出到位线对{BL1和/BL1}。此时，在连接到字线WL1和位线对{BL1和/BL1}的存储单元1中，存取晶体管Q1和Q2导通。因此，经连接到存取晶体管Q1和Q2的位线对{BL1和/BL1}，对由驱动晶体管Q3和Q4以及负载晶体管Q5和Q6构成的锁存电路进行数据写操作。

当选择字线WL1或WL2时，与被选字线同步地驱动虚拟字线DWL。例如，当字线WL1或WL2从L电平跳变到H电平时，虚拟字线DWL同时从L电平跳变到H电平。如果写使能信号WEN从L电平跳变到H电平，则写放大器控制信号WAE跳变到H电平，并且连接到虚拟位线对{DBL和/DBL}的写放大器3处于有效状态。由于输入到该写放大器3中的写数据DIN被固定在L电平，同时写放大器3处于有效状态，因此虚拟位线对的虚拟位线DBL和/DBL分别处于L电平和H电平。这样，用与存储单元1相同的方式对虚拟存储单元1a进行数据写，除了L电平和H电平总是分别被写到虚拟存储单元1a的存储单元存储节点S1和S2中之外。

如上所述，确保了虚拟字线DWL上的负载等于字线WL1或WL2上的负载，并且虚拟位线对{DBL和/DBL}上的负载等于位线对{BL1和/BL1}或{BL2和/BL2}上的负载。因此，用于存储单元1的写完成定时基本上与用于虚拟存储单元1a的写完成定时一致；对于对任何其它存储单元1进行数据写操作的情况也是这样的。

基本上在完成对存储单元1的数据写的同时，虚拟存储单元1a的存储单元存储节点S1从H电平转移到L电平，结果是写完成信号WRST从L电平跳变到H电平(参照图2的描述)。从而，写放大器控制信号WAE从H电平跳变到L电平(参照图3的描述)。

如果写放大器控制信号WAE跳变到L电平，写放大器3处于无效状态。之后，与写放大器控制信号WAE同步，或者在经过了预定时间之后，控制被选字线和虚拟字线DWL，以转移到L电平。结果，被选存储单元1和虚拟存储单元1a处于高阻抗状态。一旦虚拟字线DWL跳变到L电平，则虚拟存储单元1a的存储单元存储节点S1和S2再次分别被初始化到H电平和L电平，并且写完成信号WRST从H电平转移到L电平。如果位线预充电控制信号PCG跳变到L电平，则位线预充电电路2处于有效状态，并且所有位线对{BL1和/BL1}和{BL2和/BL2}以及虚拟位线对{DBL和/DBL}被预充电到H电平。无论对哪个存储单元1进行数据写操作，都执行上述处理。

如上所述，根据本例的半导体存储器件包括可以与常规存储单元基本同时写数据的虚拟存储单元，并根据被包含于该虚拟存储单元中的存储节点的状态的变化而产生写完成信号。因此，无论半导体存储器件有怎样的结构，都可以获得确保已经对所有相关存储单元进行数据写操作的最佳写定时。由于最佳化了写定时，因此减少了从存储单元流到位线对的不必要的充电/放电电流，由此减少了写操作期间的功耗。

特别是，在确保在写操作期间只在选择了任何字线时才驱动虚拟字线的情况下，在读操作期间不驱动虚拟字线。结果，由于消除了读操作期间虚拟字线上的充电/放电电流而进一步减少了功耗。

或者，在确保只在写操作期间写完成信号处于L电平时每个写放大器才驱动位线对或虚拟位线对的情况下，写放大器处于有效状态的时间周期被减小，因而减少了写操作期间的功耗。

第二实施例

除了存储单元存储节点检测电路6由图5中所示的电路代替之外，根据本发明第二实施例的半导体存储器件与第一实施例的半导体存储器件相同。图5是表示用在根据本实施例的半导体存储器件中的存储单元存储节点检测电路6详细结构的电路图。图5中所示的存储单元存储节点检测电路6包括p-MOS晶体管QP4到QP6、n-MOS晶体管QN4和QN5、以及反相器MI7。在图5中示出了：虚拟字线DWL；写完成信号WRST；被包含于虚拟存储单元1a中的存储单元存储节点S1和S2；和电源端子VDD和VDD2。

p-MOS晶体管QP4的连接如下：栅极端连接到虚拟字线DWL；源极端连接到电源端子VDD；和漏极端连接到虚拟存储单元1a的存储单元存储节点S1。n-MOS晶体管QN4的连接如下：栅极端连接到反相器MI7的输出端，而反相器MI7的输入端连接到虚拟字线DWL；漏极端连接到虚拟存储单元1a的存储单元存储节点S2；源极端接地。p-MOS晶体管QP5的连接如下：源极端连接到电源端子VDD2；栅极端连接到反相器MI7的输出端。p-MOS晶体管QP6的连接如下：源极端连接到p-MOS晶体管QP5的漏极端；栅极端连接到虚拟存储单元1a的存储单元存储节点S1。n-MOS晶体管QN5的连接如下：源极端接地；漏极端连接到p-MOS晶体管QP6的漏极端；栅极端连接到反相器MI7的输出端。p-MOS晶体管QP6和n-MOS晶体管QN5的公共漏极端的状态被输出作为写完成信号WRST。

此后将介绍具有上述结构的根据本例的半导体存储器件的操作。首先，将介绍在相同电平的电源电压施加于电源端子VDD和VDD2的情况下将要进行的操作。在虚拟字线DWL处于L电平时，p-MOS晶体管QP4导通，因此虚拟存储单元1a的存储单元储存节点S1处于H电平。由于反相器MI7的输出处于H电平，则n-MOS晶体管QN4导通，并且虚拟存储单元1a的存储单元存储节点S2处于L电平。此外，p-MOS晶体管QP5和QP6都关断，并且n-MOS晶体管QN5导通。结果，写完成信号WRST处于L电平。

当虚拟字线DWL跳变到H电平时，p-MOS晶体管QP4和n-MOS晶体管QN4都关断。由于反相器MI7的输出处于L电平，p-MOS晶体管QP5导通，n-MOS晶体管QN5关断。因此，写完成信号WRST根据p-MOS晶体管QP6是导通还是关断而改变。由于p-MOS晶体管QP6的栅极端连接到虚拟存储单元1a的存储单元存储节点S1，写完成信号WRST具有与虚拟存储单元1a的存储单元存储节点S1的反相状态。当完成对虚拟存储单元1a的数据写操作时，存储单元存储节点S1从H电平跳变到L电平。因而，p-MOS晶体管QP6导通，并且写完成信号WRST从L电平跳变到H电平。

因此，本例的存储单元存储节点检测电路(图5)以与第一实施例的存储单元存储节点检测电路(图2)基本上相同的方式进行工作。然而，在本例的存储单元存储节点检测电路中，在虚拟字线DWL跳变到H电平之后直到虚拟存储单元1a的存储单元存储节点S1跳变到L电平为止的期间内，p-MOS晶体管QP6关断。因此，在这个期间，写完成信号WRST采取高阻抗状态。由于实际半导体存储器件具有电容(与布线和晶体管相关的电容分量)，在写完成信号WRST进入高阻抗状态之后的很短时间内，写完成信号WRST保持在L电平。因此，在该逻辑电平，本例的存储单元存储节点检测电路和第一实施例的存储单元存储节点检测电路进行相同的操作。因此，本例的半导体存储器件提供与由第一实施例的半导体存储器件所提供的相同的效果。

此外，在本例的存储单元存储节点检测电路中，根据虚拟字线DWL控制写完成信号WRST的输出定时。结果，在虚拟存储单元1a的存储单元存储节点S1从H电平转移到L电平的过渡期间，可以防止击穿电流从电源端子VDD2经p-MOS晶体管QP5和QP6以及n-MOS晶体管QN5流到地。一般情况下，随着电源电压减小，存储单元中的数据跳变时间(等于存储单元存储节点S1和S2的状态变化的过渡时间)变长。因此，通过采用图5中所示的存储单元存储节点检测电路获得的防止击穿电流的效果在电源电压很低的半导体存储器件中变得尤其明显。

下面介绍在不同电平的电源电压施加于电源端子VDD和VDD2的情况下将要进行的操作。为半导体存储器件的存储单元阵列部分和外围电路部分提供不同电平的电源电压的技术是可以想到的。通过使用这种技术向存储单元阵列部分提供较低电平电源电压和向外围电路部分提供较高电平电压，可以减少存储单元阵列部分中的功耗同时保持外围电路的高操作速度，从而可以提供以高速度操作但功耗相对较少的半导体存储器件。在这种情况下，如下所述，通过采用本例的存储单元存储节点检测电路(图5)可以促进在两个电源电压之间电平跳变。

在本实施例中，电源电压V1施加于存储单元1、虚拟存储单元1a至1c以及位线预充电电路2，并且高于电源电压V1的电源电压V2施加于任何其它电路。假设所有电路共享公共的地线。在这种情况下，在图5中所示的存储单元存储节点检测电路6中，电源电压V2输送给反相器MI7。电源电压V2还施加于连接到电源端子VDD2的p-MOS晶体管QP5的源极端。

虚拟字线DWL由用于外围电路的电源电压V2来驱动。当虚拟字线DWL处于L电平时，栅极端连接到该虚拟字线DWL的p-MOS晶体管QP4导通，因此虚拟存储单元1a的存储单元存储节点S1处于H电平(电平V1)。此时，尽管p-MOS晶体管QP6的栅极端处于H电平，但只处于电平V1，因此p-MOS晶体管QP6没有完全关断。另一方面，由于电源电压V2输送给反相器MI7并且反相器MI7的输出为H电平(电平V2)，则p-MOS晶体管QP5完全被关断。因此，即使p-MOS晶体管QP6可能没有完全关断，p-MOS晶体管QP5(与p-MOS晶体管QP6串联连接)被完全关断，从而防止击穿电流从电源端子VDD2流到地。而且，由于n-MOS晶体管QN4导通，因此虚拟存储单元1a的存储单元存储节点S2处于L电平。由于n-MOS晶体管QN5也导通，因此写完成信号WRST处于L电平。

如果虚拟字线DWL跳变到H电平(电平V2)，p-MOS晶体管QP4和n-MOS晶体管QN4都关断。此时，反相器MI7的输出处于L电平，因此p-MOS晶体管QP5导通，并且n-MOS晶体管QN5关断。所以，写完成信号WRST根据p-MOS晶体管QP6是否导通而改变。由于p-MOS晶体管QP6的栅极端连接到虚拟存储单元1a的存储单元存储节点S1，最终，写完成信号WRST具有虚拟存储单元1a的存储单元存储节点S1的反相状态。

然而，在虚拟字线DWL跳变到H电平之后并直到开始对虚拟存储单元1a进行数据写操作的期间内，虚拟存储单元1a的存储单元存储节点S1处于电平V1，因此p-MOS晶体管QP6不完全关断。从而，写完成信号WRST可能具有从L电平逐渐增加的过程。然而，在一般的半导体存储器件中，在字线和虚拟字线被驱动之后直到对存储单元和虚拟存储单元写数据的时间不大于几纳秒。此外，由于p-MOS晶体管QP6不完全关断，因此只有微小的电流流过p-MOS晶体管QP6，从而流进写完成信号线WRST的电荷量非常小。因此，对连接到写完成信号线WRST的任何后续电路的影响都可以忽略。

由于p-MOS晶体管QP5的源极端处于H电平(电平V2)，因此写完成信号WRST处于H电平(电平V2)。所以，本例的存储单元存储节点检测电路(图5)根据其H电平等于电平V1的一个信号来输出写完成信号WRST，该写完成信号WRST的H电平等于电平V2。以这种方式，通过采用本例的存储单元存储节点检测电路(图5)可以便于两个电源电压之间的电平跳变。

如上所述，通过给p-MOS晶体管QP5的源极端施加较高的电源电压V2，可以确保电源电压的两个电平分别施加于存储单元阵列和外围电路。结果，即使用于存储单元阵列的电源电压低于用于外围电路的电源电压，该半导体存储器件也可以用与只提供一个电平的电源电压的情况相同的方式进行操作，从而便于两个电平之间的电平跳变。

第三实施例

除了每个虚拟存储单元1c被图6中所示的电路代替之外，根据本发明第三实施例的半导体存储器件与第一实施例的半导体存储器件相同。图6是表示用在根据本例的半导体存储器件中的虚拟存储单元1c详细结构的电路图。除了存储单元存储节点S2接地之外，图6中所示的虚拟存储单元1c与第一实施例(图9)的半导体存储器件中的虚拟存储单元1c相同。

下面将介绍根据本实施例的具有上述结构的半导体存储器件的操作。如图1所示，由于每个虚拟存储单元1c的字线输入端接地，因此虚拟存储单元1c的电路结构不影响整个半导体存储器件的逻辑操作。因此，本例的半导体存储器件以与第一实施例的半导体存储器件基本上相同的方式操作。

由于近年来的半导体存储器件的小型化，晶体管的关态泄露电流(off-leak current)通常会增加。因此，在虚拟存储单元1c中，即使存取晶体管Q1和Q2由于字线输入端接地而都关断，仍然存在流过存取晶体管Q1和Q2的微小关态泄露电流。这个微小关态泄露电流经存取晶体管Q1和Q2影响虚拟位线对{DBL和/DBL}。

如果与第一实施例的情况相同采用具有与存储单元1(图9)相同的结构的虚拟存储单元1c，在开始电源供电之后，虚拟存储单元1c的存储单元存储节点S1和S2将处于这样一种状态，其中一个虚拟存储单元1c的存储单元存储节点S1和S2的状态与另一个虚拟存储单元1c的状态不同。换言之，在一个虚拟存储单元1c中存储单元存储节点S1和S2可分别处于H电平和L电平，但是在另一个虚拟存储单元1c中则是相反的情况。如果保证每个虚拟存储单元1c的存储单元存储节点S1和S2分别处于与任何其它虚拟存储单元1c相同的状态，则流过虚拟位线对{DBL和/DBL}上的存取晶体管Q1和Q2的关态泄露电流的影响将变为最大。

与第一实施例中所述的相同，在对虚拟存储单元1a进行写操作期间，虚拟位线对的虚拟位线DBL和/DBL分别处于L电平和H电平。因此，如图6所示，为了将存储单元存储节点S1固定在H电平和将存储单元存储节点S2固定在L电平，每个虚拟存储单元1c的存储单元存储节点S2接地。结果，对虚拟存储单元1a(即分别处于L电平和H电平的虚拟位线对的虚拟位线DBL和/DBL)进行数据写操作时而存在的虚拟位线对{DBL和/DBL}的状态，以及影响虚拟位线对{DBL和/DBL}(即分别处于H电平和L电平的虚拟位线对的虚拟位线DBL和/DBL)的虚拟存储单元1c的关态泄露电流的影响，在相反方向起作用，由此使对虚拟存储单元1a进行写操作所需的时间被最大化。

同样，在与上述相同的情形下(即连接到相同位线对的每个存储单元中的存储单元存储节点分别处于与连接到所述位线对的任何其它存储单元中的存储单元存储节点相同的状态，并且存储单元存储节点的反相数据将被写入从连接到相同位线对的存储单元中选出的一个存储单元)，用于存储单元1的写操作采取最长时间。

因此，通过采用图6中所示的虚拟存储单元1c，无论所有存储单元1中的存储单元存储节点的状态如何，可以进一步保证成功地进行写操作。

如上所述，由于连接到虚拟位线对{DBL和/DBL}的每个虚拟存储单元1c固定地储存用于虚拟存储单元1a的写数据的反相数据，因此可以获得更可靠的写定时。

第四实施例

图7是表示根据本发明第四实施例的半导体存储器件的结构图。图7中所示的半导体存储器件包括存储单元1、虚拟存储单元1a、1b和1c、位线预充电电路2、写放大器3、存储单元存储节点检测电路6、写放大器控制电路7、和两输入与门电路MA3。在图7中示出了：写完成信号WRST、WRST1和WRST2；一个虚拟存储单元1a的存储单元存储节点S1a和S1b；和其它虚拟存储单元1a的存储单元存储节点S2a和S2b。其它参考标记与第一实施例中采用的那些相同。

在本例中，与常规半导体存储器件中使用的相同的电路用作存储单元1、位线预充电电路2和写放大器3。前面已经参照图9至11介绍了各个电路的细节，因此这里省略了其说明。对于虚拟存储单元1a至1c、存储单元存储节点检测电路6和写放大器控制电路7，使用与第一实施例的半导体存储器件中使用的相同的电路。这些电路的细节已经在第一实施例中描述了，这里省略了其说明。

除了虚拟存储单元1c中的一个用虚拟存储单元1a代替(结果是总共有两个虚拟存储单元1a)，并且采用附加的存储单元存储节点检测电路6和附加的两输入与门电路MA3之外，根据本例的半导体存储器件与第一实施例的半导体存储器件(图1)相同。假设用虚拟存储单元1a代替虚拟存储单元1c不以任何方式影响虚拟位线对{DBL和/DBL}上的负载。

在本例中，两个存储单元存储节点检测电路6和两输入与门电路MA3作为写完成检测电路而一起操作。两个存储单元存储节点检测电路6分别输出写完成信号WRST1和WRST2。两输入与门电路MA3获得写完成信号WRST1和WRST2的逻辑与，并将得到的逻辑与作为写完成信号WRST输出。

下面将介绍根据本例的具有上述结构的半导体存储器件的操作。除了以下几个方面之外，本例的半导体存储器件以与第一实施例的半导体存储器件基本上相同的方式操作。本例的半导体存储器件包括两个虚拟存储单元1a和两个存储单元存储节点检测电路6。两个存储单元存储节点检测电路6根据包含于各自相应的虚拟存储单元1a中的存储单元存储节点的状态来分别输出写完成信号WRST1和WRST2。两输入与门电路MA3获得两个写完成信号的逻辑与。因此，当两个虚拟存储单元1a中的存储单元存储节点的状态的任何变化中的最后一个变化发生时，由两个存储单元存储节点检测电路6和两输入与门电路MA3构成的写完成检测电路将写完成信号WRST转移到表示写完成的值(H电平)。

由于工艺波动等，不可能半导体存储器件中的所有存储单元都具有完全相同的性能，因此存储单元可能在写完成时间上有一定变化。相应地，在本例的半导体存储器件中，只在虚拟存储单元1a中的存储单元存储节点的任何状态变化的最后一个变化发生时，写完成信号转移到表示写完成的值，由此可以获得更可靠的写定时。

在本例的半导体存储器件中，图5中所示的存储单元存储节点检测电路6也可以如第二实施例中所述的那样来使用，并且图6中所示的虚拟存储单元1c也可以如第三实施例中所述的那样来使用。此外，本例的半导体存储器件可包括三个或更多个虚拟存储单元1a和三个或更多个存储单元存储节点检测电路6。

上述每个半导体存储器件只包括少量的存储单元、虚拟存储单元、字线、位线对、位线预充电电路和写放大器，如图1和图7所示。然而，这是为了便于理解本发明，应该明白可以采用多个(实际上是大量的)任何这些元件。得到的半导体存储器件将达到与由根据每个前述实施例的半导体存储器件所提供的相同的效果。

根据本发明的半导体存储器件可以是可编译存储器，其中字线的数量和位线的数量可以以各种方式配置。在可编译存储器中，虚拟存储单元的数量根据存储单元数量的增加或减少而相应地增加或减少；字线上的负载和虚拟字线上的负载同样也增加或减少；位线对上的负载和虚拟位线对上的负载也同样增加或减少。这样，用于存储单元的写定时和用于虚拟存储单元的写定时总是基本上保持相同，因此无论半导体存储器件的结构如何，都可以获得最佳写定时。

根据本发明的半导体存储器件能产生最佳写定时，并消耗相对少的功率，因此可适用于各种半导体器件，例如存储器件、存储电路、和包含逻辑电路的系统器件。

前面已经详细介绍了本发明，前面的说明都是示意性的而非限制性的。应该理解在不脱离本发明的范围的情况下可以进行各种其它修改和改变。

Claims (11)

1、一种包括虚拟存储单元的半导体存储器件，包括：

多个字线；

多个位线对；

多个存储单元，每个存储单元设置在多个字线之一和多个位线对之一的相交部位上；

虚拟字线；

虚拟位线对；

设置在所述虚拟字线和所述虚拟位线对的相交部位的第一虚拟存储单元；

多个第二虚拟存储单元，其中每一个设置在虚拟字线和多个位线对之一的相交部位上；

多个第三虚拟存储单元，其中每一个设置在多个字线之一和所述虚拟位线对的相交部位上；

多个位线预充电电路，每个对应于所述虚拟位线对或多个位线对之一，用于控制各个线对的预充电状态；

至少一个写放大器，用于驱动所述虚拟位线对和多个位线对之一，以在被选存储单元和第一虚拟单元中写数据；和

写完成检测电路，用于根据包含于第一虚拟存储单元中的存储节点的状态的变化来产生写完成信号。

2、根据权利要求1的半导体存储器件，其中当驱动所述虚拟字线时，包含于第一虚拟存储单元中的存储节点的状态被初始化到预定状态。

3、根据权利要求1的半导体存储器件，其中只在写操作期间选择多个字线之一时驱动虚拟字线，该虚拟字线与被选字线同步地被驱动。

4、根据权利要求1的半导体存储器件，其中写完成检测电路根据包含于第一虚拟存储单元中的存储节点的逻辑值变化来产生写完成信号。

5、根据权利要求4的半导体存储器件，其中写完成检测电路包括反相器电路，用于接收第一虚拟存储单元中的存储节点上的逻辑值和输出写完成信号。

6、根据权利要求4的半导体存储器件，其中，

写完成检测电路包括：

第一晶体管，其源极端连接到电源端子，其栅极端根据虚拟字线而被控制；

第二晶体管，其源极端连接到第一晶体管的漏极端，其栅极端连接到包含于第一虚拟存储单元中的存储节点；和

第三晶体管，其源极端接地，其漏极端连接到第二晶体管的漏极端，其栅极端根据虚拟字线而被控制，并且

写完成检测电路输出作为写完成信号的第二和第三晶体管的公共漏极端的状态。

7、根据权利要求6的半导体存储器件，其中电源电压施加于第一晶体管的源极端，该电源电压高于施加于多个存储单元、第一到第三虚拟存储单元和多个位线预充电电路的电源电压。

8、根据权利要求1的半导体存储器件，其中第三虚拟存储单元固定地储存用于第一虚拟存储单元的写数据的反相数据。

9、根据权利要求1的半导体存储器件，包括多个所述第一虚拟存储单元，

其中当包含于第一虚拟存储单元中的存储单元存储节点的状态的任何变化中的最后一个变化发生时，写完成检测电路将写完成信号转移到一个表示写完成的值。

10、根据权利要求1的半导体存储器件，其中在写操作期间只有在写完成信号处于表示未完成写操作的值时，至少一个写放大器驱动位线对。

11、根据权利要求1的半导体存储器件，其中大量字线和大量位线可以以各种方式构成为可编译存储器。

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