CN1508807A - 半导体存储设备 - Google Patents

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Abstract

多个虚位线与多个位线对一起布置在存储单元阵列中。在选择性地驱动与位线对连接的存储单元时，定时控制电路根据多个虚位线中的信号变化控制驱动操作的定时，由此检测出存储单元阵列中的多个位置的工艺偏差的影响。因此，与使用一个虚位线的情况相比，能够进一步减少工艺偏差对半导体存储设备的操作的影响。

Description

半导体存储设备
本申请基于并要求2002年12月17日提交的日本专利申请No.2002-365634的优先权，其全部内容在此引入作为参考。
技术领域
本发明涉及半导体存储设备，具体而言，本发明适用于内部执行操作定时控制的自定时半导体存储设备。
背景技术
通常，在例如SRAM(静态随机存取存储器)的半导体存储器中，制造过程中出现的工艺偏差(存储器宏块(memory macro)之间的偏差和相邻的晶体管之间的偏差等)有时会影响半导体存储器的操作。
一种可行的减轻工艺偏差对半导体存储器操作的影响的方法是以具有充足定时余量的固定操作定时对半导体存储器进行操作，但是使用这种方法不利于半导体存储器的高速操作。
由于上述原因，就有了在例如日本专利申请公开特开平7-93972和日本专利申请公开特开平11-339476中描述的这种半导体存储器。在这些存储器中，提供了与虚存储单元(dummy memory cell)连接的虚位线对，并且通过使用该虚位线对从内部控制操作定时，由此解决上述问题。这些被称为“自定时存储器”的半导体存储器已经实现了减轻工艺偏差对操作的影响的目的，同时避免了操作速度的下降。
图8是常规自定时存储器的结构框图。在图8中，81表示由多个存储单元构成的存储单元阵列，83表示解码器，84表示读/写放大器，并且85表示定时控制电路。在存储单元阵列81的末端部分，具有由与一组虚位线(一个虚位线对)连接的虚存储单元构成的虚存储单元列82。
例如，当从外部输入包括地址信号等的输入信号INS，并且给出了读取存储在存储单元中的数据的读请求时，定时控制电路85基于输入信号INS将包含用于选择存储单元的地址信息的控制信号CTLA输出到解码器83。定时控制电路85也将包括读出放大器激活信号的控制信号CTLB输出到读/写放大器84。
解码器83根据所施加的控制信号CTLA选择性地激活字线WLm(下标m是自然数)。接着，由所激活的字线WLm选择的存储单元的活动引起位线对BLn、/BLn(下标n是自然数)的电位的变化。在此，位线/BLn是和位线BLn互补的位线。
另外，读/写放大器84根据所施加的控制信号CTLB激活其内部的未示出的读出放大器，以放大读取到位线对BLn、/BLn的电位，并且将其作为数据DT输出到外部。
自定时存储器配置为，在上述操作中，根据由连接到虚存储单元的一个虚位线对所施加的信号DS，执行驱动字线WLm的定时控制和激活读/写放大器84中的读出放大器的定时控制。
例如，当根据所施加的信号DS判断出虚位线对中的电位已经达到预定电位时，输出激活的读出放大器激活信号，以激活读/写放大器84中的读出放大器。另外，例如，在虚位线对中的电位达到预定电位后的一段预定时期过去后，将激活的字线WLm去激活，使得所有字线WLm进入未激活状态。
在此，如图8所示，在常规的自定时存储器中只提供有一个与虚存储单元连接的虚位线对。另外，近年来，根据对更高性能的需求，随着存储器的容量变得更大，并且工艺技术变得更精微，半导体存储器中的工艺偏差对半导体存储器操作的影响更加显著。
因此，如果象常规的自定时存储器一样，使用一个虚位线对来控制半导体存储器中的操作定时，由于半导体存储器中的大工艺偏差和其任意(随机)的分布，无法减轻工艺偏差对操作的影响。因此工艺偏差的影响可能变得更加显著。
特别是，当提供大量的位线对，并且在虚位线对上作用的虚存储单元的数量(例如两个等)与连接到各个位线对上的存储单元的数量相比非常小时，很难仅使用一个虚位线对来可靠地减轻工艺偏差对操作的影响。
发明内容
考虑到上述问题而提出了本发明。本发明的一个目的是进一步减轻工艺偏差对半导体存储设备的影响，从而实现半导体存储设备中操作定时的恰当控制。
本发明的半导体存储设备包括：存储单元阵列，其具有分别连接各不相同的多个虚存储单元的多个虚位线，和分别连接各不相同的多个存储单元的多个位线；和用于控制驱动操作的定时的定时控制电路。该定时控制电路根据多个虚位线所施加的信号控制驱动操作的定时，并且选择性地驱动与各个位线连接的存储单元。这样能够去除存储单元阵列中多个位置上的工艺偏差的影响，由此进一步减轻工艺偏差对半导体存储设备的操作的影响。
附图说明
图1是根据第一实施例的半导体存储设备的结构示例的框图；
图2A和图2B是存储单元(虚存储单元和常规存储单元)的结构示例的框图；
图3A和图3B是多个虚位线的连接示例的框图；
图4是根据第一实施例的半导体存储设备中的操作示例的时序图；
图5A到图5D是根据第一实施例的半导体存储设备的另一个结构示例的框图；
图6是虚存储单元的另一个结构示例的框图；
图7A到图7C是根据第二实施例的半导体存储设备的结构示例的框图；以及
图8是常规自定时存储器的结构框图。
具体实施方式
下文中将根据附图解释本发明的实施例。
第一实施例
图1是根据本发明第一实施例的半导体存储设备的结构示例的框图。在下文的解释中，以SRAM(静态随机存取存储器)作为半导体存储设备的一个实例，并且将位线在存储单元阵列中延伸的方向定义为“列”。另外，添加到位线(包括虚位线)的标号上的标号“/”表示位线(虚位线)的互补位线。
在图1中，11表示具有多个存储单元的存储单元阵列，并且多个存储单元例如以矩阵形式排列。存储单元阵列11具有两个虚存储单元列12、13。虚存储单元列12、13相邻地布置而最接近于下述的定时控制电路16。更具体地，虚存储单元列12、13布置得使其连接到定时控制电路16的布线长度小于虚存储单元列12、13之外的其他存储单元列(下文中简称为“存储单元列”)的布线长度。
虚存储单元列12中的虚存储单元与一组虚位线(一个虚位线对)DBL1、/DBL1相连接。同样，虚存储单元列13中的虚存储单元与不同于虚位线对DBL1、/DBL1的一个虚位线对DBL2、/DBL2相连接。这意味着在本实施例中提供了两个虚位线对：DBL1和/DBL1、DBL2和/DBL2。
14表示解码器，各个虚字线DWL和字线WLm(下标m是自然数)的一端与其相连接。解码器14根据由定时控制电路16施加的控制信号CTLA，驱动虚字线DWL进行激活，或者选择性地驱动任一个字线WLm进行激活。
15表示读/写放大器。该读/写放大器15具有在其内部的多个未示出的读出放大器和写放大器，并且与存储单元连接的各位线对BLn、/BLn(下标n为自然数)的一端与读/写放大器15相连接。根据由定时控制电路16所施加的控制信号CTLB，读/写放大器15激活读出放大器以放大读取到位线对BLn、/BLn的电位，并且将该放大的电位作为数据DT输出到外部。读/写放大器15也根据控制信号CTLB激活写放大器，并且根据由外部施加的数据DT向位线对BLn、/BLn施加电位。
定时控制电路16根据由外部输入的输入信号INS(包括地址信号、访问分类(读/写)信号等)输出控制信号CTLA、CTLB，由此分别控制解码器14和读/写放大器15。各个虚位线对DBL1、/DBL1和虚位线对DBL2、/DBL2的一端所连接的定时控制电路16根据虚位线对施加的信号(虚位线对等的电位)以适当的定时输出控制信号CTLA、CTLB。
在此，控制信号CTLA包括行地址信号、用于虚字线DWL和字线WLm的驱动定时的命令信号等。控制信号CTLB包括读出放大器激活信号(读出放大器使能信号)和写放大器激活信号(写放大器使能信号)等，用以分别激活读出放大器和写放大器。
图2A和图2B是存储单元的结构示例的框图。图2A示出了虚存储单元列12的结构示例，图2B示出了虚存储单元列12、13之外的存储单元列的结构示例。虚存储单元列13具有与虚存储单元列12相同的配置。
在图2A中，DMC11、DMC12、DMC13，…表示虚存储单元，虚存储单元DCM11位于距离图1所示的定时控制电路16最远处，并且虚存储单元DMC11、DMC12、DMC13，…和定时控制电路16之间的布线长度按照这个顺序逐渐减短。在该实施例中，仅使用(驱动)距离定时控制电路16的布线长度最长和第二长(其负荷是最大和第二大)的两个虚存储单元DMC11、DMC12，而不使用其他虚存储单元DMC13，…。在设计过程中在模拟的基础上预先确定虚存储单元列中所使用(驱动)的虚存储单元的数量。
因为虚存储单元DMC11、DMC12具有相同的配置，下面将解释虚存储单元DMC11。
Q2和Q4是p沟道MOS晶体管，并且Q3、Q5、Q6和Q7是n沟道MOS晶体管。
晶体管Q2、Q4的源极分别与电源电压VDD相连接，晶体管Q3、Q5的源极分别与地(GND)相连接。晶体管Q2的漏极和晶体管Q3的漏极彼此连接，并且晶体管Q4的漏极和晶体管Q5的漏极彼此连接。晶体管Q2、Q3的栅极连接到晶体管Q4、Q5的漏极之间的连接点，并且晶体管Q4、Q5的栅极连接到晶体管Q2、Q3的漏极之间的连接点。这意味着晶体管Q2、Q3和晶体管Q4、Q5分别构成反相器，并且各个反相器的输出端和输入端交叉耦合。
晶体管Q6、Q7的源极分别连接到晶体管Q2、Q3的漏极之间的连接点和晶体管Q4、Q5的漏极之间的连接点上。晶体管Q6、Q7的栅极连接到虚字线DWL，并且晶体管Q6、Q7的漏极分别连接到虚位线DBL1、/DBL1。
另外，晶体管Q4、Q5的漏极之间的连接点与电源电压VDD相连接。
没有使用的各其他虚存储单元DMC13，…，除了对应于晶体管Q6、Q7的n沟道MOS晶体管Q8、Q9的栅极分别与地(GND)连接，从而固定地保持晶体管Q8、Q9截止，以及对应于晶体管Q2、Q3的晶体管的漏极之间的连接点与电源电压VDD连接之外，其他配置与虚存储单元DMC11相同。
p沟道MOS晶体管Q1用于使虚位线DBL1、/DBL1的电位相等，并且其栅极与提供均衡信号EQ的信号线连接，其源极和漏极分别与虚位线DBL1、/DBL1连接。
在图2B中，MC11、MC12、MC13，…表示存储数据的存储单元。除了所连接的字线WL1、WL2、WL3…不相同之外，存储单元MC11、MC12、MC13…具有相同的配置，因此，下面将解释存储单元MC11。
Q12和Q14是p沟道MOS晶体管，并且Q13、Q15，Q16和Q17是n沟道MOS晶体管。
晶体管Q12、Q14的源极分别与电源电压VDD连接，并且晶体管Q13、Q15的源极分别与地(GND)连接。晶体管Q12、Q13的漏极彼此连接，并且晶体管Q14、Q15的栅极连接到晶体管Q12、Q13的漏极之间的连接点上。同样，晶体管Q14、Q15的漏极彼此连接，并且晶体管Q12、Q13的栅极连接到晶体管Q14、Q15的漏极之间的连接点上。这意味着晶体管Q12、Q13和晶体管Q14、Q15分别构成的反相器的输入端和输出端交叉耦合。
另外，晶体管Q16、Q17的源极分别连接到晶体管Q12、Q13的漏极之间的连接点和晶体管Q14、Q15的漏极之间的连接点。晶体管Q16、Q17的栅极与字线WL1相连接，并且晶体管Q16、Q17的漏极分别与位线BL1、/BL1相连接。
p沟道MOS晶体管Q11的栅极与施加均衡信号EQ的信号线连接，并且其源极和漏极分别与位线BL1、/BL1相连接。
图3A和图3B是虚位线的连接示例的框图。在图3A和图3B中，相同的标号和符号用于指示与图1所示的模块等具有相同功能的模块等，并且在此省略重复的解释。
图3A是虚存储单元列12、13的虚位线与定时控制电路16连接的示例的框图。
在此，使用SRAM中的虚位线对的操作定时控制通常是通过检测与虚存储单元中的反相器的输出端相连的虚位线中的电位变化来执行的，该反相器位于输入高电位的一侧。因此，在各个虚位线对DBL1、/DBL1和虚位线对DBL2、/DBL2中，仅需要使用在操作时发生电位变化的至少一个虚位线，因此，在图3A中，虚位线DBL1、DBL2(假设在操作时发生从高到低的电平电位变化)连接到定时控制电路16。
在图3A中，DMC1和DMC2是虚存储单元，他们是从分别与虚位线对DBL1和/DBL1，和虚位线对DBL2和/DBL2连接的虚存储单元中选出的预定数量的虚存储单元，该选择是根据距离定时控制电路16的布线长度的降序而进行的。
31表示具有分别连接到虚位线DBL1、DBL2的输入端的或非(NOR)电路。NOR电路31输出一个算术结果作为定时发生信号TIM。
在图3A所示的虚位线的连接状态中，在虚位线DBL1、DLB2的电位都已经达到低电平之后(处于NOR电路31的逻辑阈值电压或更低)，定时发生信号TIM从低电平变化到高电平。换言之，当虚位线DBL1、DBL2的电位都变得等于或者低于一个预定电位时，定时发生信号TIM的信号电平反转。具体而言，在虚位线DBL1、DBL2中，选择信号(电位)变化最慢的虚位线，并且定时发生信号TIM根据所选择的虚位线而变化，从而可以实现操作的稳定性。
图3B是串联的虚存储单元列12、13的各个虚位线连接到定时控制电路16的示例的框图。
如图3B所示，当虚位线串联时，它们以这种方式串联：虚存储单元列12的虚位线对的关系(互补关系)变得与虚存储单元列13的虚位线对的关系相同，并且在此连接之后，虚位线对DBL、/DBL的一端连接到定时控制电路16。另外，根据虚位线对DBL、/DBL到定时控制电路16的布线长度的递减次序，分别在虚存储单元列12、13中选择预定数量的虚存储单元作为虚存储单元DMC1、DMC2。
如图3B所示，在连接虚位线时，仅需要串联虚存储单元列12、13中的虚位线对，使得这两个虚位线对中的关系相同。因此不必在定时控制电路16中提供例如图3A中所示的NOR电路31的电路元件。这样与图3A所示的连接示例相比实现了电路结构的简化。
下面将解释操作。
图4是根据本实施例的半导体存储设备中的读操作的时序图。在图4中，CKL表示时钟信号，TIM表示定时发生信号，SAE表示读出放大器激活信号，并且DT表示数据信号。另外，DWL、DBL(/DBL)，和WL是分别指示虚字线、虚位线和字线中电位变化的波形图。
首先，当从外部输入了用于存储单元读访问请求的输入信号INS并且时钟信号CLK上升时，定时控制电路16使控制信号CTLB中的预充电信号PRE去激活(变为高电平)并输出到读/写放大器15。这导致位线BLn、/B1n处于浮动状态。其中，假设在预充电信号PRE被去激活前，将位线BLn、/BLn预充电到电源电压VDD。
定时控制电路16也将控制信号CTLA输出到解码器14以激活虚字线DWL。解码器14根据控制信号CTLA激活虚字线DWL(将其变为高电平)(时间T1)。
因此，图2A所示的虚存储单元DMC11、DMC12中的晶体管Q6、Q7被导通。在此，虚存储单元DMC11、DMC12中的晶体管Q3、Q4一直保持导通，并且晶体管Q2、Q5一直保持截止。因此，如图4所示，当晶体管Q6、Q7导通时，虚位线DBL的电位随着时间过去而从电源电压VDD逐渐降低(最低的电位是GND)，并且虚位线/DBL的电位保持在电源电压VDD。
接着，当虚位线DBL的电位和电源电压VDD之间的电位差大于预定电位差Va时，定时发生信号TIM被激活(变为高电平)(时间T2)。
同时，在去激活预充电信号PRE之后，定时控制电路16向解码器14输出包括用于选择存储单元的地址信息(行地址)的控制信号CTLA。由解码器14根据所施加的控制信号CTLA选择性地激活一个字线WL(变为高电平)。通过此操作，连接到所激活的字线WL上的存储单元中的对应于图2B所示的晶体管Q16、Q17的晶体管被导通，并且电位(数据)被读出到位线对BLn、/BLn。其中，字线WL被选择性激活的时间与虚字线DWL被选择性激活的时间可以相同也可以不同。
定时发生信号TIM被激活并且预定时间过去后，定时控制电路16激活控制信号CTLB中的读出放大器激活信号SAE(变为高电平)，并且将其输出到读/写放大器15。因此，读/写放大器15中的读出放大器被激活以放大读取到位线对BLn、/BLn中的电位，并且将放大的电位作为数据DT输出到外部。
又经过预定时间之后，定时控制电路16去激活读出放大器激活信号SAE，将其输出到读/写放大器15，由此去激活读/写放大器15中的读出放大器。定时控制电路16还向解码器14发出字线WL的去激活命令，使得所有字线WL被去激活。另外，定时控制电路16激活预充电信号PRE，将其输出到读/写放大器15。随后，定时控制电路16向解码器14发出虚字线DWL的去激活命令，以便去激活虚字线DWL。
因此，位线BLn、/BLn都被预充电到电源电压VDD，以进行下一操作。此时，虚位线DBL和电源电压VDD之间的电位差小于去激活定时发生信号TIM的预定电位差Va。这样执行了读操作。
除了与定时发生信号TIM无关地激活控制信号CTLB中的写放大器激活信号WAE，从而激活读/写放大器15中的写放大器，向位线对BLn、/BLn施加与外部施加的数据DT对应的电位，并且根据定时发生信号TIM去激活写放大器激活信号WAE之外，和上述读操作一样地控制写操作。因此省略写操作的解释。
根据对本实施例的上述详细解释，两个虚位线对DBL1和/DBL1、DBL2和/DBL2与多个位线对BLn、/BLn一起，相邻地布置在存储单元阵列11中，距离定时控制电路16最近。定时控制电路16根据虚位线对DBL1、DBL2(/DBL1、/DBL2)中的信号变化，控制在访问连接到位线对BLn、/BLn上的存储单元时使用的各个信号的驱动定时。
这样，能够通过使用两个虚位线对DBL1、DBL2(/DBL1、/DBL2)检测存储单元阵列11中两个位置的工艺偏差的影响，从而控制存储单元的驱动定时。与仅使用一个虚位线对的情况相比，这减轻了工艺偏差对半导体存储设备的操作的影响，可以实现驱动定时的正确控制。
另外，这两个虚位线对DBL1和/DBL1、DBL2和/DBL2最接近于定时控制电路16。因此，虚位线对DBL1、DBL2(/DBL1、/DBL2)中的电位变化传输到定时控制电路16要快于它们位于存储单元阵列11的其他位置时的传输，这非常适合高速操作。
另外，本实施例中解释了使用两个虚位线对DBL1、DBL2的情况，但是本发明中的虚位线对的数量并不局限于两个，而可以是三个或者更多。
图5A到图5D是根据第一实施例的半导体存储设备的另一个结构示例的框图。在图5A到图5D中，相同的标号和符号用于指示与图1所示的模块等具有相同功能的模块等，并且在此省略重复的解释。另外，带有(’)号的相同的标号和符号用于指示与图1所示的模块等具有不相同但相对应的功能的模块等。另外，在图5A到图5D中，功能模块、字线(包括虚字线)和位线(包括虚位线)之间的信号交换与图1所示的半导体存储设备中的一样，因此在此省略。
在图5A中，虚存储单元列52、53(虚位线对DBL1和/DBL1、DBL2和/DBL2)相邻地布置在存储单元阵列51中，使其到定时控制电路16的距离长于其他存储单元列(其布线长度更长)。换言之，虚存储单元列52、53以距离定时控制电路16最远的方式布置在存储单元阵列51中。
如图5A所示，两个虚存储单元列(虚位线对)布置在存储单元阵列51中距离定时控制电路16最远的位置处，以便能够减轻工艺偏差对半导体存储设备的操作的影响，实现驱动定时的正确控制。另外，因为虚位线对中的电位变化传输到定时控制电路16慢于其位于存储单元阵列51的其他位置时的传输，因此能够建立适当且充足的定时余量，从而实现存储单元更可靠的驱动。
在图5B中，虚存储单元列55、56(虚位线对DBL1和/DBL1、DBL2和/DBL2)相邻地布置在存储单元阵列54的中心位置，使得距离L1和L2基本上彼此相等。
利用图5B所示的结构，能够减轻工艺偏差对半导体存储设备的操作的影响，实现驱动定时的正确控制。另外，该半导体存储设备可以配置为在存储单元驱动的高速操作和可靠性上具有优异性能。
在图5C中，虚存储单元列58(例如虚位线对DBL1和/DBL1)被布置在存储单元阵列57中，使得其到定时控制电路16的布线长度比该虚存储单元列58之外的其它存储单元列短。另外，虚存储单元列59(例如虚位线对DBL2和/DBl2)被布置在存储单元阵列57中，使得其到定时控制电路16的布线长度比该虚存储单元列59之外的其它存储单元列长。
如图5C所示，两个虚存储单元列(虚位线对)被布置在存储单元阵列57的两端，以便能够减轻工艺偏差对半导体存储设备的操作的影响，实现驱动定时的正确控制。另外，能够根据存储单元阵列两端之间的单元特性差异选择性地驱动存储单元，该单元特性差异被认为容易出现在，例如，具有大量存储单元列和具有大存储容量的存储单元阵列中。
在图5D中，虚存储单元列61、62、63、64(四个虚位线对)被布置在存储单元阵列60中，使得距离L3、L4、L5基本相等。换言之，虚存储单元列61到64以预定间距布置在存储单元阵列60中。
如图5D所示，虚存储单元列(虚位线对)以预定间距排列在存储单元阵列60中，以便能够更大程度地消除存储单元阵列中的单元特性差异，效果要好于图1和图5A到5C分别示出的半导体存储设备。这样能够进一步减轻工艺偏差对半导体存储设备的操作的影响，实现驱动定时的正确控制。
图6是虚存储单元的另一个结构示例的框图。在图6中，相同的标号和符号用于表示与图2A所示的部件等具有相同功能的部件(电路元件)等，并且在此省略重复解释。
在图2A所示的虚存储单元DMC11、DMC12中，晶体管Q2、Q3的栅极连接到晶体管Q4、Q5的漏极之间的连接点，并且晶体管Q4、Q5的栅极连接到晶体管Q2、Q3的漏极之间的连接点。
另一方面，在图6所示的虚存储单元DMC11’、DMC12’中，晶体管Q2、Q3的栅极分别连接到电源电压VDD，并且晶体管Q4、Q5的栅极同样分别连接到电源电压VDD。这意味着，在虚存储单元DMC11’，DMC12’中，由晶体管Q2、Q3和Q4、Q5构成的反相器的输入端和输出端不是交叉耦合，而是独立操作这些反相器。
另外，在虚存储单元DMC13’中，由两个晶体管构成的各个反相器的输入端和输出端不是交叉耦合，而是各个输入端接地。
利用图6所示的虚存储单元列的结构，在访问存储单元时，可以使用虚位线对DBL1、/DBL1中的两个虚位线作为用于控制各信号的驱动定时的虚位线，从而能够根据这些虚位线中的信号变化控制每个信号的驱动定时。因此能够利用仅需要一半面积的一个虚位线对获得使用两个虚位线对所实现的相同效果，从而实现电路面积的缩减。
第二实施例
接下来解释本发明的第二实施例。
上述根据第一实施例的半导体存储设备具有一个存储单元阵列，而根据下面解释的第二实施例的半导体存储设备具有多个存储单元阵列。
图7A到7C是根据本发明第二实施例的半导体存储设备的结构示例的框图。图7A到7C中的模块、字线(包括虚字线)，和位线(包括虚位线)之间的信号交换与根据上述第一实施例的半导体存储设备的情况相同，并且因此省略。
在图7A中，71A和7 1B表示存储单元阵列，并且14A和14B表示解码器。分别对应于存储单元阵列71A、71B提供解码器14A、14B。另外，74表示定时控制电路，以及15表示读/写放大器。
存储单元阵列71A具有两个虚存储单元列72A、73A，它们相邻布置，使得其到定时控制电路74的布线长度短于存储单元阵列71A中其它存储单元列的布线长度。同样，存储单元阵列71B具有两个虚存储单元列72B、73B，它们相邻布置，使得其到定时控制电路74的布线长度短于存储单元阵列71B中其它存储单元列的布线长度。
虚存储单元列72A、73A中的虚存储单元所连接的各个虚位线对的一端与定时控制电路74相连接。另外，虚存储单元列72B、73B中的虚存储单元所连接的各个虚位线对的一端与定时控制电路74相连接。
存储单元阵列71A、71B，解码器14A、14B，读/写放大器15，和定时控制电路74与上述第一实施例中的存储单元阵列11，解码器14，读/写放大器15，和定时控制电路16分别相同，并且因此省略各个模块的功能、操作等方面的解释。
在图7B所示的半导体存储设备中，与图7A所示的半导体存储设备的情况相反，两个虚存储单元列76A、77A和76B、77B相邻地布置在存储单元阵列75A、75B中，使得其到定时控制电路74的布线长度长于其它存储单元列的布线长度。
分别对应于存储单元阵列75A、75B提供解码器14A、14B。与图7A所示的情况相同，虚存储单元列76A、77A中的虚存储单元所连接的各个虚位线对的一端与定时控制电路74相连接，此外，虚存储单元列76B、77B中的虚存储单元所连接的各个虚位线对的一端与定时控制电路74相连接。
图7C所示的半导体存储设备被设计成：两个虚存储单元列79A、80A相邻地布置在存储单元阵列78A的中心部分，并且两个虚存储单元列79B、80B相邻地布置在存储单元阵列78B的中心部分。
分别对应于存储单元阵列78A、78B提供解码器14A、14B。虚存储单元列79A、80A中的虚存储单元所连接的各个虚位线对的一端与定时控制电路74相连接。另外，虚存储单元列79B、80B中的虚存储单元所连接的各个虚位线对的一端与定时控制电路74相连接。
利用图7A到图7C中所示的结构，能够获得图1、图5A和图5B中分别示出的上述第一实施例的半导体存储设备所实现的效果。
另外，虽然未示出，但是当然能够采用这样的结构：两个虚存储单元列(虚位线对)如图5C所示，布置在各个存储单元阵列的两端的位置，或者如图5D所示，虚存储单元列(虚位线对)以预定间距布置在各个存储单元阵列中。利用这种结构，能够分别获得图5C和图5D所示的半导体存储设备所实现的效果。
另外，在上述实施例中，示出了每个存储单元阵列具有的虚位线对的数量是两个的情况(图1，图5A到图5C，和图7A到图7C)或者是四个的情况(图5D)。然而本发明并不限于此，并且每个存储单元阵列具有的虚位线对的数量是任意多个。
在此，例如，如图5C中所示，为了分别在存储单元阵列的两端布置虚位线对，把多个虚位线对分成两组，每组包含大致相等数量的虚位线对(当一组具有n个虚位线对时，另一组具有n±1个)，并且把各组虚位线对设置在存储单元阵列的两端。另外，例如，如图5D所示，当以预定间距在存储单元阵列中排列多个虚位线对时，可以每隔一个预定间隔布置一个虚位线对，或者可以每隔一个预定间隔设置作为一组的多个虚位线对。
另外，在上述实施例中，因为将SRAM作为一个例子进行说明，所以在控制存储单元的驱动定时中使用虚位线对。然而当一个存储单元与一个位线连接时使用虚位线，以及当一个存储单元与两个位线(也就是一个位线对)连接时使用虚位线对，可以获得上述实施例所实现的同样效果。其中，如上所述当使用虚位线对时，可以使用虚位线中的一个或同时使用两个。
另外，在上述实施例中，为了便于解释，使用SRAM作为半导体存储设备的一个实例。然而本发明并不限于在SRAM中应用，还可以应用于任何半导体存储设备，例如使用具有位线的存储单元阵列的半导体存储器(例如DRAM(动态随机存取存储器))。
如上述解释，根据本发明，连接着相互不同的多个虚存储单元的多个虚位线与连接着相互不同的多个存储单元的多个位线一起布置在存储单元阵列中，并且定时控制电路根据通过多个虚位线施加的信号，在选择性地驱动存储单元时控制驱动操作的定时。这样能够通过使用多个虚位线，根据存储单元阵列中的多个位置的工艺偏差的影响，控制选择性地驱动存储单元时的驱动操作定时。因此，与仅使用一个虚位线的情况相比，能够进一步减轻工艺偏差对半导体存储设备的操作的影响，实现操作定时的正确控制。
应该注意，上述实施例应该看作是说明性的而非限制性的，因此本发明涵盖落在权利要求的等同含义和范围内的所有变化。在不偏离其精神和本质特征的情况下，本发明可以实施为其它的具体形式。

Claims (20)

1.一种半导体存储设备，根据由外部输入的输入信号选择性地驱动存储单元，以输出数据或者输入输出数据，所述半导体存储设备包括：
存储单元阵列，其具有彼此相邻布置的多个虚位线和多个位线、相互不同的分别连接到所述多个虚位线的虚存储单元、和相互不同的分别连接到所述多个位线的存储单元；和
定时控制电路，用于在选择性地驱动连接到所述位线的存储单元时，根据通过所述多个虚位线施加的信号控制驱动操作的定时。
2.根据权利要求1所述的半导体存储设备，其中，在所述存储单元阵列中，所述多个虚位线相邻地布置在比所述位线中任何一个距离所述定时控制电路更近的位置处。
3.根据权利要求1所述的半导体存储设备，其中，在所述存储单元阵列中，所述多个虚位线相邻地布置在比所述位线中任何一个距离所述定时控制电路更远的位置处。
4.根据权利要求1所述的半导体存储设备，其中，在所述存储单元阵列中，所述多个虚位线相邻地布置，并且所述多个位线布置在相邻布置的所述多个虚位线的两侧。
5.根据权利要求1所述的半导体存储设备，其中，在所述存储单元阵列中，所述多个虚位线被分成两组，一组虚位线相邻地布置在比所述位线中任何一个距离所述定时控制电路更近的位置处，另一组虚位线相邻地布置在比所述位线中任何一个距离所述定时控制电路更远的位置处。
6.根据权利要求5所述的半导体存储设备，其中所述多个虚位线被分成两组，一组包含N个虚位线(N是自然数)，并且另一组包含N个或者N+1个虚位线。
7.根据权利要求1所述的半导体存储设备，其中在所述存储单元阵列中，以预定的间隔布置所述多个虚位线。
8.根据权利要求1所述的半导体存储设备，其中在所述存储单元阵列中，所述多个虚位线被分成各包含大致相等数量的虚位线的多个组，每组中的虚位线相邻地布置，并且所述多组虚位线以预定间距布置。
9.根据权利要求1所述的半导体存储设备，其中提供了多个所述存储单元阵列。
10.根据权利要求1所述的半导体存储设备，其中所述多个虚位线是串联的。
11.根据权利要求1所述的半导体存储设备，其中所述定时控制电路根据通过所述多个虚位线中信号变化最慢的虚位线所施加的信号控制驱动操作的定时。
12.根据权利要求10所述的半导体存储设备，其中所述定时控制电路根据通过所述多个虚位线施加的信号产生定时发生信号，并且根据所产生的定时发生信号控制驱动操作的定时。
13.根据权利要求1所述的半导体存储设备，其中所述定时控制电路具有逻辑算术电路，各个所述虚位线的一端连接到该逻辑算术电路的输入端，并且所述逻辑算术电路根据通过所述虚位线施加的信号中的变化反转输出信号的信号电平。
14.根据权利要求1所述的半导体存储设备，其中所述定时控制电路根据所述虚位线的电位和参考电位之间的电位差控制驱动操作的定时。
15.根据权利要求1所述的半导体存储设备，其中各个所述虚存储单元和所述存储单元具有两个反相器电路，所述两个反相器电路具有相互交叉耦合的输入端和输出端，并且各个虚存储单元中的两个反相器电路的输入端进一步与施加预定电压的电源相连接。
16.根据权利要求1所述的半导体存储设备，其中各个虚存储单元和存储单元具有两个反相器电路，各个存储单元中的两个反相器电路具有相互交叉耦合的输入端和输出端，并且各个虚存储单元中的两个反相器电路具有连接到施加预定电压的电源的输入端，和分别连接到不同虚位线的输出端。
17.根据权利要求1所述的半导体存储设备，其中在分别连接到所述多个虚位线的所述虚存储单元中选择性地驱动预定数量的虚存储单元，按照所述多个虚位线到所述定时控制电路的距离的递减次序选择所述虚存储单元。
18.根据权利要求1所述的半导体存储设备，其中所述多个虚位线是多个各由两个虚位线构成的虚位线对，并且所述多个位线是各由两个位线构成的位线对。
19.根据权利要求18所述的半导体存储设备，其中所述定时控制电路根据通过所述虚位线对中的一个所述虚位线施加的信号，来控制驱动操作的定时。
20.根据权利要求1所述的半导体存储设备，其中所述存储单元阵列具有：虚字线，用于选择性地驱动与所述虚位线连接的虚存储单元；和字线，用于选择性地驱动与所述位线连接的存储单元。
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