CN102007540A

CN102007540A - 高性能存储器编译器中的高级位线跟踪

Info

Publication number: CN102007540A
Application number: CN2009801129981A
Authority: CN
Inventors: 郑昌镐; 陈南; 陈志勤
Original assignee: Qualcomm Inc
Current assignee: Qualcomm Inc
Priority date: 2008-03-14
Filing date: 2009-02-27
Publication date: 2011-04-06
Anticipated expiration: 2029-02-27
Also published as: KR20100127276A; EP2263234A1; JP2011514616A; US7859920B2; EP2263234B1; WO2009114286A1; JP5461444B2; TW201001437A; CN102007540B; KR101182503B1; US20090231934A1

Abstract

一种准确地跟踪编译器存储器的位线到期时间的方法。所述方法包括响应于内部时钟信号(ICLK)而启用虚拟字线(DWL)。所述虚拟字线在启用真实字线(WL)之前被启用。虚拟位线(DBL)响应于所述虚拟字线的启用而到期。所述虚拟位线按与真实位线(BL)到期的速率相同的速率到期。所述方法还包括响应于基于监视所述虚拟位线的到期确定阈值电压差分而停用所述虚拟字线。在启用所述虚拟字线之后的预定义延迟后启用所述真实字线。类似地，在停用所述虚拟字线之后的所述预定义延迟后停用所述字线。响应于停用所述虚拟字线，产生感测启用信号。

Description

高性能存储器编译器中的高级位线跟踪

技术领域

本发明涉及存储器电路。更具体地说，本发明涉及编译器存储器中的时序控制。

背景技术

一般来说，在存储器读取操作中，在活动时钟边沿处，产生内部时钟信号，激活自计时跟踪，停用位线预充电信号，且锁存输入地址。一旦经解码，就接通字线，且在选择所述字线的同时使位线到期(mature)。自计时位线的放电将产生RESET信号，所述RESET信号用以使内部时钟复位，且因此启用读出放大器，停用所述字线，且激活位线预充电。所启用的位线读出放大器从到期的位线感测差分电压，且将所读取的数据传递到数据锁存器和输出缓冲器。

获得恰当的感测容限(即，差分电压)是重要的。如果感测容限过小，即位线到期时间过短(因为自计时间隔不够长)，那么读出放大器可能不能够准确地确定存储在所存取的存储器单元中的数据值。因此，位线必须在足够长的周期内到期，以实现最小位线电压差分。另一方面，如果到期时间比必要的时间长，那么浪费电力，因为即使在已获得所要的位线电压差分之后，位线仍继续充电。

应使感测时序优化以获得恰当的设置时间。如果感测延迟得过多，那么设置时间将被延迟。因此，对于快速存储器，优选在循环中尽可能早地起始感测启用时间。然而，如上文所述，早感测的问题在于，感测容限将较小，从而潜在地引起工艺变化中的问题。

此情形在编译器存储器中更复杂，因为不同大小的存储器将具有不同的最佳位线到期时间。对于大小较小的存储器，信号传播延迟很短。因此，字线一升高，位线就将快速到期，且感测可较早地起始。对于大存储器，位线容量将较大，且位线将较慢地到期。因此，感测必须等待，直到较长的传播延迟之后。

因为不同大小的存储器中的最佳感测时间不同，所以恰当地跟踪位线和字线是重要的。此外，随着技术按比例缩小且装置变得较小，存储器位单元中存在显著的工艺变化。跟踪存储器内部时序以保证高性能和高良率两者成为挑战。

通常，执行例如蒙地卡罗模拟(Monte Carlo simulation)等模拟来确定出现在特定工艺中的感测容限的量。基于模拟结果，可针对各种存储器大小估计感测启用时间。然而，模拟具有其不考虑真实世界情况的缺点。因此，优选实际地跟踪延迟以确定感测容限。

图1和图2中说明一种常规位线跟踪方案。图1是现有技术存储器的框图，现有技术存储器包括存储器阵列110、控制块120、预解码器130、行解码器与字线驱动器140以及虚拟字线驱动器150。还提供读出放大器160和数据输出缓冲器170。存储器阵列110包括虚拟字线DWL和虚拟列，所述虚拟列具有虚拟位线DBL和虚拟位线条DBLB以及虚拟位单元112。提供字线WL[n]到WL[0]。存储器阵列110还包括众多位单元114、位线BL和位线条BLB，仅描绘每一者中的一者。还提供可编程虚拟下拉装置116。可编程虚拟下拉装置116具有与真实位单元114相同的特性。

在六门延迟之后，字线WL[n]到WL[0]从控制块接收内部时钟信号ICLK。六门延迟是因内部时钟信号ICLK穿过预解码器130(两门延迟)和行解码器与字线驱动器140(四门延迟)而产生。为了跟踪字线WL[n]到WL[0]，虚拟字线驱动器150也具备四门延迟。此延迟是为了确保虚拟字线DWL与字线WL[n]到WL[0]同时接收到内部时钟信号ICLK。

图2展示现有技术位线跟踪方案的时序图。内部时钟信号由ICLK表示。WL表示字线信号。位线和虚拟位线分别由BL和DBL表示。虚拟字线信号由DWL表示。感测启用对应于感测启用信号。

为了虚拟位线跟踪实现所要的位线电压差分ΔV_bl所需的位线到期时间t_bl，在真实字线升高时间断言虚拟位线和虚拟字线两者。因此，响应于内部时钟信号ICLK升高，真实字线和虚拟字线在同一时间t1变高。

虚拟位线DBL将快于真实位线BL而到期(通常快3到5倍)，因为在确定虚拟位线DBL到期时的时间与感测起始之间，延迟g1是必要的。此延迟g1对于驱动感测启用信号且还对于允许足够的时间供列多路复用器解码感测启用信号是必要的。虚拟位线DBL的较快到期时间的缺点在于，虚拟位线DBL并不真实地近似真实位线BL的真实到期时间，这降低了跟踪准确度。此外，自定时环路不能跨越工艺-电压-温度(PVT)拐点很好地跟踪位线到期时间t_bl。

基于虚拟位线的所要电压差分ΔV_dbl，在时间t_dbl加门延迟g1(在时间t1后)处，断言感测启用信号。此时序应与位线到期时间t_bl一致。然而，门延迟g1必须经适当地设置，以确保感测启用时间不会过早，即在位线BL到期之前。门延迟g1时序的设置是困难的，尤其是在虚拟位线DBL不按与真实位线BL相同的速率到期时。因此，通常在门延迟g1中插入额外时间，以确保位线BL已实际上到期。当然，额外延迟意味着感测启用时间不是紧接在位线BL已到期之后，而是在一安全周期之后。

另一问题在于，字线门控时间由感测启用时间控制。在感测启用时间变低之后，对字线WL进行门控。在t_dbl之后，使感测启用时序延迟一默认时间(门延迟g1)。从感测启用时间开始，存在用以解除断言字线WL的额外门延迟，从而导致位线BL继续充电。换句话说，即使在实际位线感测之后，字线仍保持被断言。因此，浪费了电力。

发明内容

通过使用虚拟位线来控制存储器的读取/写入操作，可实现存储器操作效率。在一个实施例中，已知具有可关于真实位线而预测的到期时间的虚拟位线在真实位线之前的一段已知时间前起始。基于虚拟位线的到期而触发读取/写入操作。

在当真实位线起始到期之前，虚拟位线开始到期。因此，通过按与真实位线到期的速率相同(或类似)的速率到期，虚拟位线可准确地跟踪真实位线。虚拟位线可足够早地结束到期，以起始在感测启用时间之前所需的门延迟，同时仍准许感测在位线到期之后立即开始。此外，字线可由虚拟位线门控，从而节省电力。

一种方法控制编译器存储器读取操作。所述方法包括基于按类似于真实位线到期速率的速率到期的虚拟位线产生所要脉冲宽度。所述方法还包括控制具有所述所要脉冲宽度的真实字线，以启用所述编译器存储器的读取操作。

另一方法确定用于编译器存储器的感测启用时间。所述方法包括：在启用真实字线之前启用虚拟字线；以及响应于所述虚拟字线的启用而使虚拟位线到期。所述虚拟位线按与真实位线到期的速率相同的速率到期。所述方法还包括：响应于通过监视所述虚拟位线确定已实现阈值电压差分而停用所述虚拟字线；以及在启用所述虚拟字线之后的预定义延迟后启用字线。所述方法进一步包括：响应于停用所述虚拟字线而产生感测启用信号。

又一方法执行一种存储器读取操作。所述方法包括：在真实位线起始之前的一段已知时间前起始虚拟位线。所述虚拟位线具有可关于所述真实位线而预测的到期时间。所述方法还包括基于所述虚拟位线的到期而触发字线的停用。

一种编译器存储器电路包括：控制电路，其产生内部时钟信号；以及虚拟字线，其直接接收所述内部时钟信号。所述编译器存储器电路还包括：地址解码电路，其直接接收所述内部时钟信号；以及字线，其在所述虚拟字线接收到所述内部时钟信号之后的一段时间后，从地址解码电路接收所述内部时钟信号。

前文已相当广泛地概述了本发明的特征和技术优点，以便可更好地理解随后对本发明的详细描述。下文将描述形成本发明的权利要求书的标的物的本发明的额外特征和优点。所属领域的技术人员应了解，所揭示的概念和具体实施例可易于用作修改或设计用于实现本发明的相同目的的其它结构的基础。所属领域的技术人员还应认识到，此些等效构造并不脱离如所附权利要求书所陈述的本发明的精神和范围。当结合附图考虑时，从以下描述将更好地理解相信是本发明所特有的新颖特征(不仅关于其组织而且关于其操作方法)以及其它目标和优点。然而，应明确地理解，所述图中的每一者只是为了说明和描述的目的而提供，且无意作为对本发明的限制的定义。

附图说明

为了更完整地理解本发明，现在参考结合附图进行的以下描述，其中：

图1是展示现有技术位线跟踪系统的框图；

图2是展示现有技术位线跟踪时序的时序图；

图3是根据本发明一方面的展示改进的位线跟踪时序的时序图；

图4是根据本发明一方面的展示改进的位线跟踪时序的较详细的时序图；

图5是根据本发明一方面的展示改进的位线跟踪系统的框图；以及

图6是展示其中可有利地使用本发明的实施例的示范性无线通信系统的框图。

具体实施方式

本发明呈现编译器存储器设计中的高级位线跟踪方案。在一个实施例中，存储器是静态随机存取存储器(SRAM)。如图3中所示，通过比真实字线WL早地启用虚拟字线DWL，逻辑门延迟g2+位线到期时间t_bl＝虚拟位线放电时间t_dbl+逻辑门延迟g3。

如果g2与g3具有相同的门计数和扇出负载，那么可在时序跟踪环路中取消逻辑延迟。虚拟下拉装置116(图5)经设计以具有与位单元114(图5)相同的特性，因此，对于所有PVT拐点，真实位线BL的时序可由虚拟位线DBL全面跟踪。字线启用路径和感测启用路径经设计以确保所述路径具有相同的门计数以及相同的逻辑门类型和扇出负载。

自定时环路包括具有与正常阵列列和行相同的结构和大小的虚拟位线DBL和虚拟字线DWL。因此，位线BL跟踪环路中包括所有全局线负载(字线和位线)。

此外，为了保证所有PVT拐点和所有存储器配置的最优读取容限，虚拟下拉装置116经设计以通过金属屏蔽来可调整地编程。

参看图4，现在论述感测启用时间的确定。为了获得感测启用时间，本发明控制内部时钟(ICLK)或虚拟字线DWL的升高和下降时间。在图4中，将虚拟字线信号展示为ICLK，因为虚拟字线只是内部时钟信号ICLK的经缓冲版本，且因此不需要单独描绘。内部时钟信号(或虚拟字线DWL信号)ICLK的升高时间在时间t1接通虚拟位线DBL。换句话说，ICLK信号是针对虚拟字线DWL的。虚拟字线DWL模仿真实字线WL，即其监视字线WL传播延迟。此外，因为虚拟位线DBL在真实位线BL开始到期之前开始到期，所以虚拟位线DBL可充分地跟踪真实位线BL，即虚拟位线DBL按与真实位线BL相同(或类似)的速率到期。在此虚拟位线DBL接通且到期后，基于恰当的ΔV_dbl，在时间t2产生就绪信号。响应于所述就绪信号，停用内部时钟信号ICLK。因此，基于充分地跟踪真实位线BL到期时间的虚拟位线DBL的到期而产生内部时钟信号ICLK的脉冲宽度。

接着使用内部时钟信号ICLK的脉冲宽度来产生真实字线信号WL的脉冲宽度。现在提供产生真实字线信号WL的脉冲宽度的描述。

在时间t4驱动真实字线WL，其是在已驱动了虚拟字线DWL之后。更具体地说，在预解码器驱动器延迟和行解码器与字线驱动器延迟(统称为门延迟g4)之后，将驱动真实字线WL(在时间t4)。换句话说，在时间t1和门延迟g4之后，驱动字线WL(在时间t4)。

预充电停用(预充电信号升高)发生于时间t3，其略在时间t4之前。在一个实施例中，时间t3在时间t4之前一个或三个门延迟。在时间t5，经延迟逻辑根据ICLK下降沿产生感测启用信号。经延迟逻辑175(图5)具有与预解码器130和行解码器与字线驱动器140类似的延迟。在感测启用之前的延迟周期g5比延迟g4短约一个门延迟，以确保感测在字线WL断开之前在位线BL就绪时发生。

在时间t6，在于时间t2停用内部时钟信号ICLK之后的特定门延迟g4后停用字线WL。所述特定门延迟g4是与在启用字线WL之前的门延迟g4相同的延迟。因此，字线WL与内部时钟信号ICLK并行而跟踪。预充电启用发生于时间t7，其晚于字线WL停用。

根据本发明，代替于虚拟字线DWL由虚拟字线驱动器150(图1)驱动，内部时钟信号ICLK直接驱动虚拟位线DBL，如在图5中所见。内部时钟信号ICLK被直接提供给虚拟字线DWL，这导致比实际位线BL早地跟踪虚拟位线DBL。

因为对到期虚拟位线DBL的监视早在时间t1就开始，所以即使使用大小较小的存储器，也能快速地监视位线BL。监视可在不等到门延迟之后就开始。作为较早的虚拟位线DBL监视的结果，虚拟位线DBL可全面跟踪真实位线BL，且可足够早地结束到期以触发感测启用，使得在位线BL到期之后立即启用读出放大器。

本发明的教示提供比先前技术好的性能。举例来说，字线WL门控时间不受感测启用时间控制。更确切地说，如在图4中所见，内部时钟信号ICLK控制字线WL，其中每一信号的断言之间具有并行延迟，且每一信号的解除断言之间具有并行延迟。因此，将在时间t6(恰好在感测启用信号升高之后)门控真实字线WL。因为字线WL在感测操作起始后的延迟期间不保持断言，所以节省了电力。

换句话说，由于虚拟位线DBL和位线BL开始到期时的时间之间的已知延迟，可确定位线BL何时将最优到期：虚拟位线DBL到期之后的相同的已知延迟。因此，可在最优位线到期时间之后立即停用位线BL，从而节省电力。

在一个实施例中，对于每一不同大小的存储器，虚拟位线DBL与真实位线BL相同。虚拟位线放电可为可由可提供于控制块120中的加速器可编程电路(未图示)编程。加速器编程电路可经编程以设置虚拟位线DBL到期时间，如以Z·陈(Z.CHEN)等人的名义在2006年12月21日申请的第11/614,828号美国专利申请案中所描述，所述申请案的揭示内容以全文引用的方式明确地并入本文中。

在图5中，虚拟字线DWL、虚拟位线DBL、虚拟位单元112和虚拟下拉装置116被展示为在控制块120的外部，主要在存储器阵列110中。在替代实施例中，可将虚拟字线DWL、虚拟位线DBL、虚拟位单元112和虚拟下拉装置116提供于数据路径区域中，例如在读出放大器160和/或数据输出缓冲器170附近。在另一实施例中，将虚拟字线DWL、虚拟位线DBL、虚拟位单元112和虚拟下拉装置116提供于控制块120中。

根据本发明，描述一种位线跟踪方案，其具有PVT和配置容忍能力、高性能和低功率。所述位线跟踪是高性能的，因为在最优位线到期后立即启用读出放大器。所述位线跟踪方案是低功率的，因为在最优位线到期之后停用字线以节省有效功率。

总之，本发明为高性能且低功率存储器编译器设计提供高级位线跟踪。通过比真实字线早地启用虚拟字线，可从跟踪的定时环路取消逻辑门延迟。真实位单元时序可由具有同样特性的虚拟下拉装置全面跟踪。在最优位线到期时间后立即启用读出放大器且停用字线。可编程虚拟下拉装置容忍PVT和存储器配置变化。

图6展示可有利地使用本发明的实施例的示范性无线通信系统600。为了说明的目的，图6展示三个远程单元620、630和650，以及两个基站640。应认识到，典型的无线通信系统可具有更加多的远程单元和基站。远程单元620、630和650分别包括改进的全摆幅存储器阵列625A、625B和625C，其为下文进一步论述的本发明的实施例。图6展示从基站640到远程单元620、630和650的前向链路信号680，以及从远程单元620、630和650到基站640的反向链路信号690。

在图6中，将远程单元620展示为移动电话，将远程单元630展示为便携式计算机，且将远程单元650展示为在无线本地环路系统中的固定位置远程单元。举例来说，所述远程单元可为手机、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元或例如仪表读取设备等固定位置数据单元。尽管图6说明根据本发明的教示的远程单元，但本发明不限于这些示范性所说明单元。本发明可合适地用于包括全摆幅存储器阵列的任何装置中。

尽管已陈述了具体电路，但所属领域的技术人员将了解，并不需要所有所揭示电路来实践本发明。此外，未描述某些众所周知的电路，以维持集中在本发明。类似地，尽管所述描述在某些地方涉及逻辑“0”和逻辑“1”，但所属领域的技术人员了解，在不影响本发明的操作的情况下，可切换逻辑值，同时相应地调整电路的其余部分。

尽管已详细地描述了本发明及其优点，但应理解，在不脱离如由所附权利要求书界定的本发明的精神和范围的情况下，本文中可进行各种改变、替代和更改。举例来说，尽管已在论述中使用读取操作，但预见到，本发明同等地适用于写入操作。此外，本申请案的范围无意限于说明书中所描述的工艺、机器、制造、物质组成、手段、方法和步骤的特定实施例。如所属领域的技术人员从本发明的揭示内容将容易了解，根据本发明，可利用当前存在或日后将开发的执行与本文中所描述的对应实施例大体上相同功能或实现大体上相同结果的工艺、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求书既定在其范围中包括此些工艺、机器、制造、物质组成、手段、方法或步骤。

Claims

1.一种用于控制编译器存储器读取操作的方法，其包含：

基于按类似于真实位线到期速率的速率到期的虚拟位线产生所要脉冲宽度；以及

控制具有所述所要脉冲宽度的真实字线，以启用所述编译器存储器的所述读取操作。

2.根据权利要求1所述的方法，其中产生所述所要脉冲宽度包含：在断言真实字线之前断言虚拟字线；以及在所述虚拟位线到期时停用所述虚拟字线，使得感测容限达到阈值。

3.根据权利要求1所述的方法，其中所述虚拟位线直接响应于内部时钟信号的产生而开始到期。

4.一种用于确定用于编译器存储器的感测启用时间的方法，其包含：

在启用真实字线之前启用虚拟字线；

响应于所述虚拟字线的启用而使虚拟位线到期，所述虚拟位线按与真实位线到期的速率类似的速率到期；

响应于通过监视所述虚拟位线确定已实现阈值电压差分而停用所述虚拟字线；

在启用所述虚拟字线之后的预定义延迟后启用字线；以及

响应于停用所述虚拟字线而产生感测启用信号。

5.根据权利要求4所述的方法，其进一步包含：在停用所述虚拟字线之后的所述预定义延迟后停用所述字线。

6.根据权利要求5所述的方法，其中所述产生所述感测启用信号在停用所述虚拟字线之后的小于所述预定义延迟的延迟后发生。

7.根据权利要求4所述的方法，其中所述预定义延迟是基于预解码器门延迟。

8.根据权利要求7所述的方法，其中所述预定义延迟是基于行解码器和字线驱动器门延迟。

9.根据权利要求8所述的方法，其中所述启用所述字线发生于从预解码器、行解码器和字线驱动器接收到内部时钟信号之后。

10.一种编译器存储器电路，其包含：

控制电路，其产生内部时钟信号；

虚拟字线，其直接接收所述内部时钟信号；

地址解码电路，其直接接收所述内部时钟信号；以及

字线，其在所述虚拟字线接收到所述内部时钟信号之后的一段时间后，从所述地址解码电路接收所述内部时钟信号。

11.根据权利要求10所述的电路，其中所述地址解码电路包含预解码器、行解码器和字线驱动器。

12.根据权利要求10所述的电路，其进一步包含具有多个位单元和多个位线的存储器阵列。

13.根据权利要求12所述的电路，其进一步包含多个读出放大器。

14.根据权利要求12所述的电路，其进一步包含至少一个可编程虚拟下拉装置。

15.根据权利要求12所述的电路，其中所述虚拟字线提供于所述存储器阵列内。

16.根据权利要求10所述的电路，其中所述虚拟字线提供于所述控制电路内。

17.根据权利要求10所述的电路，其进一步包含虚拟门系统，所述虚拟门系统与所述地址解码电路具有相同数目的门、相同类型的门和相同的扇出负载，所述虚拟门系统处于感测启用路径中，所述虚拟门系统确保与所述内部时钟信号在于所述字线处被接收到之前被延迟的时间相比，所述感测启用信号被延迟较短的一段时间。

18.一种用于执行存储器读取操作的方法，所述方法包含：

在真实位线起始之前的一段已知时间前起始虚拟位线，所述虚拟位线具有可关于所述真实位线而预测的到期时间；以及

基于所述虚拟位线的到期而触发字线的停用。

19-20.预充电电路权利要求：从发明人处接收进一步阐释之后的TBD。