CN109698000B - 虚设字线跟踪电路 - Google Patents

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Abstract

本文描述的多种实现方式涉及一种集成电路。集成电路可以包括虚设字线电路，所述虚设字线电路具有经由虚设字线耦合到多个虚设字线负载的虚设字线驱动器。集成电路可以包括多路分配器电路，所述多路分配器电路耦合到虚设字线驱动器与多个虚设字线负载之间的虚设字线的第一路径。集成电路可以包括多路复用器电路，所述多路复用器电路耦合到多个虚设字线负载与虚设位线负载之间的虚设字线的第二路径。可以用一个或多个选择信号控制多路分配器电路和多路复用器电路以选择多个虚设字线负载中的至少一个。

Description

虚设字线跟踪电路
技术领域
本公开涉及集成电路和半导体设备，并且更具体地，涉及用于存储器应用的虚设字线(DWL)跟踪电路。
背景技术
本节旨在提供与理解本文描述的多种技术相关的信息。正如本节的标题所表明的，这是对相关技术的讨论，绝不应该表明它是现有技术。通常，相关技术可以或可以不被认为是现有技术。因此，应该理解，本节中的任何陈述应该从这个角度阅读，而不是作为对现有技术的任何承认。
通常，多重图案化(或多图案化，诸如双图案化)可以指用于制造集成电路(IC)的一类技术，其被开发用于光刻以增强电路组件的特征密度。基于以下前提开发了多重图案化：基于单一光刻曝光可能不足以提供足够分辨率。因此，需要额外的曝光，因为否则将需要使用蚀刻的特征侧壁(例如，使用间隔物)来定位图案。虽然EUVL(即，极紫外光刻)已被预测为下一代光刻技术的选择，但EUVL可能仍然需要不止一次光刻曝光，因为预计需要首先印刷一系列线然后切割它们。因此，即使对于EUVL，也可能需要不止一次切割。此外，即使对于电子束光刻(即，e-beam光刻)，单次曝光也可能不足，因此还需要双重图案化。因此，需要改进光刻技术以在制造集成电路(IC)时增强电路元件的特征密度。
发明内容
本文描述的多种实现方式涉及用于存储器应用的虚设字线(DWL)跟踪电路。例如，本文中所描述的多种实现方式描述了实现双重或双图案化中的虚设字线(DWL)跟踪以优化时序和功率的方案和技术。在另一实例中，本文描述的多种实现方式使用标记集合组的字线(例如，用颜色标记的字线)来为存储器应用提供功率和时序优化的字线跟踪方案。例如，关于用于位单元布局的金属层，可以基于不同的电阻负载用不同的颜色表示交替的字线，例如，与绿色字线相比，红色字线可以被标识(或标记)为更具电阻性，其中针对WL0的红色可以用于第一掩码(例如，Mask A可以指代更具电阻性的负载)，而针对WL1的绿色可以用于第二掩码(例如，Mask B可以指代电阻性更小的负载)。此外，关于虚设字线(DWL)跟踪，DWL跟踪的重要作用是跟踪金属电阻的变化。例如，如果字线(WL)金属电阻变化，那么DWL金属电阻应该跟踪变动，并因此跟踪自身时间路径。这可以有助于在工艺变化的情况下保持高产率。例如，如果用Mask B(例如，绿色)标识或标记DWL，并且如果用Mask A(例如，红色)标识或标记所选的WL，则跟踪中可能存在不匹配，这可能导致产量低下。在另一个实例中，如果用Mask A(例如，红色)标识或标记DWL，并且如果用Mask B(例如，用绿色)标识或标记所选WL，则额外余量可能就没有被使用。因此，这可能导致功耗增加和定时慢。
附图说明
本文参考附图描述了多种技术的实现方式。然而，应该理解，附图仅示出了本文描述的多种实施方式，并不意味着限制本文描述的多种技术的实施例。
图1示出了根据本文中所描述的多种实施例的具有虚设字线(DWL)跟踪电路的存储器电路的框图。
图2至图3示出了根据本文描述的实现方式的用于实现虚设字线(DWL)跟踪电路的方法的流程图。
图4示出了根据本文中所描述的实现方式的用于制造虚设字线(DWL)跟踪电路的方法的流程图。
具体实施方式
现在将参考图1至图4更详细地描述虚设字线(DWL)跟踪电路的多种实现方式。
图1示出了根据本文中所描述的实现方式的具有虚设字线(DWL)跟踪电路112的存储器电路100的图。
如图1中所示，存储器电路100可以包括多种电路，包括地址解码器102、位单元阵列104、感测放大器电路106、时钟产生电路110和虚设字线(DWL)跟踪电路112。存储器电路100可以包括多个位单元104的阵列，所述多个位单元104排列成多个位单元行(row_0、row_1、row_2、…、row_n)。多个位单元是经由多个字线(wl_0、wl_1、wl_2、…、wl_n)可选择的。存储器电路100可以包括多个字线驱动器(反相器i0、i1、i2、…、in)，所述多个字线驱动器(反相器i0、i1、i2、…、in)经由多个字线(wl_0、wl_1、wl_2、…、wl_n)中的相应字线耦合到多个位单元中的相应位单元。此外，如图所示，多行(row_0、row_1、row_2、…、row_n)中的每一行可以利用多个字线(wl_0、wl_1、wl_2、…、wl_n)中的相应字线和多个字线驱动器(反相器i0、i1、i2、…、in)中的相应字线驱动器来选择多个位单元中的相应位单元。即，每个反相字线(nwl_0、nwl_1、nwl_2、…、nwl_n)具有耦合到该反相字线的相应字线驱动器(反相器i0、i1、i2、…、in)，以经由多个字线(wl_0、wl_1、wl_2、…、wl_n)向相应的位单元行(row_0、row_1、row_2、…、row_n)提供字线信号。
在一些实现方式中，多个位单元行可以分成以偶数位单元行(row_0、row_2、row_4、…、row_n_even)和奇数位单元行(row_1、row_3、row_5、…、row_n_odd)。偶数行(row_0、row_2、row_4、…、row_n_even)可以定义具有第一电阻值的第一电阻字线负载，并且奇数行(row_1、row_3、row_5、…、row_n_odd)可以定义具有小于第一电阻值的第二电阻值的第二电阻字线负载。第一电阻字线负载可以是具有高电阻值的高电阻字线负载，并且第二电阻字线负载可以是具有低电阻值的低电阻字线负载。可以用第一颜色标记偶数行(row_0、row_2、row_4、…、row_n_even)，从而标识第一电阻字线负载的第一电阻值，并且可以用不同于第一颜色的第二颜色标记奇数行(row_1、row_3、row_5、…、row_n_odd)，从而标识第二电阻字线负载的第二电阻值。第一和第二颜色可以是任何不同的颜色；例如，第一颜色可以是红色，而第二颜色可以是绿色。
此外，感测放大器电路106可以经由互补的位线(BL、NBL)耦合到每个位单元行(row_0、row_1、row_2、…、row_n)中的每个位单元。存储器电路100还可以包括多个反相字线(nwl_0、nwl_1、nwl_2、…、nwl_n)，所述多个反相字线(nwl_0、nwl_1、nwl_2、…、nwl_n)耦合在地址解码器102与相应的位单元行(row_0、row_1、row_2、…、row_n)之间，用于基于所选字线访问每个位单元。
存储器电路100可以接收时钟信号CLK和地址信号Addr。时钟产生电路(Clkgen)110可以接收时钟信号CLK并且将一个或多个内部时钟信号，例如将第一内部时钟信号i_clk1提供给地址解码器102并且经由虚设字线(DWL)将第二内部时钟信号i_clk2提供给虚设字线驱动器(反相器ID)。此外，地址解码器102可以接收多个信号，包括例如地址信号Addr和第一内部时钟信号i_clk1，然后基于接收的地址(Addr)作为数据输入信号访问至少一个反相字线(nwl_0、nwl_1、nwl_2、…、nwl_n)。如本文所述，接收的地址(Addr)可以包括多个位，其中接收的地址(Addr)的至少一个位可以用作针对选择信号(S1、S2、…、Sn)的行地址位从而选择偶数行(row_0、row_2、row_4、…、row_n_even)或奇数行(row_1、row_3、row_5、…、row_n_odd)。
如图1中所示，DWL驱动器(id)、DWL跟踪电路112、一个或多个虚设字线(DWL)负载114和虚设位线(DBL)放电单元115经由虚设字线DWL耦合在一起。存储器电路100还可以包括控制逻辑电路116和耦合到虚设位线(DBL)的虚设位线(DBL)负载118。控制逻辑电路116可以经由另一反相器(is)耦合到感测放大器电路106。控制电路116可以向反相器(is)提供反相感测放大器使能信号(nsae)，然后反相器(is)可以提供互补的感测放大器使能信号(sae)。此外，第二内部时钟信号i_clk2可以经由虚设字线DWL输入到虚设字线驱动器(反相器id)，所述虚设字线DWL可以经由DWL多路分配器114A耦合到DWL负载114。
如图1中所示，DWL驱动器(id)可以经由虚设字线DWL耦合到一个或多个DWL负载114。存储器电路100还可以包括DWL多路分配器电路114A和DWL复用器电路114B。多路分配器电路114A可以耦合到DWL驱动器(id)与DWL负载114之间的虚设字线DWL的第一路径120A。DWL复用器电路114B可以耦合到DWL负载114与DBL负载118之间的虚设字线DWL的第二路径120B。用一个或多个选择信号(S1、S2、…、Sn)控制DWL多路分配器电路114A和DWL多路复用器电路114B，以基于对所选字线(wl_0、wl_1、wl_2、…、wl_n)的电阻字线负载的匹配来选择多个DWL负载114中的至少一个。
如图1中所示，多个DWL负载114(<N：1>)可以包括具有第一电阻虚设值的第一电阻DWL负载，并且多个DWL负载114(<N：1>)可以包括具有小于第一电阻虚设值的第二电阻虚设值的第二电阻DWL负载。一个或多个选择信号(S1、S2、…、Sn)可用于基于对所选字线的电阻字线负载的匹配来控制对第一电阻虚设字线负载或第二电阻虚设字线负载的选择。dwl<N：1>线和dwl_turn<N：1>线加粗以用不同掩码表示DWL总线，例如dwl<0>→Mask A，而dwl<1>→Mask B。
在一些实现方式中，第一电阻虚设字线负载的第一电阻虚设值可对应于设置在多个位单元的阵列104的偶数行(row_0、row_2、row_4、…、row_n_even)中的多个位单元中的第一组位单元。第二电阻虚设字线负载的第二电阻虚设值可对应于设置在多个位单元的阵列104的奇数行(row_1、row_3、row_5、…、row_n_odd)中的多个位单元中的第二组位单元。第二电阻虚设值可以小于第一电阻虚设值。此外，第一电阻虚设字线负载可以是具有高电阻虚设值的高电阻虚设字线负载，并且第二电阻虚设字线负载可以是具有低电阻虚设值的低电阻虚设字线负载。
DWL多路分配器电路114A可以经由第一路径120A从DWL驱动器(id)接收反相时钟信号。DWL多路分配器电路114A可以向多个DWL负载114(<N：1>)提供多路分配信号(dw1<N：1>)。DWL多路分配器电路114A可以基于反相时钟信号和一个或多个选择信号(S1、S2、…、Sn)经由第一路径120A选择第一DWL负载或第二DWL负载。例如，一个或多个选择信号(S1、S2、…、Sn)可以基于行地址选择；例如，可以使用从行地址(Addr)获取的行地址位来选择偶数和奇数字线，并且因此，可以使用相同的行地址位来选择相同的掩码(例如，Mask A或Mask B)用于所选字线WL的虚设字线(DWL)匹配。此外，如图所示，可以用1：2n多路分配器(Demux)来实现DWL多路分配器电路114A。
DWL多路复用器电路114B可以从多个DWL负载114(<N：1>)接收多路复用信号(dwl_turn<N：1>)。例如，多路复用器电路114B可以基于所选DWL负载和一个或多个选择信号(S1、S2、…、Sn)经由第二路径120B向虚设位线(DBL)提供虚设位线(DBL)负载。此外，如图所示，可以用2n：1多路复用器(Mux)实现DWL多路复用器电路114B。在多种实现方式中，所选DWL负载匹配(或适配成匹配)所选字线的电阻字线负载。
参考双重图案化，多个字线可以以这样的方式交织：可以用第一掩码(例如，MaskA)标记(或标识)一个或多个或所有偶数字线，而可以用第二掩码(例如，Mask B)标记(或标识)一个或多个或所有奇数字字线。在这种情况下，第一掩码(例如，Mask A)可以被标记(或标识)为比第二掩码(例如，Mask B)更具电阻性。可以利用行地址(Addr)的至少一位对此进行解码。因此，本文描述的多种实现方式利用多个虚设字线(例如，一个虚设字线用Mask A而另一个虚设字线用Mask B)以基于选择信号(S1、S2、…、Sn)选择匹配的DWL负载114(<N：1>)，所述选择信号(S1、S2、…、Sn)可以与行地址位相关联，所述行地址位可以用于选择偶数或奇数(Mask A或Mask B)字线。如上所述，可以基于行地址选择所述选择信号(S1、S2、…、Sn)中的一个或多个；例如，可以使用从行地址(Addr)获取的行地址位来选择偶数和奇数字线，并且因此，可以使用相同的行地址位来选择相同的掩码(例如，Mask A或Mask B)用于所选字线WL的虚设字线(DWL)匹配。关于多图案化，一个或多个或所有2n个字线可以在相同的掩码中，而一个或多个或所有2n-1个字线可以在不同的掩码中。即，一个或多个或所有2n个字线可以具有不同的掩码和电阻，这可以对2n+1个字线重复。可以使用行地址(Addr)的任何位(例如，N位)经由选择信号(S1、S2、…、Sn)对虚设字线进行多路分配和复用，以选择匹配的DWL负载114，从而匹配所选字线的电阻负载。
如本文所述的选择行地址位的多种实现方式可以应用于最低有效位(LSB)，例如，参考行地址(Addr)。另外，如本文所述的选择行地址位的多种实现方式可以应用于行地址(Addr)的位序列中的任何位，例如最高有效位(MSB)。或者，外部信号可以用作针对行地址位的参考信号。此外，应用于对虚设字线(DWL)着色的多种实现方式也可以应用于对虚设位线(DBL)着色。
在多种实现方式中，位单元阵列104中的每个位单元也可以称为存储单元，并且每个位单元可以被配置成存储至少一个数据位值(与逻辑‘0’或‘1’相关联的数据值)。位单元阵列104中的每个位单元行(row_0、row_1、row_2、…、row_n)可以包括以各种配置排列的任何数量的位单元或存储单元，例如二维(2D)存储阵列，二维(2D)存储阵列具有排列成2D网格图案的多个位单元的行和列，具有2D检索能力。此外，每个位单元可以例如用随机存取存储器(RAM)电路或某其它类型的易失性存储器来实现。例如，每个存储单元可以包括多晶体管静态RAM(SRAM)单元，包括多种类型的SRAM单元，例如6T CMOS SRAM和/或其它类型的互补MOS(CMOS)SRAM单元，例如每位4T、8T、10T或更多晶体管。
通常，存在多种类型的存储器结构：单字线设备(即，单端口)和多字线设备(即，多端口存储器，例如双端口存储器)。单字线设备(ROM、RAM、DRAM、SRAM等)可以指具有仅一个访问端口的设备，其可以被称为存取设备。位线可以使用单轨或双轨架构。晶体管类型(N型MOS和P型MOS)可以称为存取晶体管。在一些情况下，用最小尺寸的晶体管实现的高密度SRAM位单元可能会限制设计的Vmin。然而，在FinFET技术中，设备尺寸量化对于具有最小尺寸晶体管的紧凑型6T SRAM位单元来说仍然是挑战。因此，在一些实现方式中，设计存储器辅助电路的仔细优化可以用来输送低功率存储器操作。此外，可以用字线WL和互补位线BL、NBL来访问位单元阵列104中的每个位单元。
通常，静态RAM位单元可以包括6T位单元，所述6T位单元可以具有由字线(WL)控制的访问端口。在一些情况下，静态RAM(SRAM)位单元可以用5T位单元、4T 2R位单元或多种其它类型的CMOS SRAM单元实现，例如每位8T、10T或更多晶体管。此外，多字线可以导致进入每个位单元的多个访问端口。由于存在多个访问端口，所以多端口存取设备可以在每个位单元内变化，使得一些存取设备(按照端口)是NFET，并且一些存取设备按照端口是PFET。虽然这些可以在每个单个位单元内有效地变化，但是它们的端口数量可能不容易被分成相等的电容和/或功率。因此，虽然这些多端口晶体管类型可以在每个位单元内变化，但是也可能需要在阵列之间有变化，如左半阵列和右半阵列中。
包括位单元阵列104中的每个位单元的存储器电路100可以实现为具有多种类型存储器电路的集成电路(IC)，例如，随机存取存储器(RAM)，和/或任何其它类型的存储器，包括任何类型的易失性存储器和非易失性存储器。存储器电路100可以实现为具有单轨和/或双轨存储器架构的IC。存储器电路100还可以与单个芯片上的计算电路和相关组件集成。此外，存储器电路100可以在嵌入式系统中实现，用于多种类型的电子、移动和/或生物识别应用。
图2至图3示出了根据本文描述的实现方式的用于实现虚设字线(DWL)跟踪电路的方法的多种流程图。特别地，图2涉及以双图案化实现DWL跟踪电路的方法200的流程，而图3涉及以多图案化实现DWL跟踪电路的方法300的过程流程。
应当理解，即使方法200、300指示操作执行的特定顺序，但是在一些情况下，操作的多种特定部分可以以不同的顺序执行，并且可以在不同的系统上执行。在其它情况下，可以在方法200、300添加和/或省略附加操作和/或步骤。方法200、300可以以硬件和/或软件实现。如果以硬件实现，则方法200、300可以用多种电路组件实现，如上文参考图1所述。如果以软件实现，则方法200、300可以实现为可以配置用于如本文所述的虚设字线(DWL)跟踪电路的程序或软件指令过程。此外，如果以软件实现，则与实现方法200、300相关的指令可以存储在存储器和/或数据库中。例如，具有处理器和存储器的计算机或多种其它类型的计算设备可以被配置成执行方法200、300。
如参考图2所描述和所示，可以利用方法200在多种类型的存储器应用中实现DWL跟踪电路。
在方框210处，方法200可以从SoC(片上系统)接收行地址(例如，Addr)，然后进行到方框212。在判定方框212处，方法200可以利用所接收的行地址(例如，Addr)确定用于选择第一掩码(例如Mask A)的行地址位。如果行地址位指的是Mask A，则方法200进行到方框214。否则，如果行地址位指的是第二路径(例如，Mask B)，则方法200进行到方框220。
在方框214处，方法200可以通过dwl(例如，经由图1的第一路径120A)断言针对Mask A的虚设字线DWL，然后进行到方框216。在方框216处，方法200可以通过dwl_turn(例如，经由图1的第二路径120B)放电针对Mask A的虚设位线DBL，然后进行到方框218。在方框218处，方法200可以控制来自通过dwl_turn(例如，通过图1的第二路径120B)与Mask A相连的虚设位线DBL的自定时路径。
在方框220处，方法200可以通过dwl(例如，经由图1的第一路径120A)断言Mask B的虚设字线DWL，然后进行到方框222。在方框222处，方法200可以通过dwl_turn(例如，经由图1的第二路径120B)放电Mask B的虚设位线DBL，然后进行到方框224。在方框224处，方法200可以控制来自通过dwl_turn(例如，经由图1的第二路径120B)与Mask B相连的虚设位线DBL的自定时路径，然后方法200可以终止。
如参考图3所描述和所示，可以利用方法300在多种类型的存储器应用中实现DWL跟踪电路。
在方框310处，方法300可以从SoC(片上系统)接收行地址(例如，Addr)，然后进行到方框320。在方框320处，方法300可以从所接收的行地址(例如，Addr)解码行地址位以(例如，经由图1的第一路径120A)选择dwl相同掩码作为所选字线掩码，然后进行到方框330。在方框330处，方法300可以通过所选掩码dwl_turn(例如，经由图1的第二路径120B)放电虚设字线DBL，然后进行到方框340。在方框340处，方法300可以控制来自(例如，经由图1的第二路径120B)与所选掩码dwl_turn相连的虚设位线DBL的自定时路径，然后方法300可以终止。
如本文所述的选择行地址位的多种实现方式可以应用于最低有效位(LSB)，例如，参考行地址(Addr)。另外，如本文所述的选择行地址位的多种实现方式可以应用于行地址(Addr)的位序列中的任何位，例如，最高有效位(MSB)。或者，外部信号可以用作行针对地址位的参考信号。此外，应用于对虚设字线(DWL)着色的多种实现方式也可以应用于对虚设位线(DBL)着色。
图4示出了根据本文中所描述的实现方式的用于制造DWL跟踪电路的方法400的流程图。
应当理解，即使方法400可以指示操作执行的特定顺序，但是在一些情况下，操作的多种特定部分可以以不同的顺序执行，并且可以在不同的系统上执行。在其它情况下，可以在方法400中添加和/或省略附加操作和/或步骤。此外，方法400可以以硬件和/或软件实现。如果以硬件实现，则方法400可以用多种电路组件实现，如上文参考图1所述。如果以软件实现，方法400可以实现为可以配置用于如本文所述的虚设字线(DWL)跟踪电路的程序或软件指令过程。此外，如果以软件实现，则与实现方法400有关的指令可以存储在存储器和/或数据库中。例如，具有处理器和存储器的计算机或多种其它类型的计算设备可以被配置成执行方法400。
如参考图4所描述和所示，可以利用方法400来制造在多种类型的存储器应用中实现DWL跟踪电路的IC。例如，方法400可以用于制造用于存储器应用的DWL跟踪电路，其中DWL跟踪电路可以适应压力、电压和温度(PVT)。
在方框410处，方法400可以制造DWL电路，所述DWL电路具有经由虚设字线DWL耦合到多个DWL负载的DWL驱动器。多个DWL负载可以包括具有第一电阻虚设值的第一电阻DWL负载，并且多个DWL负载可以包括具有小于第一电阻虚设值的第二电阻虚设值的第二电阻DWL负载。
在方框420处，方法400可以制造多路分配器电路，所述多路分配器电路耦合到DWL驱动器与DWL负载之间的DWL的第一路径。在方框430处，方法400可以制造多路复用器电路，所述多路复用器电路耦合到DWL负载与虚设位线负载之间的DWL的第二路径。在方框440处，方法400可以用一个或多个选择信号控制多路分配器电路和多路复用器电路，以基于对所选字线的电阻字线负载的匹配来选择多个DWL负载中的至少一个。
在一些实现方式中，多路分配器电路可以经由第一路径从DWL驱动器接收反相时钟信号，并且多路分配器电路可以基于反相时钟信号和一个或多个选择信号经由第一路径选择第一DWL负载或第二DWL负载。此外，多路复用器电路可以经由第二路径接收与第一DWL负载或第二DWL负载的选择相关联的所选DWL负载，并且多路复用器电路可以基于所选DWL负载和一个或多个选择信号经由第二路径向虚设位线提供虚设位线负载。如上所述，所选DWL负载可以匹配所选字线的电阻字线负载。
可以利用一个或多个选择信号来基于对所选字线的电阻字线负载的匹配来控制对第一电阻DWL负载或第二电阻DWL负载的选择。第一电阻DWL负载可以是具有高电阻虚设值的高电阻DWL负载，而第二电阻DWL负载可以是具有低电阻虚设值的低电阻DWL负载。
第一电阻DWL负载的第一电阻虚设值可对应于设置在多个位单元阵列的偶数行中的多个位单元阵列的第一组位单元。第二电阻DWL负载的第二电阻虚设值可以对应于设置在多个位单元阵列的奇数行中的多个位单元中的第二组位单元。第二电阻虚设值小于第一电阻虚设值。
本文描述的是集成电路的多种实现方式。集成电路可以包括虚设字线电路，所述虚设字线电路具有经由虚设字线耦合到多个虚设字线负载的虚设字线驱动器。集成电路可以包括多路分配器电路，所述多路分配器电路耦合到虚设字线驱动器与多个虚设字线负载之间的虚设字线的第一路径。集成电路可以包括多路复用器电路，所述多路复用器电路耦合到多个虚设字线负载与虚设位线负载之间的虚设字线的第二路径。可以用一个或多个选择信号控制多路分配器电路和多路复用器电路以选择多个虚设字线负载中的至少一个。
本文描述的是集成电路的多种实现方式。集成电路可以包括多个位单元的阵列，所述多个位单元排列成多行，并且多个位单元可以经由多个字线来选择。集成电路可以包括经由多个字线中的相应字线耦合到多个位单元中的相应位单元的多个字线驱动器，并且多行中的每个行可以利用多个字线中的相应字线和多个字线驱动器中的相应字线驱动器选择多个位单元中的相应位单元。集成电路可以包括虚设字线电路，所述虚设字线电路具有经由虚设字线耦合到多个虚设字线负载的虚设字线驱动器。集成电路可以包括多路分配器电路，所述多路分配器电路耦合到虚设字线驱动器与虚设字线负载之间的虚设字线的第一路径。集成电路可以包括多路复用器电路，所述多路复用器电路耦合到虚设字线负载与虚设位线负载之间的虚设字线的第二路径。可以用一个或多个选择信号控制多路分配器电路和多路复用器电路，以基于对所选字线的电阻字线负载的匹配来选择多个虚设字线负载中的至少一个。
本文描述的是用于制造集成电路的方法的多种实现方式。该方法可以包括制造虚设字线电路，该虚设字线电路具有经由虚设字线耦合到多个虚设字线负载的虚设字线驱动器。该方法可以包括制造多路分配器电路，该多路分配器电路耦合到虚设字线驱动器与虚设字线负载之间的虚设字线的第一路径。该方法可以包括制造多路复用器电路，该多路复用器电路耦合到虚设字线负载与虚设位线负载之间的虚设字线的第二路径。该方法可以包括用一个或多个选择信号控制多路分配器电路和多路复用器电路，以基于对所选字线的电阻字线负载的匹配来选择多个虚设字线负载中的至少一个。
应注意，权利要求的主题不限于本文提供的实现方式和说明，而是包括那些实现方式的修改形式，包括根据权利要求的实现方式的各部分和不同实现方式的要素的组合。应当理解，在任何这类实现方式的开发中，如在任何工程或设计项目中，应该做出许多实现方式专用的决策以实现开发者的特定目标，诸如遵守系统相关和业务相关的约束条件，这可能是因实现方式而异。此外，应当理解，这种开发努力可能是复杂且耗时的，但是对于受益于本发明的普通技术人员来说仍然是设计、制作和制造的常规任务。
已经详细参考了多种实现方式，其示例在附图和图式中示出。在以下详细描述中，阐述了许多具体细节以提供对本文提供的发明内容的透彻理解。然而，可以在没有这些具体细节的情况下实践本文提供的发明内容。在一些其它实例中，没有详细描述众所周知的方法、过程、组件、电路和网络，以免不必要地模糊实施例的细节。
还应该理解，虽然本文可以使用术语第一、第二等来描述多种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一个元件。例如，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。第一元件和第二元件分别都是元件，但它们不被认为是相同的元件。
本文提供的本发明的描述中使用的术语是出于描述特定实现方式的目的，并且不旨在限制本文提供的发明内容。如在本文提供的发明内容和所附权利要求中所使用，单数形式“一”、“一种”和“该”旨在也包括复数形式，除非上下文另有明确说明。本文使用的术语“和/或”是指并包含一个或多个相关所列项目的任何和所有可能的组合。当在本说明书中使用时，术语“包括”和/或“包含”指定所述特征、整数、步骤、操作、元件和/或组件的存在，但是不排除一个或多个其它特征、整数、步骤、操作、元件、组件和/或其组的存在或添加。
如本文所使用，术语“如果”可以被解释为表示“当…时”或“在…后”或“响应于确定”或“响应于检测”，这取决于上下文。类似地，短语“如果确定”或“如果检测到[陈述的条件或事件]”可以被解释为表示“在确定后”或“响应于确定”或“在检测到[所述条件或事件]后”或“响应于检测到[所述条件或事件]”，这取决于上下文。术语“向上”和“向下”；“上”和“下”；“向上”和“向下”；“下方”和“上方”；以及表示在给定点或元件之上或之下的相对位置的其它类似术语可以与本文描述的多种技术的一些实现方式结合使用。
虽然前述内容涉及本文描述的多种技术的实现方式，但是可以根据本文的发明内容设计其它和另外的实现方式，其可以由随后的权利要求确定。
虽然用结构特征和/或方法动作专用的语言描述了本主题，但应理解，所附权利要求书中定义的主题不必限于上述具体特征或动作。更确切地说，公开了上述具体特征和动作作为实现权利要求的示例形式。

Claims (20)

1.一种集成电路，包括：
虚设字线电路，具有经由虚设字线耦合到多个虚设字线负载的虚设字线驱动器；
多路分配器电路，耦合到所述虚设字线驱动器与所述多个虚设字线负载之间的虚设字线的第一路径；以及
多路复用器电路，耦合到所述多个虚设字线负载与虚设位线负载之间的所述虚设字线的第二路径，
其中用一个或多个选择信号控制所述多路分配器电路和所述多路复用器电路，以至少部分地基于对所选字线的电阻字线负载的匹配来选择所述多个虚设字线负载中的至少一个。
2.根据权利要求1所述的集成电路，还包括：
多个位单元的阵列，所述多个位单元排列成多行，其中所述多个位单元能够经由多个字线选择；以及
多个字线驱动器，经由所述多个字线中的相应字线耦合到所述多个位单元的相应位单元。
3.根据权利要求2所述的集成电路，其中所述多行中的每一行利用所述多个字线中的相应字线和所述多个字线驱动器中的相应字线驱动器来选择所述多个位单元中的相应位单元。
4.根据权利要求2所述的集成电路，其中所述多行排列成偶数行和奇数行，并且其中所述偶数行定义具有第一电阻值的第一电阻字线负载，并且其中所述奇数行定义具有小于所述第一电阻值的第二电阻值的第二电阻字线负载。
5.根据权利要求4所述的集成电路，其中所述第一电阻字线负载包括具有高电阻值的高电阻字线负载，并且其中所述第二电阻字线负载包括具有低电阻值的低电阻字线负载。
6.根据权利要求4所述的集成电路，其中用第一颜色标记所述偶数行，从而标识所述第一电阻字线负载的所述第一电阻值，并且其中用不同于所述第一颜色的第二颜色标记所述奇数行，从而标识所述第二电阻字线负载的所述第二电阻值。
7.根据权利要求6所述的集成电路，其中所述第一颜色包括红色，并且其中所述第二颜色包括绿色。
8.根据权利要求2所述的集成电路，其中所述多个虚设字线负载包括具有第一电阻虚设值的第一电阻虚设字线负载，并且其中所述多个虚设字线负载包括具有小于所述第一电阻虚设值的第二电阻虚设值的第二电阻虚设字线负载。
9.根据权利要求8所述的集成电路，其中所述一个或多个选择信号用于基于对所选字线的所述电阻字线负载的所述匹配来控制对所述第一电阻虚设字线负载或所述第二电阻虚设字线负载的选择。
10.根据权利要求8所述的集成电路，其中所述第一电阻虚设字线负载的所述第一电阻虚设值对应于设置在所述多个位单元的阵列的偶数行中的所述多个位单元中的第一组位单元，并且其中所述第二电阻虚设字线负载的所述第二电阻虚设值对应于设置在所述多个位单元的阵列的奇数行中的所述多个位单元中的第二组位单元，并且其中所述第二电阻虚设值小于所述第一电阻虚设值。
11.根据权利要求8所述的集成电路，其中所述第一电阻虚设字线负载包括具有高电阻虚设值的高电阻虚设字线负载，并且其中所述第二电阻虚设字线负载包括具有低电阻虚设值的低电阻虚设字线负载。
12.根据权利要求8所述的集成电路，其中所述多路分配器电路经由所述第一路径从所述虚设字线驱动器接收反相时钟信号，并且其中所述多路分配器电路基于所述反相时钟信号和所述一个或多个选择信号经由所述第一路径选择所述第一电阻虚设字线负载或所述第二电阻虚设字线负载。
13.根据权利要求12所述的集成电路，其中所述多路复用器电路经由所述第二路径接收与对所述第一电阻虚设字线负载或所述第二电阻虚设字线负载的选择相关联的所选虚设字线负载，并且其中所述多路复用器电路基于所选虚设字线负载和所述一个或多个选择信号经由所述第二路径向虚设位线提供虚设位线负载。
14.根据权利要求13所述的集成电路，其中所选虚设字线负载与所选字线的电阻字线负载匹配。
15.一种集成电路，包括：
多个位单元的阵列，所述多个位单元排列成多行，其中所述多个位单元能够经由多个字线选择；
多个字线驱动器，经由所述多个字线中的相应字线耦合到所述多个位单元中的相应位单元，其中所述多行中的每一行利用所述多个字线中的相应字线和所述多个字线驱动器中的相应字线驱动器来选择所述多个位单元中的相应位单元；
虚设字线电路，具有经由虚设字线耦合到多个虚设字线负载的虚设字线驱动器；
多路分配器电路，耦合到所述虚设字线驱动器与所述虚设字线负载之间的虚设字线的第一路径；以及
多路复用器电路，耦合到所述虚设字线负载与虚设位线负载之间的所述虚设字线的第二路径，
其中用一个或多个选择信号控制所述多路分配器电路和所述多路复用器电路，以基于对所选字线的电阻字线负载的匹配来选择所述多个虚设字线负载中的至少一个。
16.根据权利要求15所述的集成电路，其中所述行排列成偶数行和奇数行，并且其中所述偶数行定义具有第一电阻值的第一电阻字线负载，并且其中所述奇数行定义具有小于所述第一电阻值的第二电阻值的第二电阻字线负载。
17.根据权利要求16所述的集成电路，其中用第一颜色标记所述偶数行，从而标识所述第一电阻字线负载的所述第一电阻值，并且其中用不同于所述第一颜色的第二颜色标记所述奇数行，从而标识所述第二电阻字线负载的所述第二电阻值。
18.根据权利要求15所述的集成电路，其中所述多个虚设字线负载包括具有第一电阻虚设值的第一电阻虚设字线负载，并且其中所述多个虚设字线负载包括具有小于所述第一电阻虚设值的第二电阻虚设值的第二电阻虚设字线负载。
19.根据权利要求18所述的集成电路，其中所述第一电阻虚设字线负载的所述第一电阻虚设值对应于设置在所述多个位单元的阵列的偶数行中的所述多个位单元中的第一组位单元，并且其中所述第二电阻虚设字线负载的所述第二电阻虚设值对应于设置在所述多个位单元的阵列的奇数行中的所述多个位单元中的第二组位单元，并且其中所述第二电阻虚设值小于所述第一电阻虚设值。
20.一种用于制造集成电路的方法，所述方法包括：
制造虚设字线电路，所述虚设字线电路具有经由虚设字线耦合到多个虚设字线负载的虚设字线驱动器；
制造多路分配器电路，所述多路分配器电路耦合到所述虚设字线驱动器与所述虚设字线负载之间的虚设字线的第一路径；以及
制造多路复用器电路，所述多路复用器电路耦合到所述虚设字线负载与虚设位线负载之间的虚设字线的第二路径，
用一个或多个选择信号控制所述多路分配器电路和所述多路复用器电路，以基于对所选字线的电阻字线负载的匹配来选择所述多个虚设字线负载中的至少一个。
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