CN114388028A - 存储器器件的控制电路 - Google Patents

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Abstract

本公开涉及存储器器件的控制电路。一种电路包括跟踪字线、电源开关、跟踪位线、感测电路。电源开关耦合在跟踪字线和第一节点之间。电源开关被配置为响应于通过跟踪字线发送到电源开关的时钟脉冲信号而使第一节点上的电压电平放电。跟踪位线耦合在第一节点和存储器阵列中的多个跟踪单元之间。感测电路耦合在第一节点和第二节点之间。感测电路被配置为响应于第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号。

Description

存储器器件的控制电路
技术领域
本公开总体涉及存储器器件的控制电路。
背景技术
静态随机存取存储器(SRAM)通常用于集成电路中。嵌入式SRAM在高速通信、图像处理和片上系统(SOC)应用中特别受欢迎。SRAM单元具有无需刷新即可保存数据的优点。通常，SRAM单元包括两个传输门晶体管，通过它们可以从SRAM单元读取位或将位写入到SRAM单元中。
SRAM位单元可起作用的最低VDD电压(高电源电压)称为Vccmin。在Vccmin附近具有低单元VDD减少泄漏电流，并还减少读取翻转的发生率。另一方面，具有高单元VDD提高成功写入操作的概率。因此，Vccmin受写入操作的限制。
发明内容
根据本公开的一个实施例，提供了一种电路，包括：跟踪字线；电源开关，耦合在所述跟踪字线和第一节点之间，所述电源开关被配置为响应于通过所述跟踪字线发送到所述电源开关的时钟脉冲信号而使所述第一节点上的电压电平放电；跟踪位线，耦合在所述第一节点和存储器阵列中的多个跟踪单元之间；以及感测电路，耦合在所述第一节点和第二节点之间，所述感测电路被配置为响应于所述第一节点上的电压电平低于所述感测电路的阈值电压值而生成负位线使能信号。
根据本公开的另一实施例，提供了一种半导体器件，包括：写入驱动器，被配置为向存储器阵列提供位线电压和补码位线电压；写入辅助电路，与所述写入驱动器相耦合，所述写入辅助电路被配置为响应于负位线触发信号而将位线或补码位线上的一个电压电平下拉至瞬态负电压电平；以及时序控制电路，与所述写入辅助电路相耦合，其中，所述时序控制电路包括与所述存储器阵列中的字线上的第一延迟有关的跟踪字线以及与所述存储器阵列中的位线上的第二延迟有关的跟踪位线，所述时序控制电路被配置为参考所述第一延迟和所述第二延迟，响应于时钟脉冲信号而生成所述负位线触发信号。
根据本公开的又一实施例，提供了一种用于形成半导体器件的方法，包括：通过跟踪字线发送时钟脉冲信号；响应于所述时钟脉冲信号而使第一节点上的电压电平放电，所述第一节点耦合到跟踪位线；响应于所述第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号；以及根据所述负位线使能信号生成负位线触发信号。
附图说明
在结合附图阅读时，可以从下面的具体实施方式最佳地理解本公开的各方面。注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可被任意增大或减小。
图1是示出根据本公开的各种实施例的存储器器件的示意图。
图2是示出根据一些实施例的图1的位单元、写入驱动器、选择电路和写入辅助电路的结构的示例图。
图3是示出根据一些实施例的图1的时序控制电路和相关组件的结构的示例图。
图4是示出根据一些实施例的图3的时序控制电路中的时间和相对信号上的电压电平之间的关系的信号波形图。
图5是示出根据一些实施例的写入操作失败的另一示例中的时间和相对信号上的电压电平之间的关系的信号波形图。
图6A是示出根据一些实施例的图1的存储器器件的布局的布局图。
图6B是示出根据一些实施例的存储器器件的另一布局的另一布局图。
具体实施方式
下面的公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本说明书中使用的术语通常具有它们在本领域以及使用每个术语的特定上下文中的普通含义。本说明书中对示例的使用(包括本文所讨论的任何术语的示例)仅是说明性的，并且绝不限制本公开或任何示例性术语的范围和含义。同样，本公开不限于本说明书中给出的各种实施例。
将理解，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但这些元件不应受这些术语限制。这些术语用于将一个元件与另一元件区分开。例如，在不脱离实施例的范围的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个相关联的所列条目的任何和所有组合。
如本文中所使用的，术语“包括”、“包含”、“具有”、“含有”、“涉及”等应理解为开放式的，即意指包括但不限于。
在整个说明书中对“一个实施例”、“实施例”、或“一些实施例”的引用表示结合(一个或多个)实施例描述的特定特征、结构、实施方式或特性包括在本公开的至少一个实施例中。因此，在整个说明书中的各个地方使用短语“在一个实施例中”或“在实施例中”或“在一些实施例中”不一定都指代同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式来组合特定特征、结构、实施方式或特性。
图1是示出根据本公开的各种实施例的存储器器件100的示意图。在一些实施例中，利用存储器器件100将数字数据写入到存储器阵列CA1中的位单元BC11～BCmn。这些数字数据可以被存储在位单元BC11～BCmn中，并且可以由存储器器件100从存储器阵列CA1中的位单元BC11～BCmn读取或访问。
如图1所示，在一些实施例中，存储器阵列CA1可包括沿着M个列和N个行布置的M*N个位单元BC11～BCmn。同一列上的位单元连接到同一位线和同一补码位线。例如，同一列上的位单元BC11、BC12…BC1n连接到位线BL1以及补码位线BLB1；同一列上的位单元BCm1、BCm2…BCmn连接到位线BLm和补码位线BLBm。同一行上的位单元连接到同一字线。例如，同一行上的位单元BC11和BCm1连接到字线WL1；同一行上的位单元BC12和BCm2连接到字线WL2；同一行上的位单元BC1n和BCmn连接到字线WLn。
在一些实施例中，写入驱动器120被配置为根据要写入到位单元BC11～BCmn之一中的数字数据而将位线电压VBL和补码位线电压VBLB设置为预定电压电平。
如图1所示，在一些实施例中，选择电路170被配置为将位线电压VBL和补码位线电压VBLB连接到存储器阵列CA1中的所选列上的位线BL1～BLm之一和补码位线BLB1～BLBm之一。字线驱动器180被配置为在存储器阵列CA1中的不同行上的字线WL1～WLn上提供字线信号。
例如，当数字数据“0”将被写入到位单元BC11～BCmn之一中时，写入驱动器120被配置为将位线电压VBL设置为低电源电压(VSS)，并且将补码位线电压VBLB设置为高电源电压(VDD)。当数字数据“1”将被写入到位单元BC11～BCmn之一中时，写入驱动器120被配置为将位线电压VBL设置为VDD，并且将补码位线电压VBLB设置为VSS。
为了减小位单元BC11～BCmn的泄漏电流，期望将VDD设置为较低电平(或接近Vccmin)。当VDD的电平降低时，由于VDD与VSS之间的电压差不足以覆盖存储在位单元BC11～BCmn中的数字数据，增加了写入失败的概率。在一些实施例中，为了实现较低VDD并且还降低写入失败的概率，在写入操作期间，利用写入辅助电路140将低VSS拉至瞬态负电压电平NVSS。换句话说，位线电压VBL和补码位线电压VBLB之一将被写入辅助电路140暂时拉到低于地电平，至瞬态负电压电平NVSS(即NVSS＜0V)，从而确保数字数据可被成功写入到目标位单元中。
进一步参考图2。图2是示出根据一些实施例的图1的位单元BC11、写入驱动器120、选择电路170和写入辅助电路140的结构的示例图。相对于图1的实施例，图2中的相同元件标注有相同的附图标记以易于理解。
如图2所示，在一些实施例中，位单元BC11是由六个晶体管(6T-SRAM)形成的静态随机存取存储器(SRAM)单元。注意，图2所示的位单元BC11是示范性示例，并且位单元BC11～BCmn不限于6T-SRAM，并且位单元BC11～BCmn可由其他等效SRAM位单元形成。为简洁起见，图2所示的写入驱动器120、选择电路170和写入辅助电路140示出了与对位线BL1上的电压电平进行设置有关的结构。在一些实施例中，写入驱动器120、选择电路170和写入辅助电路140还包括与补码位线BLB1以及不同列上的其他位线和补码位线相对应的相似结构，并且这些相似结构未在图2中示出。
参考图1和图2，在下面的段落中讨论了对位单元BC11的示例性写入操作以用于演示。在示例性写入操作中，假设存储器器件100被配置为将数字数据“0”写入到如图2所示的位单元BC11中的存储节点BL_in中。在写入操作中，字线WL1被拉高以导通位单元BC11中的晶体管Ta和Tb，使得位线BL1上的电压电平可以到达存储节点BL_in。同时，选择电路170中的位选择晶体管171被位选择信号Ysel导通，以将位线电压VBL(由写入驱动器120提供)传输到位线BL1。在这种情况下，为了将数字数据“0”写入到位单元BC11中，写入驱动器120被配置为将位线电压VBL设置为较低电平，例如GND或VSS。如图2所示，写入驱动器120中的下拉晶体管122由处于高电平的写入控制信号GW导通，从而将位线电压VBL设置为较低电平。另一方面，写入驱动器120中的上拉晶体管121被写入控制信号GW关断。如图2所示，写入辅助电路140与写入驱动器120的下拉晶体管122连接。
在另一示例性写入操作中，假设存储器器件100被配置为将数字数据“1”写入到位单元BC11中的存储节点BL_in中。在这样的实施例中，为了将数字数据“1”写入到位单元BC11中，写入驱动器120被配置为将位线电压VBL设置为VDD，并被配置为将补码位线电压VBLB设置为VSS。选择电路170中的位选择晶体管171被位选择信号Ysel导通，以将位线电压VBL(由写入驱动器120提供)传输到位线BL1。字线WL1被拉高以导通位单元BC11中的晶体管Ta和Tb，使得位线BL1上的电压能够被传输到存储节点BL_in。
如上所述，使用写入辅助电路140将位线电压VBL拉至瞬态负电压电平NVSS(NVSS<0V)，以确保数字数据可被成功地写入到目标位单元中。在一些实施例中，写入辅助电路140由时序控制电路160提供的负位线触发信号NBLK的下降沿触发。在负位线触发信号NBLK的下降沿之前，负位线触发信号NBLK处于高电平，写入辅助电路140的下拉晶体管开关141导通以将节点NV和位线电压VBL耦合至0V的接地端子。当负位线触发信号NBLK的下降沿到达时，写入辅助电路140被关断，并且位线电压VBL现在浮置。负位线触发信号NBLK被包括反相器142和143的延迟单元延迟为延迟负位线触发信号NBLKd。耦合电容器144设置在反相器143和节点NV之间。响应于延迟负位线触发信号NBLKd的下降沿，耦合电容器144被配置为将下降沿的电压差耦合至节点NV，并将位线电压VBL下拉至瞬态负电压电平NVSS。
注意，在一些实施例中，负位线触发信号NBLK(以及延迟负位线触发信号NBLKd)的下降沿需要在正确时序处到达。如果负位线触发信号NBLK的下降沿过早或过晚到达，则写入辅助电路140将不能正确地将位线电压VBL下拉至瞬态负电压电平NVSS，并且写入操作可能失败。例如，如果负位线触发信号NBLK的下降沿在字线WL1被完全拉高之前过早到达，则位线BL1上的位线电压VBL不能到达位单元BC11中的存储节点BL_in，并且写入操作可能失败。如果负位线触发信号NBLK的下降沿在字线WL1关断之后到过晚到达，则位线BL1上的位线电压VBL也不能到达位单元BC11中的存储节点BL_in。如果负位线触发信号NBLK的下降沿在位线电压VBL被完全放电到地电平(即0V)或足够接近地电平之前过早到达，则延迟负位线触发信号NBLKd的下降沿的电压差将不足以将位线电压VBL下拉至瞬态负电压电平NVSS。
注意，在每个不同的存储器器件上，存储器单元CA1的参数(例如列数量、行数量、阵列大小或位单元大小)将不同。难以施加固定时序来提供负位线触发信号NBLK。
在一些实施例中，时序控制电路160被配置为以正确时序向写入辅助电路140提供负位线触发信号NBLK，从而触发写入辅助电路140以提供瞬态负电压电平NVSS。
进一步参考图3和图4。图3是示出根据一些实施例的图1中的时序控制电路160和相关组件的结构的示例图。图4是示出根据一些实施例的图3中的时序控制电路160中的时间和相对信号上的电压电平之间的关系的信号波形图。相对于图1和图2的实施例，图3和图4中的相同元件标注有相同的附图标记以易于理解。
如图3所示，时序控制电路160包括与存储器阵列CA1中的字线(图1所示的WL1～WLn)上的第一延迟有关的跟踪字线tWL，以及与存储器阵列CA1中的位线(图1所示的BL1～BLm)上的第二延迟有关的跟踪位线tBL。时序控制电路160被配置为参考第一延迟和第二延迟，响应于时钟脉冲信号CKP而生成负位线触发信号NBLK。
如图3所示，在一些实施例中，时序控制电路160包括跟踪字线tWL、电源开关162、跟踪位线tBL、感测电路163和反相器164。
跟踪字线tWL的输入端接收时钟脉冲信号CKP。在一些实施例中，如图3和图4所示，时钟脉冲信号CKP可以指示写入操作的起点，并且时钟脉冲信号CKP由字线驱动器180用于在如图1所示的字线WL1～WLn上提供字线电压。如图3所示，在一些实施例中，跟踪字线tWL包括串联连接的第一线段(line segment)tWLa、第二线段tWLb和第三线段tWLc。第二线段tWLb连接在第一线段tWLa和第三线段tWLc之间。在一些实施例中，跟踪字线tWL(包括第一线段tWLa、第二线段tWLb和第三线段tWLc)的总长度被配置为类似于存储器阵列CA1中的M个列的宽度。在这样的实施例中，通过跟踪字线tWL传输的信号被延迟与从字线驱动器180跨存储器阵列CA1传输到第m列上的位单元BCm1、BCm2…BCmn之一(如图1所示)的信号相类似的延迟时间。
在一些实施例中，第一线段tWLa的长度基本上等于存储器阵列CA1的宽度的一半(即存储器阵列CA1的M/2个列)。在一些实施例中，第三线段tWLc的长度也基本上等于存储器阵列的宽度的一半。例如，如果存储器阵列CA1具有32个列，则第一线段tWLa的长度(以及第三线段tWLc的长度)被配置为基本上等于存储器阵列CA1中的16个列的宽度。例如，如果存储器阵列CA1具有128个列，则第一线段tWLa的长度(以及第三线段tWLc的长度)被配置为基本上等于存储器阵列CA1中的64个列的宽度。换句话说，第一线段tWLa的长度(以及第三线段tWLc的长度)根据存储器阵列CA1的大小是自适应的。跟踪字线tWL的总长度将类似于存储器阵列CA1中的字线(图1所示的WL1-WLn)之一。
如图3所示，跟踪字线信号WLTK可以由跟踪字线tWL提供给电源开关162。由于跟踪字线tWL上的电阻-电容(RC)负载类似于存储器阵列CA1中的图1中的字线WL1，因此跟踪字线信号WLTK将类似于如图4所示的字线WL1上的信号。
电源开关162耦合在跟踪字线tWL和节点N1之间。电源开关162被配置为根据跟踪字线信号WLTK来使节点N1上的电压电平放电。跟踪字线信号WLTK是基于通过跟踪字线tWL传输到电源开关162的时钟脉冲信号CKP来生成的。
如图3所示，在一些实施例中，电源开关162包括P导电类型的晶体管T1和N导电类型的晶体管T2、T3和T4。晶体管T1-T4的所有栅极端子一起耦合到跟踪字线tWL。如图3和图4所示，电源开关162中的晶体管T1-T4通过跟踪字线信号WLTK来控制。如图4所示，当跟踪字线信号WLTK达到足以使晶体管T2、T3和T4导通并且还足以使晶体管T1关断的相对高电平时，节点N1上的跟踪位线信号BLTK开始被电源开关162中的晶体管T2、T3和T4放电。
注意，在一些实施例中，图3中的电源开关162中的晶体管T2、T3和T4的数量基本上等于位于图2中的从存储器阵列CA1中的位单元BC11到接地端子的放电路径DCP上的晶体管的数量。换句话说，电源开关162中的晶体管T2、T3和T4能够复制(或模拟)图2中的放电路径DCP。图3所示的电源开关162中的晶体管T2、T3和T4的数量不限于三个。在其他实施例中，如果从存储器阵列CA1中的位单元BC11到接地端子的放电路径DCP包括更多晶体管(例如4个、5个或更多个)或更少晶体管(例如1个或2个)，则电源开关162可被相应地调整为包括相同数量的N型晶体管。
如图3所示，在一些实施例中，跟踪位线tBL耦合在节点N1与存储器阵列CA1中的跟踪单元BCt之间。在一些实施例中，与跟踪位线tBL相耦合的跟踪单元BCt的数量基本上等于存储器阵列CA1中的单元行的数量。例如，如果存储器阵列CA1包括256行的位单元，则跟踪位线tBL与总共256个跟踪单元BCt相耦合。在一些实施例中，跟踪单元BCt可以包括相同或相似的位单元的内部结构(参考图2中的位单元BC11)，使得与跟踪单元BCt相耦合的跟踪位线tBL将具有与存储器阵列CA1中的位线BL1～BLm之一相类似的电阻-电容(RC)负载。在这种情况下，如图4所示，节点N1上的跟踪位线信号BLTK的放电速度可以类似于存储器阵列CA1中的位线BL1-BLm上的信号。
如图3所示，在一些实施例中，感测电路163耦合在节点N1和节点N2之间。感测电路163被配置为响应于节点N1上的电压电平低于感测电路163的阈值电压值Vt1，而在节点N2处生成负位线使能信号NBLENB。在一些实施例中，如图3所示，感测电路163包括施密特(Schmitt)触发器。在一些实施例中，该施密特触发器包括三个P型晶体管T5、T6和T8以及一个N型晶体管T7。图3所示的施密特触发器是施密特触发器的一种示例性结构。感测电路163不限于图3中的施密特触发器的所示结构。施密特触发器包括两个阈值电压(一个高阈值电压和一个低阈值电压)。在时间TS1，施密特触发器响应于节点N1上的电压电平向下越过施密特触发器的低阈值电压值Vt1，而将负位线使能信号NBLENB(在节点N2处)从低电平升高到高电平。在一些示例性实施例中，感测电路163的低阈值电压值Vtl被配置为处于跟踪位线信号BLTK上的高电平和低电平之间的总电压间隙Vd的约15％。换句话说，当跟踪位线信号BLTK低于总电压间隙Vd的15％时，感测电路163开始升高负位线使能信号NBLENB(在节点N2处)。
如图3和图4所示，在一些实施例中，反相器164被配置为将负位线使能信号NBLENB转换为负位线触发信号NBLK，并且该负位线触发信号NBLK被发送到写入辅助电路140。
在一些实施例中，由时序控制电路160提供的负位线触发信号NBLK的时序适应于存储器阵列CA1，因为跟踪字线tWL和跟踪位线tBL对应于存储器阵列CA1而变化。如上所述，由于负位线触发信号NBLK是参考跟踪字线信号WLTK而生成的，并且跟踪字线信号WLTK由跟踪字线tWL生成以模拟字线WL1上的信号的时间延迟，使得负位线触发信号NBLK能够跟踪字线WL1上的信号的时间延迟。另外，由于负位线触发信号NBLK是参考节点N1上的跟踪位线信号BLTK而生成的，因此在跟踪位线信号BLTK低于感测电路163中的施密特触发器的低阈值电压值Vt1之后，负位线触发信号NBLK开始放电。节点N1上的跟踪位线信号BLTK耦合到跟踪位线tBL，以模拟存储器阵列CA1中的位线BL1～BLm之一上的电阻-电容(RC)负载。因此，负位线触发信号NBLK能够跟踪存储器阵列CA1中的位线BL1～BLm之一上的电阻-电容(RC)负载。在这种情况下，如图4所示，延迟的负位线触发信号NBLKd的下降沿FE1将在位线BL1放电接近地电平GND时到达。
如图2和图4所示，位线BL1通过写入驱动器120中的下拉晶体管122以及写入辅助电路140中的下拉晶体管开关141被放电到地电平GND。当位线BL1的信号到达地电平GND时，延迟的负位线触发信号NBLKd的下降沿FE1将(通过耦合电容器144)使位线BL1在地电平GND之下下拉电压差dNBL。在这种情况下，写入辅助电路140能够在正确的时序处将位线BL1拉到瞬态负电压电平NVSS(即0V-dNBL)，该时序发生在字线WL1上的信号被完全激活之后并且还发生在位线BL1被放电到地电平GND之后。在一些实施例中，由于位线BL1被下拉至地电平GND之下的瞬态负电压电平NVSS，因此瞬态负电压电平NVSS能够帮助确保位线BL1上的信号(即瞬态负电压电平NVSS)覆盖位单元BC11中的存储节点BL_in，使得存储节点BL_in从高电平翻转为低电平并被配置为存储数据“0”，如图4所示。在这样的实施例中，存储节点BL_in被写入以具有在该写入操作中所需的电压电平。
在一些其他情况下，如果位线BL1被拉到不够低的电压电平，则位线BL1上的电压电平可能无法覆盖锁存在位单元BC11中的存储节点BL_in上的电压电平，使得存储节点BL_in可能返回到高电平。进一步参考图5。图5是示出在写入操作失败的另一示例中的时间和相对信号上的电压电平之间的关系的信号波形图。相对于图4的实施例，图5中的相同元件标注有相同的附图标记以易于理解。在一些情况下，如果时序控制电路160中的感测电路163具有阈值电压Vt2，其中该阈值电压Vt2高于前述实施例中的施密特触发器的低阈值电压Vt1，则在跟踪位线信号BLTK的电压电平低于阈值电压Vt2时，具有阈值电压Vt2的感测电路163开始升高负位线使能信号NBLENB(在节点N2处)。在一些情况下，如果感测电路163(例如感测电路163可以是反相器)的阈值电压值Vt2被配置处于总电压间隙Vd的约50％，则在图5所示的情况下，在图5中的时间TS2处，在跟踪位线信号BLTK低于总电压间隙Vd的50％时，感测电路163开始升高负位线使能信号NBLENB。由于阈值电压Vt2高于低阈值电压Vt1，因此负位线使能信号NBLENB在图5中的时间TS2处升高，该时间TS2早于图4中的时间TS1。
如图5所示，由于负位线使能信号NBLENB被较早拉高，因此延迟的负位线触发信号NBLKd的下降沿FE2也将较早到达，使得下降沿FE2可能在位线BL1的电压电平被完全放电到地电平之前到达。在图5所示的示例中，由于延迟的负位线触发信号NBLKd的下降沿FE2过早到达，因此即使位线BL1在时间TS3之后被下拉，位线BL1上的电压电平也不能低于地电平GND，使得在图5所示的该示例中，对存储节点BL_in和BLB_in的写入操作失败。
换句话说，在一些实施例中，在图3所示的时序控制电路160的感测电路163中利用的施密特触发器以及图4所示的信号波形有利于确保写入操作的成功概率。在一些实施例中，施密特触发器响应于第一节点N1上的电压电平向下越过施密特触发器的低阈值电压值Vt1而升高负位线使能信号NBLENB的电压电平。因此，负位线使能信号NBLENB在适当时序被升高，以触发包括负位线触发信号NBLK和延迟的负位线触发信号NBLKd的信号。因此，延迟的负位线触发信号NBLKd的下降沿FE1在适当时序到达，以(通过耦合电容器144)使位线BL1在地电平GND之下下拉电压差dNBL，如图4所示。
进一步参考图6A。图6A是示出根据一些实施例的包括图1中的存储器器件100的布局的布局图。如图6A所示，图6A示出了根据一些实施例的与存储器器件100中的组件的物理布置相关联的示例性布局配置，这些组件包括例如图3的跟踪字线tWL、跟踪位线tBL、电源开关162、感测电路163和反相器164，以及图1的写入辅助电路140、写入驱动器120和选择电路170。换句话说，图6A示出了以上组件在半导体布局上的空间关系。如图6A所示，存储器器件100的组件围绕存储器阵列CA1布置。如图6A所示，在一些实施例中，跟踪字线tWL可以被设置在存储器阵列CA1的一侧上的主输入/输出区域MIO上，时钟脉冲信号CKP可以由设置在主控制器区域MCNT中的时间控制器(图6A中未示出)提供到跟踪字线tWL。在一些实施例中，电源开关162和感测电路163也设置在主控制器区域MCNT中。在一些实施例中，跟踪位线tBL设置在垂直字线驱动器区域WLDV中。在一些实施例中，反相器164设置在本地控制器区域LCTRL中。在一些实施例中，写入辅助电路140、写入驱动器120和选择电路170设置在存储器阵列CA1的另一侧上的本地输入/输出区域LIO中。在一些实施例中，存储器器件100不限于具有一个存储器阵列CA1。
进一步参考图6B。图6B是示出根据一些实施例的存储器器件200的另一布局的另一布局图。图6B示出了根据一些实施例的与存储器器件200中的组件的物理布置相关联的示例性布局配置，这些组件包括例如图3的跟踪字线tWL和跟踪位线tBL、电源开关262、感测电路263、反相器264、写入辅助电路240a、写入辅助电路240b、写入驱动器220a、写入驱动器220b、以及选择电路270a和270b。为了说明，电源开关262对应于图3的电源开关162，感测电路263对应于图3的电源开关162，反相器264对应于图3的反相器164。用于驱动图6B中的存储器阵列CA1的写入辅助电路240a、写入驱动器220a和选择电路270a对应于图3的写入辅助电路140、写入驱动器120和选择电路170。用于驱动图6B中的另一存储器阵列CA2的写入辅助电路240b、写入驱动器220b和选择电路270b对应于图3的写入辅助电路140、写入驱动器120和选择电路170。换句话说，图6B示出了组件在半导体布局上的空间关系。与图6A中的具有一个存储器阵列CA1的实施例相比，图6B中的存储器器件200具有两个存储器阵列CA1和CA2。如图6B所示，跟踪字线tWL可以设置在存储器阵列CA1的一侧上的主输入/输出区域MIO上，时钟脉冲信号CKP可以由设置在主控制器区域MCNT中的时间控制器(未示出)提供到跟踪字线tWL。在一些实施例中，电源开关262和感测电路263也设置在主控制器区域MCNT中。在一些实施例中，跟踪位线tBL设置在垂直字线驱动器区域WLDV中，该区域位于两个存储器阵列CA1和CA2之间。在一些实施例中，反相器264设置在本地控制器区域LCTRL中。在一些实施例中，存在分别设置在沿着存储器阵列CA1/CA2的顶侧的本地输入/输出区域LIO中的两个写入辅助电路240a/240b、两个写入驱动器220a/220b、以及两个选择电路270a/270b。如图6B所示，负位线触发信号NBLK从中心点向这两个写入辅助电路240a/240b分布，使得负位线触发信号NBLK到写入辅助电路240a/240b的到达时序大致相同。
图6B中的电源开关262和感测电路263、写入辅助电路240a/240b、写入驱动器220a/220b和选择电路270a/270b的内部结构和行为类似于图1至图3中的电源开关162和感测电路163、写入辅助电路140、写入驱动器120和选择电路170，此处不再赘述。
在一些实施例中，以上实施例中的存储器器件能够在适当时序将瞬态负电压电平NVSS提供给连接到位单元的位线或补码位线。瞬态负电压电平NVSS的时序对应于存储器阵列的参数而适应，使得瞬态负电压电平NVSS将在正确的时间到达，以确保即使用于操作存储器阵列的VDD被设置为相对低的值，写入操作也可以成功。通过在适当时序提供的瞬态负电压电平NVSS，存储器器件可以进一步减小VDD的电平以在存储器阵列上实现较低泄漏电流，使得在这种情况下可以减小存储器器件的功耗。
在一些实施例中，一种电路包括跟踪字线、电源开关、跟踪位线、感测电路。电源开关耦合在跟踪字线和第一节点之间。电源开关被配置为响应于通过跟踪字线发送到电源开关的时钟脉冲信号而使第一节点上的电压电平放电。跟踪位线耦合在第一节点和存储器阵列中的多个跟踪单元之间。感测电路耦合在第一节点和第二节点之间。感测电路被配置为响应于第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号。
在一些实施例中，该电路还包括反相器。反相器与感测电路相耦合，用于将负位线使能信号转换为负位线触发信号。负位线触发信号被发送到写入辅助电路。写入辅助电路由负位线触发信号触发而将位线电压或补码位线电压下拉至瞬态负电压电平。
在一些实施例中，感测电路包括施密特触发器。感测电路的阈值电压值是施密特触发器的低阈值电压值。施密特触发器响应于第一节点上的电压电平向下越过施密特触发器的低阈值电压值而生成负位线使能信号。
在一些实施例中，跟踪字线包括串联连接的第一线段、第二线段和第三线段。第一线段和第三线段彼此平行。第一线段的长度基本上等于存储器阵列的宽度的一半。第三线段的长度基本上等于存储器阵列的宽度的一半。
在一些实施例中，与跟踪位线相耦合的跟踪单元的数量基本上等于存储器阵列中的单元行的数量。
在一些实施例中，电源开关包括第一导电类型的第一晶体管以及第二导电类型的多个第二晶体管，第一晶体管和第二晶体管的栅极端子一起耦合到跟踪字线。
在一些实施例中，电源开关中的第二晶体管的数量基本上等于位于从存储器阵列中的位单元到接地端子的放电路径上的晶体管的数量。
在一些实施例中，一种器件包括写入驱动器、写入辅助电路和时序控制电路。写入驱动器被配置为向存储器阵列提供位线电压和补码位线电压。写入辅助电路与写入驱动器相耦合。写入辅助电路被配置为响应于负位线触发信号而将位线或补码位线上的一个电压电平下拉至瞬态负电压电平。时序控制电路与写入辅助电路相耦合。时序控制电路包括与存储器阵列中的字线上的第一延迟有关的跟踪字线，以及与存储器阵列中的位线上的第二延迟有关的跟踪位线。时序控制电路被配置为参考第一延迟和第二延迟，响应于时钟脉冲信号而生成负位线触发信号。
在一些实施例中，写入辅助电路包括晶体管开关、延迟单元和电容器。晶体管开关耦合在接地端子和至写入驱动器的输出节点之间。电容器耦合在延迟单元和输出节点之间。电容器被配置为响应于负位线触发信号的下降沿而将输出节点的电压电平耦合至瞬态负电压电平。
在一些实施例中，时序控制电路还包括电源开关和感测电路。电源开关耦合在跟踪字线和第一节点之间。电源开关被配置为响应于通过跟踪字线发送到电源开关的时钟脉冲信号而使第一节点上的电压电平放电。感测电路耦合在第一节点和第二节点之间。感测电路被配置为响应于第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号。
在一些实施例中，跟踪位线耦合在第一节点与存储器阵列中的多个跟踪单元之间。与跟踪位线相耦合的跟踪单元的数量基本上等于存储器阵列中的单元行的数量。
在一些实施例中，跟踪字线包括串联连接的第一线段、第二线段和第三线段。第一线段和第三线段彼此平行。第一线段的长度基本上等于存储器阵列的宽度的一半。第三线段的长度基本上等于存储器阵列的宽度的一半。
在一些实施例中，时序控制电路还包括与感测电路相耦合的反相器，用于将负位线使能信号转换为负位线触发信号。
在一些实施例中，感测电路包括施密特触发器。感测电路的阈值电压值是施密特触发器的低阈值电压值。施密特触发器响应于第一节点上的电压电平向下越过施密特触发器的低阈值电压值而生成负位线使能信号。
在一些实施例中，电源开关包括第一导电类型的第一晶体管以及第二导电类型的多个第二晶体管。第一晶体管和第二晶体管的栅极端子一起耦合到跟踪字线。
在一些实施例中，电源开关中的第二晶体管的数量基本上等于位于从存储器阵列中的位单元到接地端子的放电路径上的晶体管的数量。
在一些实施例中，一种方法包括以下步骤：通过跟踪字线发送时钟脉冲信号；响应于时钟脉冲信号而使第一节点上的电压电平放电，该第一节点耦合到跟踪位线；响应于第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号；以及根据负位线使能信号生成负位线触发信号。
在一些实施例中，该方法进一步包括以下步骤：响应于负位线触发信号的下降沿而将位线电压或补码位线电压下拉至瞬态负电压电平。
在一些实施例中，跟踪位线耦合在第一节点与存储器阵列中的多个跟踪单元之间。
在一些实施例中，跟踪字线包括串联连接的第一线段、第二线段和第三线段。第一线段和第三线段彼此平行。第一线段的长度基本上等于存储器阵列的宽度的一半。第三线段的长度基本上等于存储器阵列的宽度的一半。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种电路，包括：跟踪字线；电源开关，耦合在所述跟踪字线和第一节点之间，所述电源开关被配置为响应于通过所述跟踪字线发送到所述电源开关的时钟脉冲信号而使所述第一节点上的电压电平放电；跟踪位线，耦合在所述第一节点和存储器阵列中的多个跟踪单元之间；以及感测电路，耦合在所述第一节点和第二节点之间，所述感测电路被配置为响应于所述第一节点上的电压电平低于所述感测电路的阈值电压值而生成负位线使能信号。
示例2是示例1所述的电路，还包括：反相器，与所述感测电路相耦合，用于将所述负位线使能信号转换为负位线触发信号，其中，所述负位线触发信号被发送到写入辅助电路，所述写入辅助电路由所述负位线触发信号触发而将位线电压或补码位线电压下拉至瞬态负电压电平。
示例3是示例1所述的电路，其中，所述感测电路包括施密特触发器，所述感测电路的阈值电压值是所述施密特触发器的低阈值电压值，所述施密特触发器响应于所述第一节点上的电压电平向下越过所述施密特触发器的低阈值电压值而生成所述负位线使能信号。
示例4是示例1所述的电路，其中，所述跟踪字线包括串联连接的第一线段、第二线段和第三线段，所述第一线段和所述第三线段彼此平行，所述第一线段的长度基本上等于所述存储器阵列的宽度的一半，并且所述第三线段的长度基本上等于所述存储器阵列的宽度的一半。
示例5是示例1所述的电路，其中，与所述跟踪位线相耦合的所述跟踪单元的数量基本上等于所述存储器阵列中的单元行的数量。
示例6是示例1所述的电路，其中，所述电源开关包括第一导电类型的第一晶体管以及第二导电类型的多个第二晶体管，所述第一晶体管和所述第二晶体管的栅极端子一起耦合到所述跟踪字线。
示例7是示例6所述的电路，其中，所述电源开关中的所述第二晶体管的数量基本上等于位于从所述存储器阵列中的位单元到接地端子的放电路径上的晶体管的数量。
示例8是一种半导体器件，包括：写入驱动器，被配置为向存储器阵列提供位线电压和补码位线电压；写入辅助电路，与所述写入驱动器相耦合，所述写入辅助电路被配置为响应于负位线触发信号而将位线或补码位线上的一个电压电平下拉至瞬态负电压电平；以及时序控制电路，与所述写入辅助电路相耦合，其中，所述时序控制电路包括与所述存储器阵列中的字线上的第一延迟有关的跟踪字线以及与所述存储器阵列中的位线上的第二延迟有关的跟踪位线，所述时序控制电路被配置为参考所述第一延迟和所述第二延迟，响应于时钟脉冲信号而生成所述负位线触发信号。
示例9是示例8所述的器件，其中，所述写入辅助电路包括：晶体管开关，耦合在接地端子和至所述写入驱动器的输出节点之间；延迟单元；以及电容器，耦合在所述延迟单元和所述输出节点之间，所述电容器被配置为响应于所述负位线触发信号的下降沿而将所述输出节点的电压电平耦合至瞬态负电压电平。
示例10是示例8所述的器件，其中，所述时序控制电路还包括：电源开关，耦合在所述跟踪字线和第一节点之间，所述电源开关被配置为响应于通过所述跟踪字线发送到所述电源开关的时钟脉冲信号而使所述第一节点上的电压电平放电；以及感测电路，耦合在所述第一节点和第二节点之间，所述感测电路被配置为响应于所述第一节点上的电压电平低于所述感测电路的阈值电压值而生成负位线使能信号。
示例11是示例10所述的器件，其中，所述跟踪位线耦合在所述第一节点与所述存储器阵列中的多个跟踪单元之间，与所述跟踪位线相耦合的所述跟踪单元的数量基本上等于所述存储器阵列中的单元行的数量。
示例12是示例10所述的器件，其中，所述跟踪字线包括串联连接的第一线段、第二线段和第三线段，所述第一线段和所述第三线段彼此平行，所述第一线段的长度基本上等于所述存储器阵列的宽度的一半，并且所述第三线段的长度基本上等于所述存储器阵列的宽度的一半。
示例13是示例10所述的器件，其中，所述时序控制电路还包括：反相器，与所述感测电路相耦合，用于将所述负位线使能信号转换为所述负位线触发信号。
示例14是示例10所述的器件，其中，所述感测电路包括施密特触发器，所述感测电路的所述阈值电压值是所述施密特触发器的低阈值电压值，所述施密特触发器响应于所述第一节点上的电压电平向下越过所述施密特触发器的所述低阈值电压值而生成所述负位线使能信号。
示例15是示例10所述的器件，其中，所述电源开关包括第一导电类型的第一晶体管以及第二导电类型的多个第二晶体管，所述第一晶体管和所述第二晶体管的栅极端子一起耦合到所述跟踪字线。
示例16是示例15所述的器件，其中，所述电源开关中的所述第二晶体管的数量基本上等于位于从所述存储器阵列中的位单元到接地端子的放电路径上的晶体管的数量。
示例17是一种用于形成半导体器件的方法，包括：通过跟踪字线发送时钟脉冲信号；响应于所述时钟脉冲信号而使第一节点上的电压电平放电，所述第一节点耦合到跟踪位线；响应于所述第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号；以及根据所述负位线使能信号生成负位线触发信号。
示例18是示例17所述的方法，还包括：响应于所述负位线触发信号的下降沿而将位线电压或补码位线电压下拉至瞬态负电压电平。
示例19是示例17所述的方法，其中，所述跟踪位线耦合在所述第一节点与存储器阵列中的多个跟踪单元之间。
示例20是示例17所述的方法，其中，所述跟踪字线包括串联连接的第一线段、第二线段和第三线段，所述第一线段和所述第三线段彼此平行，所述第一线段的长度基本上等于存储器阵列的宽度的一半，并且所述第三线段的长度基本上等于所述存储器阵列的宽度的一半。

Claims (10)

1.一种电路，包括：
跟踪字线；
电源开关，耦合在所述跟踪字线和第一节点之间，所述电源开关被配置为响应于通过所述跟踪字线发送到所述电源开关的时钟脉冲信号而使所述第一节点上的电压电平放电；
跟踪位线，耦合在所述第一节点和存储器阵列中的多个跟踪单元之间；以及
感测电路，耦合在所述第一节点和第二节点之间，所述感测电路被配置为响应于所述第一节点上的电压电平低于所述感测电路的阈值电压值而生成负位线使能信号。
2.根据权利要求1所述的电路，还包括：
反相器，与所述感测电路相耦合，用于将所述负位线使能信号转换为负位线触发信号，其中，所述负位线触发信号被发送到写入辅助电路，所述写入辅助电路由所述负位线触发信号触发而将位线电压或补码位线电压下拉至瞬态负电压电平。
3.根据权利要求1所述的电路，其中，所述感测电路包括施密特触发器，所述感测电路的阈值电压值是所述施密特触发器的低阈值电压值，所述施密特触发器响应于所述第一节点上的电压电平向下越过所述施密特触发器的低阈值电压值而生成所述负位线使能信号。
4.根据权利要求1所述的电路，其中，所述跟踪字线包括串联连接的第一线段、第二线段和第三线段，所述第一线段和所述第三线段彼此平行，所述第一线段的长度基本上等于所述存储器阵列的宽度的一半，并且所述第三线段的长度基本上等于所述存储器阵列的宽度的一半。
5.根据权利要求1所述的电路，其中，与所述跟踪位线相耦合的所述跟踪单元的数量基本上等于所述存储器阵列中的单元行的数量。
6.根据权利要求1所述的电路，其中，所述电源开关包括第一导电类型的第一晶体管以及第二导电类型的多个第二晶体管，所述第一晶体管和所述第二晶体管的栅极端子一起耦合到所述跟踪字线。
7.根据权利要求6所述的电路，其中，所述电源开关中的所述第二晶体管的数量基本上等于位于从所述存储器阵列中的位单元到接地端子的放电路径上的晶体管的数量。
8.一种半导体器件，包括：
写入驱动器，被配置为向存储器阵列提供位线电压和补码位线电压；
写入辅助电路，与所述写入驱动器相耦合，所述写入辅助电路被配置为响应于负位线触发信号而将位线或补码位线上的一个电压电平下拉至瞬态负电压电平；以及
时序控制电路，与所述写入辅助电路相耦合，其中，所述时序控制电路包括与所述存储器阵列中的字线上的第一延迟有关的跟踪字线以及与所述存储器阵列中的位线上的第二延迟有关的跟踪位线，所述时序控制电路被配置为参考所述第一延迟和所述第二延迟，响应于时钟脉冲信号而生成所述负位线触发信号。
9.根据权利要求8所述的器件，其中，所述写入辅助电路包括：
晶体管开关，耦合在接地端子和至所述写入驱动器的输出节点之间；
延迟单元；以及
电容器，耦合在所述延迟单元和所述输出节点之间，所述电容器被配置为响应于所述负位线触发信号的下降沿而将所述输出节点的电压电平耦合至瞬态负电压电平。
10.一种用于形成半导体器件的方法，包括：
通过跟踪字线发送时钟脉冲信号；
响应于所述时钟脉冲信号而使第一节点上的电压电平放电，所述第一节点耦合到跟踪位线；
响应于所述第一节点上的电压电平低于感测电路的阈值电压值而生成负位线使能信号；以及
根据所述负位线使能信号生成负位线触发信号。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116486870A (zh) * 2023-06-21 2023-07-25 苏州宽温电子科技有限公司 写辅助电路、静态随机存取存储器及其操作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113760173A (zh) * 2020-06-05 2021-12-07 长鑫存储技术(上海)有限公司 读写转换电路以及存储器
US11727972B2 (en) * 2021-08-27 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM with tracking circuitry for reducing active power

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI421880B (zh) * 2010-03-25 2014-01-01 Faraday Tech Corp 靜態隨機記憶體寫入系統與相關裝置
US8665658B2 (en) * 2011-12-07 2014-03-04 Taiwan Semiconductor Manufacturing Co., Ltd. Tracking cell and method for semiconductor memories
US9324392B1 (en) * 2014-10-23 2016-04-26 Arm Limited Memory device and method of performing a write operation in a memory device
CN104882158B (zh) 2015-05-25 2017-10-31 清华大学 一种可编程静态随机存储器同步时钟控制模块电路
US9455028B1 (en) * 2015-09-22 2016-09-27 Qualcomm Incorporated Adaptive negative bit line write assist
TWI571871B (zh) 2015-10-19 2017-02-21 円星科技股份有限公司 記憶體資料之寫入追蹤裝置與方法
US9865334B2 (en) * 2016-02-19 2018-01-09 Synopsys, Inc. Efficient bitline driven one-sided power collapse write-assist design for SRAMs
US10734066B2 (en) * 2017-07-28 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory with write assist circuit
US10269416B1 (en) * 2017-10-20 2019-04-23 Arm Limited Dummy wordline tracking circuitry
US10283191B1 (en) * 2018-03-09 2019-05-07 Stmicroelectronics International N.V. Method and circuit for adaptive read-write operation in self-timed memory
US10497414B1 (en) * 2018-06-08 2019-12-03 Arm Limited Circuitry for tracking bias voltage behavior
US10580479B2 (en) * 2018-06-26 2020-03-03 Mediatek Singapore Pte. Ltd. Self-time scheme for optimizing performance and power in dual rail power supplies memories
US11373702B2 (en) 2018-10-31 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Boost schemes for write assist
US10878866B2 (en) * 2019-03-14 2020-12-29 Kabushiki Kaisha Toshiba Semiconductor storage device
US10839865B1 (en) * 2019-04-29 2020-11-17 Arm Limited Self-timed memory with adaptive voltage scaling
US10943670B1 (en) * 2019-08-29 2021-03-09 Arm Limited Dummy wordline design techniques
US11017848B2 (en) * 2019-10-22 2021-05-25 Samsung Electronics Co., Ltd. Static random-access memory (SRAM) system with delay tuning and control and a method thereof
US11468945B2 (en) * 2020-10-15 2022-10-11 Arm Limited 3D storage architecture with tier-specific controls

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116486870A (zh) * 2023-06-21 2023-07-25 苏州宽温电子科技有限公司 写辅助电路、静态随机存取存储器及其操作方法
CN116486870B (zh) * 2023-06-21 2023-09-01 苏州宽温电子科技有限公司 写辅助电路、静态随机存取存储器及其操作方法

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