TWI421880B - 靜態隨機記憶體寫入系統與相關裝置 - Google Patents

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Description

靜態隨機記憶體寫入系統與相關裝置
本發明係有關一種寫入系統與相關裝置，尤指一種可根據倣真寫入位元線的電位改變來控制各常規寫入位元線的負脈衝電壓導入時機以增進靜態隨機記憶體寫入正確性並提昇寫入速度、加速位元線回復(bit-line recovery)並縮短記憶體操作週期(cycle)、提高操作頻率的靜態隨機記憶體寫入系統與相關裝置。
半導體記憶體是現代電子系統中不可或缺的構築方塊。一般來說，記憶體中設有許多個記憶單元，這些記憶單元排列成矩陣，同一列(row)的記憶單元耦接於同一字元線，同一行的記憶單元則耦接於同一位元線(或是一對/一組互為差動的兩位元線)。為了存取各記憶單元中的資料，每一(組)位元線會分別經由一(組)對應的寫入位元線耦接至一對應的寫入電路，亦經由一(組)對應的讀取位元線耦接至一對應的讀取電路。字元線上的訊號電位則可控制記憶單元中的通道閘(pass gate)機制。當一記憶單元所對應的字元線導通該記憶單元的通道閘機制時，其所對應的寫入電路就可經由寫入位元線控制該記憶單元所對應的位元線以將資料寫入至該記憶單元；或者，該記憶單元可依據其所儲存的資料來控制對應的位元線及讀取位元線，使讀取電路可讀取該記憶單元儲存的資料。
在一般的記憶單元中，其通道閘機制是用一(對)通道閘電晶體來實現。不過，隨著半導體先進製程的演進與低工作電壓的需求，此通道閘電晶體已經越來越難同時滿足讀取與寫入間互相衝突的需求。
以靜態隨機記憶體為例，基本的6電晶體(6T)記憶單元主要由一對反相器配合一對通道閘電晶體形成，各反相器的輸入端連接到另一反相器的輸出端形成一正回授的拴鎖電路，兩反相器的輸出端可視為兩個互為差動的資料節點，分別反映記憶單元儲存的位元資料及反相的位元資料。各資料節點分別經由一通道閘電晶體耦接至一對位元線的其中之一。
當要讀取一記憶單元中的資料時，對應該記憶單元的一對位元線會先被預充電至一邏輯1的高電位；當兩通道閘電晶體皆導通後，輸入端連接至邏輯1資料節點的反相器會經由邏輯0資料節點的通道閘電晶體而嘗試將對應的位元線放電至邏輯0的低電位。不過，在放電初始時，該通道閘電晶體與該反相器中的電晶體會等效地在邏輯0資料節點上進行高電位與低電位間的分壓。在此情形下，若通道閘電晶體的導通電阻較低，邏輯0資料節點的電位就會偏向高電位。一旦此資料節點的電位過高(超過拴鎖電路分辨邏輯0與邏輯1的臨界電位)，就會使該記憶單元儲存的資料被錯誤地反轉(flip)。為了避免此種讀取干擾，通道閘電晶體應該是一個導通能力較低、導通電阻較高的電晶體。
相反地，當要寫入資料至一記憶單元時，該記憶單元對應的一對位元線會預先被分別充放電至高電位與低電位，等通道閘電晶體導通後，兩位元線就會經由各自對應的通道閘電晶體分別對兩資料節點充放電。此時，通道閘電晶體的導通電阻應該越低越好，以使資料節點的電位能快速地被充放至對應位元線的電位。
由上面的描述可知，通道閘電晶體面對的是讀取與寫入互相矛盾的需求，尤其是在使用先進製程的低工作電壓記憶體中，其衝突已經越來越明顯。針對這種性能需求上的衝突，一種解決方案是在記憶單元中採用導通能力較低的弱通道閘電晶體以滿足讀取需求，而在進行資料寫入時，則是在將邏輯0位元線的電位放電至低電位時在此位元線上導入暫態的負脈衝電壓(transient negative pulse)，以此來增強通道閘電晶體的導通程度，降低其導通電阻，使寫入需求也能被兼顧。
不過，這種解決方案需要精確地控制暫態負脈衝電壓導入的時機。要順利實現此解決方案，應該要等邏輯0位元線的電位被完全放電至低電位後才將暫態負脈衝電壓耦合至此位元線，使此位元線的電位能更進一步降低至邏輯0低電位以下。若在此位元線的電位還沒完全放電至低電位時就將負脈衝電壓耦合至此位元線，則此負脈衝電壓將無法有效地反轉(flip)該記憶單元儲存的資料。由於製程、工作電壓及/或溫度的漂移與異動都會影響位元線充放電的時間，連帶地，導入負脈衝電壓的時間點也變得難以正確掌控。
因此，本發明提出一種基於倣真位元線的暫態負脈衝電壓解決方案，以根據倣真位元線的電位變化來控制負脈衝電壓導入的時機，使負脈衝電壓導入的時間點能適應性地隨製程/工作電壓/溫度的漂移與變異而自動調整。此外，本發明更進一步在資料寫入後，利用負脈衝電壓供應電路及倣真位元線來加速位元線回復(bit-line recovery)的速度，因而縮短記憶體的寫入週期，使寫入能進行地更緊湊，加快記憶體的操作頻率。
本發明的技術可實現於一記憶體的寫入系統。在本發明的一實施例中，本發明寫入系統中設有一倣真寫入電路，一負脈衝電壓控制電路、一常規傳輸電路、一倣真傳輸電路及至少一常規寫入電路。其中，每一常規寫入電路對應於一對常規寫入位元線，每一對常規寫入位元線經由對應的一對位元線耦接至同一行的記憶單元，這些記憶單元會實際用來儲存資料。每一常規寫入電路中包括有一選擇電路、一預充電電路、一寫入驅動電路與一負脈衝電壓供應電路。記憶體的字元線時序控制機制則會根據一時脈提供一字元線時序訊號與一寫入控制訊號。字元線時序訊號用來控制寫入流程的開始與結束，寫入控制訊號則用來控制各相關電路的運作時序。耦接至各常規寫入電路的常規傳輸電路即用來將寫入控制訊號傳輸至各常規寫入電路；同樣耦接至各常規寫入電路的倣真傳輸電路則用來將一負脈衝電壓控制訊號傳輸至各常規寫入電路中的負脈衝電壓供應電路以控制負脈衝電壓的耦合時序。
在各常規寫入電路中，選擇電路耦接於預充電電路與寫入驅動電路；為了將負脈衝電壓耦合至對應的常規寫入位元線上，各寫入驅動電路具有一偏壓端。在進行寫入時，選擇電路接收一寫入資料，以使寫入驅動電路得以依據寫入資料而由對應的一對常規寫入位元線中選出其中一個常規寫入位元線，並根據常規傳輸電路傳來的寫入控制訊號的電位選擇是否將選出的常規寫入位元線導通至偏壓端的電位以驅動其電位改變。預充電電路則具有一對控制端，其可根據控制端的電位而將對應常規寫入位元線導通至一第二工作電壓(如電源工作電壓)以驅動常規寫入位元線的電位改變。預充電電路與寫入驅動電路是依據寫入控制訊號來互補地驅動常規寫入位元線；譬如說，預充電電路中可設有一對p通道金氧半電晶體，其源極耦接於電源工作電壓，汲極分別耦接至一常規寫入位元線，而兩電晶體的閘極就成為一對控制端。對應地，寫入驅動電路中則設有一對n通道金氧半電晶體，每一n通道金氧半電晶體的汲極分別耦接一對應的常規寫入位元線，兩n通道金氧半電晶體的閘極則成為一對控制端，而兩源極則耦接在一起作為偏壓端。選擇電路即耦接於預充電電路與寫入驅動電路的控制端，以控制寫入驅動電路選擇要驅動的常規寫入位元線；而負脈衝電壓供應電路則耦接於寫入驅動電路的偏壓端，以根據倣真傳輸電路傳來的負脈衝電壓控制訊號的電位而切換使此偏壓端導通至另一工作電壓(譬如說是一地端工作電壓)與一負脈衝電壓的其中之一；此負脈衝電壓與工作電壓相異。在本發明中，常規傳輸電路傳輸寫入控制訊號的訊號路徑負載與倣真傳輸電路傳輸負脈衝電壓控制訊號的訊號路徑負載相互匹配，以使負脈衝電壓控制訊號傳輸至各常規寫入電路的傳播延遲得以追蹤(tracking)寫入控制訊號傳輸至各常規寫入電路的傳播延遲。
另一方面，類似於常規寫入電路，倣真寫入電路亦對應於至少一倣真寫入位元線，同樣具有倣真預充電電路與倣真寫入驅動電路，以驅動倣真寫入位元線的電位改變。倣真寫入位元線亦經由對應的倣真位元線而耦接至同一行的倣真記憶單元。倣真記憶單元/倣真位元線/倣真寫入位元線的電路結構與布局是常規寫入電路下各記憶單元/位元線/常規寫入位元線的複製(replica)，而倣真預充電電路/倣真寫入驅動電路也分別匹配於常規寫入電路中的預充電電路/寫入驅動電路，使倣真寫入位元線上的電位改變響應(速度)和常規寫入位元線上的電位改變響應(速度)相互匹配而相同。不過，倣真記憶單元不必用來儲存實際的資料。倣真預充電電路受控於字元線時序訊號，以根據字元線時序訊號選擇是否將倣真寫入位元線導通至電源工作電壓以驅動其電位改變。倣真寫入驅動電路則與各常規寫入電路中的寫入驅動電路一樣具有偏壓端，並受控於寫入控制訊號。而本發明的負脈衝電壓控制電路即是根據倣真寫入位元線的電位改變來提供前述的負脈衝電壓控制訊號。
當本發明記憶體在進行寫入時，寫入控制訊號會使倣真寫入電路開始將倣真寫入位元線由高電位放電至低電位，等效上就是在模擬常規寫入位元線的電位轉變響應。當倣真寫入位元線完成電位改變，負脈衝電壓控制電路就可據此而在負脈衝電壓控制訊號中以對應的電位轉變來反映負脈衝電壓導入的時機。寫入控制訊號與負脈衝電壓控制訊號會分別經由常規傳輸電路與倣真傳輸電路傳輸至每一常規寫入電路中的寫入驅動電路與負脈衝電壓供應電路。也就是說，從倣真寫入位元線開始電位改變到導入負脈衝電壓間的時間差會經由寫入控制訊號/常規傳輸電路與負脈衝電壓控制訊號/倣真傳輸電路的運作而逐一複製到每一個常規寫入電路中，使每一個常規寫入電路都能等到其對應的常規寫入位元線完成電位改變後才導入負脈衝電壓，從而優化負脈衝電壓導入的時機。
換句話說，本發明即是根據倣真寫入位元線的電位改變來控制負脈衝電壓導入至各常規寫入位元線的時機；即使常規寫入位元線上充放電的響應隨製程/工作電壓/溫度而有所變異而使其電位改變的時序漂移，負脈衝電壓導入的時間點還是能適應性地跟隨常規寫入位元線的電位改變，有效發揮負脈衝電壓應有的功能。
在本發明的各個常規寫入電路中，各負脈衝電壓供應電路內可設有一電容、一第一切換電路與一第二切換電路。此電容具有一第一端與一第二端，第一切換電路即耦接於第一端，以根據負脈衝電壓控制訊號的電位控制第一端的電位。第二切換電路則耦接於寫入驅動電路的偏壓端與電容之第二端，以根據負脈衝電壓控制訊號而選擇是否要將寫入驅動電路的偏壓端導通至地端工作電壓。當第二切換電路將偏壓端導通至低位準的地端工作電壓時，第一切換電路則將電容之第一端維持於電源工作電壓的高電位，以在電容的第一端與第二端間充入電荷，使第一端與第二端間有一個正電壓差。在負脈衝電壓控制訊號的控制下，當第二切換電路停止將偏壓端導通至地端工作電壓時，第一切換電路反而會將電容之第一端切換至地端工作電壓的低電位；此時，由於第一端與第二端間因電荷累積形成的正電壓差，電容的第二端就可向寫入驅動電路的偏壓端提供一個低於地端工作電壓的負脈衝電壓。
在本發明的另一實施例中，各常規寫入電路中的負脈衝電壓供應電路另包含有一延遲電路，耦接於第二切換電路，用來延遲負脈衝電壓控制訊號的電位改變，使第二切換電路得以根據延遲後的負脈衝電壓控制訊號而選擇是否將偏壓端導通至地端工作電壓。更明確地說，在資料寫入之後，位元線開始回復時，此延遲電路會延遲第二切換電路的運作時序；當第一切換電路重新將電容的第一端切換至高電位時，第二切換電路會在一延遲時段之後才重新將第二端導通至低電位。在此延遲時段之中，第一端的高電位與電容中由電荷累積形成的電壓差會提供一個正脈衝電壓經由寫入驅動電路而耦合至常規寫入位元線，來加速常規寫入位元線的位元線回復(bit-line recovery)。
在本發明的又一實施例中，各常規寫入電路的選擇電路則另行與寫入驅動電路的偏壓端耦接在一起，使選擇電路也能根據寫入控制訊號電位而選擇是否將偏壓端導通至預充電電路的控制端。當寫入控制訊號使寫入驅動電路停止驅動而使預充電電路開始驅動常規寫入位元線時，選擇電路會進一步將控制端導通至偏壓端，使負脈衝電壓供應電路向偏壓端提供的負脈衝電壓同樣也能導通至控制端。在此情形下，預充電電路的導通程度會被增強，提高其驅動力，同樣也能加速常規寫入位元線的位元線回復(bit-line recovery)。
在本發明的再一實施例中，本發明寫入系統另設有一倣真負脈衝電壓供應電路與一寫入結束控制電路。倣真負脈衝電壓供應電路可以是常規寫入電路中各負脈衝電壓供應電路的複製。類似於常規寫入電路中負脈衝電壓供應電路的運作情形，倣真負脈衝電壓供應電路耦接於倣真寫入驅動電路的偏壓端，以根據倣真寫入位元線的電位而切換使倣真寫入驅動電路的偏壓端導通至工作電壓(像是地端工作電壓)與一倣真負脈衝電壓中的其中一個；其中，工作電壓與倣真負脈衝電壓相異。倣真負脈衝電壓供應電路可在倣真寫入位元線上複製常規寫入電路中負脈衝電壓供應電路為常規寫入位元線提供負脈衝電壓的運作，使倣真寫入位元線上的電位改變情形更趨近於常規寫入位元線上的電位改變情形。
在倣真位元線上的各個倣真記憶單元中，本發明可使用一個倣真記憶單元來當作指標記憶單元；此一倣真記憶單元可根據倣真寫入位元線的電位儲存一對應的倣真資料，而寫入結束控制電路就可根據倣真資料產生一結束訊號，使字元線時序訊號/寫入控制訊號得以根據結束訊號的電位改變而改變電位，並以此電位改變來結束寫入流程。也就是說，當寫入流程開始以寫入控制訊號控制各常規寫入電路將資料寫入至常規記憶單元時，倣真寫入電路也會在寫入控制訊號的控制下將一倣真資料經由倣真寫入位元線而寫入至作為指標記憶單元的倣真記憶單元。當指標記憶單元中原本的初始資料轉變(被寫)為倣真資料時，代表倣真寫入位元線上的寫入流程已經順利完成，而本發明就可以根據此情形來結束寫入流程：寫入結束控制電路會在結束訊號中反映此一情形，並促使寫入流程盡早結束。這樣一來，就能有效縮短寫入流程所需的時間，縮減記憶體的操作週期，加速記憶體的操作頻率。
為了使　貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明的詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。
請參考第1圖，其所示意的是本發明記憶體一實施例10a的電路示意圖。在此實施例中，記憶體10a可以是一靜態隨機記憶體，其具有複數個排列為矩陣的記憶單元；以第m列上共同耦接於字元線WL(m)的記憶單元來說，其包括了第0行的記憶單元ce(m,0)、第1行的記憶單元ce(m,1)等至第n行的記憶單元ce(m,n)。如第1圖的實施例所示，記憶單元ce(m,n)中是由p通道金氧半電晶體Pa、Pb與n通道金氧半晶體Na、Nb形成一對反相器，運作於工作電壓V(電源工作電壓)與G(地端工作電壓)之間；其中，電晶體Pa/Na形成的反相器以節點db作為其輸入端，以節點da作為輸出端；而電晶體Pb/Nb形成的反相器的輸入端/輸出端則交錯耦接於節點da/db。n通道金氧半電晶體ga、gb即為通道閘電晶體，兩電晶體的汲極/源極分別耦接於節點da/da1與節點db/db1，閘極則同樣耦接至字元線WL(m)。節點da1/db1分別耦接於一對位元線BL(n)/BLB(n)。節點da/db為兩資料節點，分別反映記憶單元ce(m,n)所儲存的資料及該資料的反相。耦接於上述各位元線BL(0)/BLB(0)、BL(1)/BLB(1)乃至於BL(n)/BLB(n)的各個記憶單元會實際用來儲存資料，形成記憶體10a的記憶空間，故這些位元線可視為記憶體10a的常規位元線。
如前面討論過的，當要讀取記憶單元ce(m,n)中的資料時，位元線BL(n)/BLB(n)均會先被預充電至一邏輯1的高電位；當字元線WL(m)使通道閘電晶體ga與gb皆導通後，若記憶單元ce(m,n)中儲存的位元資料為邏輯1，由於電晶體Pb/Nb形成的反相器在節點da的輸入端為邏輯1資料節點，故此反相器會經由邏輯0資料節點db的通道閘電晶體gb而嘗試將位元線BLB(n)放電至邏輯0的低電位，使記憶體中的讀取機制(未繪出)得以判斷記憶單元ce(m,n)中儲存的位元資料。不過，在放電初始時，通道閘電晶體gb的汲極/源極導通電阻與電晶體Nb的汲極/源極導通電阻會等效地在邏輯0資料節點db上進行高電位(位元線BLB(n))與低電位(工作電壓G)間的分壓。在此情形下，若通道閘電晶體gb的導通電阻較低，邏輯0資料節點db的電位就會偏向高電位，一旦此資料節點的電位過高(超過拴鎖電路分辨邏輯0與邏輯1的臨界電位)，就會被當作是邏輯1而使記憶單元ce(m,n)儲存的資料被錯誤地反轉(flip)。為了避免此種情形，通道閘電晶體ga與gb應該是一個導通能力較低、導通電阻較高的電晶體。相對地，在進行寫入時，通道閘電晶體ga與gb則是導通能力愈高愈好。而本發明即是要以負脈衝電壓技術來解決此種讀取與寫入間的需求矛盾。
為了將資料有效及迅速地寫入至各對常規位元線的各個記憶單元中，也為了實現本發明的負脈衝電壓技術，本發明記憶體10a中設有一寫入系統12a；在第1圖的實施例中，本發明寫入系統12a中設有一倣真寫入電路DD，一負脈衝電壓控制電路Tr、一常規傳輸電路Ts、一倣真傳輸電路Ts1及各個常規寫入電路WDa(0)、WDa(1)等至WDa(n)。每一對(常規)位元線BL(0)/BLB(0)、BL(1)/BLB(1)乃至於BL(n)/BLB(n)會分別經由一對對應的常規寫入位元線WBL(0)/WBLB(0)、WBL(1)/WBLB(1)至WBL(n)/WBLB(n)而耦接至一對應的常規寫入電路WDa(0)、WDa(1)至WDa(n)，使常規寫入電路WDa(0)、WDa(1)至WDa(n)能將對應的位元資料Di(0)、Di(1)至Di(n)寫入至各常規位元線上的記憶單元。這些常規寫入電路WDa(0)至WDa(n)具有相同的電路結構與運作原理，以下即以第n個常規寫入電路WDa(n)為例來說明。
在第1圖中，記憶體10a的字元線時序控制機制(未圖示)會根據一時脈CK(未圖示)提供一字元線時序訊號WLE與一同步的寫入控制訊號RT。字元線時序訊號WLE用來控制寫入流程的開始與結束，寫入控制訊號RT則控制各相關電路的運作時序。耦接至各常規寫入電路WDa(0)、WDa(1)至WDa(n)的常規傳輸電路Ts即用來將寫入控制訊號RT傳輸至各常規寫入電路WDa(0)、WDa(1)至WDa(n)；同樣耦接至各常規寫入電路的倣真傳輸電路Ts1則用來將一負脈衝電壓控制訊號NEGY傳輸至各常規寫入電路WDa(0)、WDa(1)至WDa(n)中以控制負脈衝電壓的耦合時機。如第1圖所示，常規傳輸電路Ts中可包括有一緩衝器bs，以將寫入控制訊號RT傳輸為寫入控制訊號RTI；倣真傳輸電路Ts1中則以一緩衝器bs1來將負脈衝電壓控制電路Tr輸出的訊號傳輸為負脈衝電壓控制訊號NEGY。為了表示常規傳輸電路Ts/倣真傳輸電路Ts1的運作，傳輸到第n個常規寫入電路WDa(n)的寫入控制訊號RTI與負脈衝電壓控制訊號NEGY分別另行標示為RTI(n)與NEGY(n)；譬如說，常規傳輸電路Ts/倣真傳輸電路Ts1會分別將寫入控制訊號RTI/負脈衝電壓控制訊號NEGY傳輸為寫入控制訊號RTI(0)/負脈衝電壓控制訊號NEGY(0)而輸入至常規寫入電路WDa(0)。換句話說，第n個常規寫入電路WDa(n)會接收待寫入的單一位元寫入資料Di(n)，並根據寫入控制訊號RTI(n)與負脈衝電壓控制訊號NEGY(n)的時序控制驅動對應的常規寫入位元線WBL(n)與WBLB(n)，以將寫入資料Di(n)寫入至記憶單元ce(m,n)。
如第1圖中所示，常規寫入電路WDa(n)中包括有一選擇電路SU、一預充電電路PU、一寫入驅動電路WU與一負脈衝電壓供應電路NBL。選擇電路SU耦接於預充電電路PU與寫入驅動電路WU。在第1圖的實施例中，預充電電路PU內設有一對p通道金氧半電晶體P1與P2，其源極耦接於工作電壓V，汲極分別在節點d1與d2耦接至常規寫入位元線WBL(n)與WBLB(n)，而兩電晶體P1/P2的閘極就可視為一對控制端。對應地，寫入驅動電路WU中則設有一對n通道金氧半電晶體N1與N2，電晶體N1與N2的汲極分別在節點d1與d2耦接至常規寫入位元線WBL(n)與WBLB(n)，兩閘極也可被視為一對控制端，而兩電晶體的源極則一起耦接於節點BCC(n)以作為寫入驅動電路WU的偏壓端。選擇電路SU中設有兩個及閘A1與A2與一個反相器i1，兩及閘A1與A2的輸出端分別耦接於電晶體P1/N1與P2/N2的閘極(也就是預充電電路PU與寫入驅動電路WU的控制端)，及閘A1與A2的一個輸入端於節點d4接收寫入控制訊號RTI(n)。另一方面，選擇電路SU會在節點d3接收寫入資料Di(n)，寫入資料Di(n)會輸入至及閘A2的另一輸入端，並經由反相器i1的反相後輸入至及閘A1的另一輸入端。換句話說，選擇電路SU耦接於預充電電路PU與寫入驅動電路WU的控制端，以使寫入驅動電路WU能根據寫入資料Di(n)而在兩常規寫入位元線WBL(n)與WBLB(n)中選擇要驅動的常規寫入位元線；在寫入控制訊號RTI(n)的控制下，預充電電路PU與寫入驅動電路WU則可互補地驅動常規寫入位元線WBL(n)/WBLB(n)。
在常規寫入電路WDa(n)中，負脈衝電壓供應電路NBL耦接於寫入驅動電路WU的偏壓端，以根據倣真傳輸電路Ts1傳來的負脈衝電壓控制訊號NEGY(n)而切換使此偏壓端導通至工作電壓G與一負脈衝電壓的其中之一；此負脈衝電壓與工作電壓G相異。本發明負脈衝電壓供應電路NBL內設有一電容Cnb以及切換電路Sw1與Sw2。電容Cnb具有一第一端與一第二端。在第1圖的實施例中，切換電路Sw1(可視為第一切換電路)中設有一反相器i2與緩衝器b1及b2；反相器i2將負脈衝電壓控制訊號NEGY(n)反相後經由緩衝器b2耦合至節點ACC(n)，切換電路Sw1即經由此節點ACC(n)(與緩衝器b1)而耦接於電容Cnb的第一端，以根據負脈衝電壓控制訊號NEGY(n)的電位來控制此第一端的電位。切換電路Sw2(第二切換電路)則可由一n通道金氧半電晶體N3實現，此電晶體N3的汲極於節點BCC(n)耦接於寫入驅動電路WU的偏壓端與電容Cnb的第二端，閘極則耦接於節點ACC(n)，以根據負脈衝電壓控制訊號NEGY(n)而選擇是否將寫入驅動電路WU的偏壓端導通至其源極的地端工作電壓G。在負脈衝電壓控制訊號NEGY(n)的控制下，當切換電路Sw2將節點BCC(n)的偏壓端導通至低電位的地端工作電壓G時，切換電路Sw1則會經由緩衝器b1將節點ACC(n)維持於邏輯1的高電位，並在電容Cnb的第一端與第二端間充入電荷，使第一端(節點ACC(n))與第二端(節點BCC(n))有一個正電壓差。當負脈衝電壓控制訊號NEGY(n)改變電位後，切換電路Sw2停止將節點BCC(n)的偏壓端導通至地端工作電壓G，切換電路Sw1則會將節點ACC(n)維持於地端工作電壓G的低電位；此時，由於第一端與第二端間因電荷累積形成的正電壓差，電容Cnb的第二端就可經由節點BCC(n)而向寫入驅動電路WU的偏壓端提供一個低於地端工作電壓G的負脈衝電壓。
另一方面，類似於各常規寫入電路WDa(0)至WDa(n)，本發明倣真(dummy)寫入電路DD亦對應於至少一倣真寫入位元線DWBL，同樣具有倣真預充電電路DPU與倣真寫入驅動電路DWU，以驅動倣真寫入位元線DWBL的電位改變。倣真寫入位元線DWBL亦經由對應的倣真位元線DBL而耦接至同一行的倣真記憶單元(未繪出)；不過，這些倣真記憶單元不必用來儲存實際的資料，也不會被算入記憶體10a的記憶空間中。倣真記憶單元/倣真位元線/倣真寫入位元線的電路結構與布局是常規寫入電路下各記憶單元/位元線/常規寫入位元線的複製，以使倣真寫入位元線DWBL上的等效電容電阻負載RC與常規寫入位元線WBL(n)或WBLB(n)上的等效電容電阻負載RC相同；而倣真預充電電路DPU/倣真寫入驅動電路DWU也分別匹配於常規寫入電路WDa(n)中的預充電電路PU/寫入驅動電路WU，使倣真寫入位元線DWBL上的電位改變響應(速度)會和常規寫入位元線WBL(n)或WBLB(n)上的電位改變響應(速度)相互匹配而相同。
雖然第1圖中僅繪出一倣真寫入位元線DWBL，但本發明記憶體10a中依然可設有一對倣真寫入位元線以經由一對倣真位元線耦接至同一行的倣真記憶單元(譬如說是一個類似記憶單元ce(m,n)的差動記憶單元)；在寫入時，由於常規寫入電路WDa(n)中只有單一的常規寫入位元線會被寫入驅動單元WU驅動改變電位(即常規寫入位元線WBL(n)與WBLB(n)的其中之一，由寫入資料Di(n)決定)，故本發明可以只用單一倣真寫入位元線DWBL來複製單一常規寫入位元線的電位改變響應，而第1圖中的倣真預充電電路DPU與倣真寫入驅動電路DWU中也只以一p通道金氧半電晶體Pd與一n通道金氧半電晶體Nd來示意對此倣真寫入位元線DWBL的驅動。電晶體Pd/Nd可分別和預充電電路PU/寫入驅動電路WU中的電晶體P1/N1(與P2/N2)匹配；其中，電晶體Pd的閘極接收字元線時序訊號WLE，使倣真預充電電路DPU可根據字元線時序訊號WLE選擇是否將倣真寫入位元線DWBL導通至工作電壓V以驅動其電位改變。電晶體Nd的源極則可視為倣真寫入驅動電路DWU的偏壓端，耦接於地端工作電壓G；其閘極則受控於寫入控制訊號RT。本發明的負脈衝電壓控制電路Tr則耦接於倣真寫入位元線DWBL，以根據倣真寫入位元線DWBL的電位產生前述的負脈衝電壓控制訊號NEGY。負脈衝電壓控制電路Tr可包括一反相器i0，用來將倣真寫入位元線DWBL的電位反相為倣真傳輸電路Ts1中呈數位形式的負脈衝電壓控制訊號NEGY。
在本發明中，經由緩衝器bs與bs1的設置與適當的布局規劃，常規傳輸電路Ts傳輸寫入控制訊號RTI的訊號路徑電阻電容負載RCx會與倣真傳輸電路Tr1傳輸負脈衝電壓控制訊號NEGY的訊號路徑電阻電容負載RCx相互匹配，以使負脈衝電壓控制訊號NEGY傳輸至各常規寫入電路WDa(0)至WDa(n)的傳播延遲得以追蹤(tracking)寫入控制訊號RTI傳輸至各常規寫入電路WDa(0)至WDa(n)的傳播延遲。
延續第1圖的實施例，請參考第2圖；第2圖示意的是第1圖中各相關訊號的波形時序，以此來說明本發明的運作原理；各波形的橫軸為時間，縱軸為訊號電位(如電壓位準)。如前所述，記憶體10a中的時序控制機制會依據一時脈CK來產生字元線時序訊號WLE與寫入控制訊號RT。當記憶體10a要開始進行寫入時，字元線時序訊號WLE會由低電位(如地端工作電壓G的電位)改變為高電位(電源工作電壓V的電位)，連帶地寫入控制訊號RT也由低電位轉變為高電位，如箭頭AA1所示。寫入控制訊號RT的高電位會使倣真寫入驅動電路DWU中的電晶體Nd導通，開始將仿製寫入位元線DWBL由預充電的高電位放電至低電位，等效上就是在模擬常規寫入位元線的電位轉變響應，如箭頭AA2所指。當倣真寫入位元線DWBL電位改變，負脈衝電壓控制電路Tr就會連帶地使負脈衝電壓控制訊號NEGY由對應的低電位改變至高電位，如箭頭AA3所示；就如前面討論過的，當常規寫入位元線的電位轉變為低電位後才是導入負脈衝電壓的較佳時機，故寫入控制訊號RT/負脈衝電壓控制訊號NEGY的升緣間時間差就可反映負脈衝電壓導入的時機。
寫入控制訊號RT與負脈衝電壓控制訊號NEGY會經由常規傳輸電路Ts與倣真傳輸電路Ts1而分別傳輸至每一常規寫入電路WDa(0)至WDa(n)中的寫入驅動電路WU與負脈衝電壓供應電路NBL。在第1圖的例子中，由於常規寫入電路DWa(0)距離倣真寫入電路DD較近，而常規寫入電路DWa(n)的距離較遠，故兩者由常規傳輸電路Ts所接收到的寫入控制訊號RTI(0)與RTI(n)會有一段傳播延遲；如第2圖中所示，寫入控制訊號RTI(0)與RTI(n)的升緣間會有一段時間差。同理，常規寫入電路WDa(0)與WDa(n)由倣真傳輸電路Ts1所接收的負脈衝電壓控制訊號NEGY(0)與NEGY(n)之間也會有一段時間差。不過，如前所述，由於常規傳輸電路Ts與倣真傳輸電路Ts1是相互匹配的，故寫入控制訊號RT/負脈衝電壓控制訊號NEGY間的時間差、寫入控制訊號RTI(0)/負脈衝電壓控制訊號NEGY(0)間的時間差乃至於寫入控制訊號RTI(n)/負脈衝電壓控制訊號NEGY(n)間的時間差會相互追蹤而趨於一致。也就是說，從倣真寫入位元線DWBL開始電位改變(由寫入控制訊號RT控制)到完成電位準改變(反映於負脈衝電壓控制訊號NEGY)間的時間差會經由常規傳輸電路Ts與倣真傳輸電路Ts1的運作而如漣波般逐一複製到每一個常規寫入電路WDa(0)至WDa(n)中，使常規寫入電路WDa(0)能在對應的常規寫入位元線WBL(0)或WBLB(0)完成電位改變後導入負脈衝電壓，而常規寫入電路WDa(n)則等到常規寫入位元線WBL(n)或WBLB(n)完成電位改變後導入負脈衝電壓，以此來優化負脈衝電壓導入的時機。
在常規寫入電路WDa(n)中，當負脈衝電壓控制訊號NEGY(n)由低電位改變至高電位後，節點ACC(n)的電位會由高電位改變為低電位；在此電位改變前，節點ACC(n)原本的高電位會使切換電路Sw2中的電晶體N3導通，將節點BCC(n)的電位維持於地端工作電壓G的低電位。不過，在電位改變後，切換電路Sw1會使節點ACC(n)的電位改變為低電位，切換電路Sw2中的電晶體N3則成為不導通；由於電容Cnb的電荷會傾向在其兩端間維持原本的電壓差dv，故節點BCC(n)的電壓就會低於地端工作電壓G而呈現為一負脈衝電壓-|dv|，如箭頭AA4所指示的；而此負脈衝電壓就會經由寫入驅動電路WU的偏壓端(電晶體N1與N2的源極)而耦合至常規寫入位元線WBL(n)或WBLB(n)的其中之一。譬如說，若要在記憶單元ce(m,n)中寫入邏輯1，則寫入驅動電路WU會選擇驅動常規寫入位元線WBLB(n)，並在寫入控制訊號RTI(n)的控制下使其由預充電的高電位被放電至低電位；當其電位被放電至低電位後，負脈衝電壓控制訊號NEGY(n)會適時啟動負脈衝電壓機制，使負脈衝電壓能耦合至常規寫入位元線WBLB(n)中，如箭頭AA5所示。經由位元線BLB(n)的耦合，此負脈衝電壓會加強閘通道電晶體gb的導通程度，減少其源極-汲極間的導通電阻。如此一來，即使閘通道電晶體ga/gb的電路結構與布局設計較為偏向讀取的需求而使其源極-汲極間導通電阻增加，但在進行寫入時，負脈衝電壓還是能足以補償寫入的需求。
在第2圖中，為了方便說明，是以BCC(0)來代表常規寫入電路WDa(0)中的節點BCC，並以BCC(n)來代表常規寫入電路WDa(n)中的節點BCC。由於負脈衝電壓控制訊號NEGY(n)延遲於負脈衝電壓控制訊號NEGY(0)，節點BCC(n)上的電位改變也會延遲於節點BCC(0)上的電位改變；不過，就如前述，這些傳播延遲會相互追蹤，確保負脈衝電壓導入的時機正確。由第2圖的說明可知，本發明即是根據倣真寫入位元線DWBL的電位改變來控制負脈衝電壓導入至常規寫入位元線WBL(n)或WBLB(n)的時機；即使常規寫入位元線上充放電的響應隨製程/工作電壓/溫度而有所變異，負脈衝電壓導入的時間點還是能適應性地追隨常規寫入位元線的電位改變而調整，有效發揮負脈衝電壓應有的功能。另外，本發明也只需要單一一組倣真寫入電路DD即可控制本發明記憶體中的多組常規寫入電路，可降低各常規寫入電路中因實現負脈衝電壓機制所導致的布局負擔(overhead)。
當寫入完成後，字元線時序訊號WLE會由高電位轉變為低電位；連帶地，倣真寫入電路DD中的倣真預充電電路DPU被導通而將倣真寫入位元線DWBL重新預充電至高電位，如箭頭AB1所示。倣真寫入位元線的電位改變使負脈衝電壓控制訊號NEGY(0)至NEGY(n)的電位隨之改變，如箭頭AB2所示。當常規寫入電路WDa(n)接收到負脈衝電壓控制訊號NEGY(n)中的電位改變，切換電路Sw1重新將節點ACC(n)切換至高電位，而切換電路Sw2則使節點BCC(n)又重新回到地瑞工作電壓G(如箭頭AB3所示)。與此同時，切換電路Sw1經由節點ACC(n)及緩衝器b1對電容Cnb的第一端進行充電，將其充電至高電位。另一方面，隨字元線時序訊號WLE改變電位，寫入控制訊號RT乃至於RTI(n)也會逐一由高電位轉變為低電位；在寫入控制訊號RTI(n)的低電位控制下，常規寫入電路WDa(n)中的預充電電路PU會導通而使原本被放電的常規寫入位元線WBL(n)或WBLB(n)被重新預充電至高電位。對常規寫入位元線重新進行預充電即是進行位元線回復(bit-line recovery)，讓常規寫入位元線WBL(n)與WBLB(n)能被重新充電到高電位，準備進行下一次的寫入或讀取。
請參考第3圖，其顯示的是本發明記憶體第二實施例10b的電路示意圖。類似於第1圖中的實施例，在第3圖的記憶體10b中，亦設有矩陣排列的記憶單元，同一行記憶單元經由對應的位元線、常規寫入位元線耦接於寫入系統12b中的各個常規寫入電路，以實現記憶體10b的寫入機制；另外，記憶體10b也設置了倣真位元線DBL/倣真寫入位元線DWBL與對應的倣真寫入電路DD。配合字元線時序訊號WLE、寫入控制訊號RT及負脈衝電壓控制電路Tr的負脈衝電壓控制訊號NEGY，加上常規傳輸電路Ts/倣真傳輸電路Ts1的運作，就可以控制各常規寫入電路的寫入時序。譬如說，記憶單元ce(m,n)即是經由位元線BL(n)/BLB(n)與常規寫入位元線WBL(n)/WBLB(n)耦接於對應的常規寫入電路WDb(n)，使常規寫入電路WDb(n)能在寫入控制訊號RTI(n)/負脈衝電壓控制訊號NEGY(n)的時序控制下將寫入資料Di(n)寫入至記憶單元ce(m,n)。
另一方面，類似於第1圖中的常規寫入電路WDa(n)，在第3圖的各個常規寫入電路WDb(0)至WDb(n)中，亦分別設有預充電電路PU、寫入驅動電路WU與選擇電路SU；不過，第3圖中的負脈衝電壓供應電路NBLb則有所差異。在負脈衝電壓供應電路NBLb中亦設有電容Cnb與切換電路Sw1b及Sw2；除此之外，第3圖的負脈衝電壓供應電路NBLb中還另在節點ACC(n)與切換電路Sw2之間設置了一個延遲電路DU。類似於第1圖中的切換電路Sw1，第3圖中的切換電路Sw1b亦設有一反相器i2與緩衝器b1，以根據負脈衝電壓控制訊號NEGY(n)的反相來控制電容Cnb的第一端與節點ACC(n)的電壓；切換電路Sw2同樣可利用一電晶體N3實現。延遲電路DU內則可設有一及閘A3與緩衝器b2及b3；此及閘A3的一輸入端直接耦接於節點ACC(n)，另一輸入端則經由緩衝器b2/b3再耦接於節點ACC(n)；及閘A3的輸出端則耦接電晶體N3的閘極，以控制電晶體N3的導通。在位元線開始回復時，延遲電路DU會延遲負脈衝電壓控制訊號NEGY(n)對切換電路Sw2的時序控制，使切換電路Sw2得以根據延遲後的負脈衝電壓控制訊號NEGY(n)而選擇是否將寫入驅動電路WU的偏壓端(節點BCC(n))導通至地端工作電壓G。
延續第3圖的實施例，記憶體10b的運作情形可用第4圖示意的波形時序來示意。如第1圖/第2圖中討論過的，當寫入要結束時，字元線時序訊號WLE會由高電位改變為低電位，倣真寫入位元線DWBL重新被充電至高電位，並使各負脈衝電壓控制訊號NEGY(0)至NEGY(n)由高電位改變為低電位，如箭頭AB2所示。不過，由延遲電路DU的電路結構可看出，當負脈衝電壓控制訊號NEGY(n)的電位由高電位改變為低電位而使節點ACC(n)的電位由低電位改變為高電位時，電晶體N3的閘極電位不會立即同時由低電位改變為高電位；由於緩衝器b2/b3導入的延遲時段td，要等緩衝器b2/b3輸出的訊號也從低電位改變為高電位之後，及閘A3才會使電晶體N3的閘極電位由低電位轉變為高電位。也就是說，當切換電路Sw1重新將節點ACC(n)(也就是電容Cnb的第一端)充電至高電位時，切換電路Sw2會再等一段延遲時段td之後才重新將節點BCC(n)(電容Cnb的第二端)導通至地端工作電壓G，如箭頭AB3所示。而在此延遲時段td中，節點ACC(n)的高電位與電容中由電荷累積形成的電壓差將使節點BCC(n)的電位由原本低於地端工作電壓G的電壓-|dv|上升一段電壓差dV，而節點BCC(n)上的電位升高會經由寫入驅動電路WU而耦合至常規寫入位元線WBL(n)或WBLB(n)，如箭頭AB4所示。在此耦合安排下，原本在寫入進行期間被放電至負脈衝電壓的常規寫入位元線能更快地被重新充電至高電位，加速常規寫入位元線的位元線回復(bit-line recovery)。電壓差dV的大小會取決於工作電壓V與地端工作電壓G之間的電壓差，及電容Cnb與位元線BL(n)或BLB(n)上電容之比例。
請參考第5圖；延伸第1圖的實施例，第5圖示意的是本發明記憶體又一實施例10c的電路。類似於第1圖中的實施例，在第5圖的記憶體10c中，亦設有矩陣排列的記憶單元，同一行記憶單元經由對應的位元線、常規寫入位元線耦接於寫入系統12c中的各個常規寫入電路，以實現記憶體10c的寫入機制。另外，記憶體10c也設置了倣真位元線DBL/倣真寫入位元線DWBL與對應的倣真寫入電路DD；配合字元線時序訊號WLE、寫入控制訊號RT、負脈衝電壓控制電路Tr的負脈衝電壓控制訊號NEGY，加上常規傳輸電路Ts/倣真傳輸電路Ts1的運作，就可控制各常規寫入電路的寫入時序。譬如說，常規寫入電路WDc(n)即是經由常規寫入位元線WBL(n)/WBLB(n)、位元線BL(n)/BLB(n)耦接於記憶單元ce(m,n)，以便在寫入控制訊號RTI(n)/負脈衝電壓控制訊號NEGY(n)的時序控制下將寫入資料Di(n)寫入至記憶單元ce(m,n)。
在第5圖實施例中，本發明常規寫入電路WDc(n)亦具有預充電電路PU、寫入驅動電路WU、負脈衝電壓供應電路NBL與選擇電路SUc。前三個電路可以和第1圖中的預充電電路PU、寫入驅動電路WU與負脈衝電壓供應電路NBL採用相同的電路結構。不過，在第5圖中，選擇電路SUc的電路結構則有所不同。在選擇電路SUc中，p通道金氧半電晶體P1’、n通道金氧半電晶體N1’形成一反相器，此反相器的輸出端在節點Z0(n)耦接於預充電電路PU的一個控制端(也就是電晶體P1的閘極)，輸入端則於節點d6耦接於反及閘nA1的輸出端，與反及閘nA1一起形成一及閘；此及閘的功能就類似於第1圖中選擇電路SU的及閘A1，在一輸入端接收節點d3寫入資料Di(n)的反相，並在節點d4接收寫入控制訊號RTI(n)。不過，第1圖中的及閘A1操作於工作電壓V與地端工作電壓G之間；但在第5圖中，電晶體N1’的源極則與寫入驅動電路WU的偏壓端(電晶體N1/N2的源極)一起耦接至節點BCC(n)。
同理，選擇電路SUc中的p通道金氧半電晶體P2’、n通道金氧半電晶體N2’形成另一反相器，輸出端在節點Z1(n)耦接於預充電電路PU的另一個控制端(電晶體P2的閘極)，輸入端則於節點d7耦接於反及閘nA2的輸出端，與反及閘nA2一起形成另一及閘，其功能就類似於第1圖中選擇電路SU的及閘A2，在一輸入端接收節點d3寫入資料Di(n)，並在節點d4接收寫入控制訊號RTI(n)。不過，電晶體N2’的源極一樣是和寫入驅動電路WU的偏壓端一起耦接至節點BCC(n)。
換句話說，在第5圖實施例中，本發明常規寫入電路WDc(n)的選擇電路SUc會另行與寫入驅動電路WU的偏壓端耦接在一起，使選擇電路SUc還能進一步根據寫入控制訊號RTI(n)的電位選擇是否將節點BCC(n)的偏壓端導通至預充電電路PU的控制端(節點Z0(n)與Z1(n))。請一併參考第6圖，其示意的是記憶體10c中各相關訊號的波形時序。在位元線開始回復時，當寫入控制訊號RTI(n)由高電位改變為低電位而使寫入驅動電路WU停止驅動，並使預充電電路PU開始驅動常規寫入位元線WBL(n)/WBLB(n)時，選擇電路SUc會進一步將預充電電路PU的控制端導通至節點BCC(n)的偏壓端，使負脈衝電壓供應電路NBL向節點BCC(n)提供的負脈衝電壓同樣也能導通至節點Z0(n)與Z1(n)的控制端，讓控制端的電位低於地端工作電壓G，如箭頭AB5所示。如此一來，在預充電電路PU中，其p通道金氧半電晶體P1/P2的導通程度就會被增強，提高其驅動力，來加速常規寫入位元線的位元線回復(bit-line recovery)。就節點Z0(n)與Z1(n)的電位變化時序來說，若寫入資料Di(n)為邏輯1而要對常規寫入位元線WBLB(n)放電，則第6圖中示意的是節點Z1(n)的波形。若寫入資料Di(n)為邏輯0，則第6圖中示意的則是節點Z0(n)的波形。另外，第6圖中也以Z0(n)/Z1(n)來代表第n個常規寫入電路WDc(n)中的節點，故Z0(0)/Z1(0)即為常規寫入電路WDc(0)中的節點。
擴充第1圖的實施例，第7圖中示意的是本發明記憶體的再一實施例10d。在第7圖的記憶體10d的寫入系統12d中，各常規寫入電路WDd(n)經由常規寫入位元線WBL(n)/WBLB(n)、位元線BL(n)/BLB(n)耦接於記憶單元ce(m,n)，以便在寫入控制訊號RTI(n)/負脈衝電壓控制訊號NEGY(n)的時序控制下將寫入資料Di(n)寫入至記憶單元ce(m,n)。第7圖的實施例中，可採用第1圖中的常規寫入電路WDa(n)來實現各常規寫入電路WDd(n)。
另一方面，除了倣真位元線DBL/倣真寫入位元線DWBL與對應的倣真寫入電路DDd之外，寫入系統12d中還增設了一倣真負脈衝電壓供應電路DNBL、一輔助電路AD與一寫入結束控制電路WTEU，並在倣真位元線DBL上採用一個倣真記憶單元Dce來作為一個代表性的指標記憶單元。在第7圖中，記憶體10d可以是一個由6電晶體(6T)記憶單元形成的靜態隨機記憶體，故倣真記憶單元Dce亦是一6電晶體記憶單元，其包括有一對反相器id1與id2，以及一對作為閘通道電晶體的n通道金氧半電晶體gad與gbd：電晶體gad耦接於節點k4與k2之間，電晶體gbd的一端於節點k1耦接至反相器id1與id2，另一端則於節點k3耦接於倣真位元線DBL；不過，這兩個閘通道電晶體的閘極都直接耦接於工作電壓V。在倣真寫入電路DDd中，倣真預充電電路DPU內的p通道金氧半電晶體Pd在其閘極受控於字元線時序訊號WLE，倣真寫入驅動電路DWUd內的n通道金氧半電晶體Nd則在閘極受控於寫入控制訊號RT，而其源極則可視為一偏壓端，耦接於倣真負脈衝電壓供應電路DNBL的節點DBCC。
倣真負脈衝電壓供應電路DNBL可以是常規寫入電路WDd(n)中負脈衝電壓供應電路NBL的複製，故倣真負脈衝電壓供應電路DNBL中亦設有切換電路Sw1d、Sw2d與電容Cdnb。切換電路Sw1d中設有緩衝器b1d至b3d，用來模擬切換電路Sw1中緩衝器b1/b2及反相器i2與反相器i0的作用；切換電路Sw2d中的n通道金氧半電晶體N3d則可和切換電路Sw2中的電晶體N3匹配。類似於負脈衝電壓供應電路NBL的運作情形，倣真負脈衝電壓供應電路DNBL耦接於倣真寫入位元線DWBL與倣真寫入驅動電路DWUd的偏壓端(節點DBCC)，以根據倣真寫入位元線DWBL的電位而切換使倣真寫入驅動電路DWUd的偏壓端導通至地端工作電壓G與一倣真負脈衝電壓的其中一個。倣真負脈衝電壓供應電路DNBL提供的倣真負脈衝電壓可以和負脈衝電壓供應電路NBL提供的負脈衝電壓相同，兩者都低於地端工作電壓G。換句話說，倣真負脈衝電壓供應電路DNBL可在倣真寫入位元線DWBL上複製負脈衝電壓供應電路NBL為常規寫入位元線WBL(n)/WBLB(n)提供負壓的運作，使倣真寫入位元線DWBL上的電位改變情形更趨近於常規寫入位元線上WBL(n)/WBLB(n)的電位改變。
在寫入系統12d中，輔助電路AD可以用一反相器i0d與一n通道金氧半電晶體Nd2來實現；反相器i0d將字元線時序訊號WTE反相後輸出至電晶體Nd2的閘極，使輔助電路AD得以依據字元線時序訊號WTE來選擇是否要將倣真記憶單元Dce的節點k4導通至地端工作電壓G。當字元線時序訊號WLE是低電位時，輔助電路AD中的電晶體Nd2會導通，在倣真記憶單元Dce的節點k2儲存低電位邏輯0，而使節點k1儲存高電位邏輯1；等效上也就是在倣真記憶單元Dec中儲存一初始資料。寫入結束控制電路WTEU則可用一反相器i3來實現，其係將節點k2的電位反相為一寫入結束訊號WTE。除了提供字元線時序訊號WLE與寫入控制訊號RT以經由負脈衝電壓控制電路Tr的負脈衝電壓控制訊號NEGY、常規傳輸電路Ts的寫入控制訊號RTI(n)與倣真傳輸電路Ts1的負脈衝電壓控制訊號NEGY(n)來控制常規寫入電路WDd(n)的寫入時序，記憶體10d中的時序控制機制(未圖示)還可根據寫入結束訊號WTE的電位改變來控制字元線時序訊號WLE/寫入控制訊號RT改變其電位，並以此電位改變來結束寫入流程。請繼續參考第8圖，其所示意的是第7圖記憶體10d中各相關訊號電位的波形時序。
如前面描述過的，當字元線時序訊號WLE還是低電位時，輔助電路AD會在倣真記憶單元Dce的節點k1寫入邏輯1的初始資料，倣真寫入位元線DWBL也被預充電至高電位。倣真負脈衝電壓供應電路DNBL的節點DACC為高電位，切換電路Sw2d則導通而使節點DBCC的電位為地端工作電壓G。當寫入流程開始時，隨著字元線時序訊號WLE由低電位改變為高電位，寫入控制訊號RT也會由低電位改變為高電位。此時，倣真寫入電路DDd中的倣真寫入驅動電路DWUd就會開始驅動倣真寫入位元線DWBL上的電位改變，等效上就是要將一邏輯0的倣真資料寫入至倣真記憶單元Dce的節點k1。在將倣真寫入位元線DWBL的電位由高電位放電至低電位以寫入倣真資料的期間，一旦倣真寫入位元線DWBL的電位降低至低電位後，節點DACC的電位也會隨之降低至低電位，並關閉切換電路Sw2d，使電容Cdnb能在節點DBCC提供一個低於地端工作電壓G的倣真負脈衝電壓，如箭頭AD2、AD3與AD4所示。此倣真負脈衝電壓會加大閘通道電晶體gbd的閘極-源極間跨壓，增強其導通程度，降低其汲極-源極間的導通電阻，使節點k1的電位能正確快速地由邏輯1改變為邏輯0。
另一方面，寫入控制訊號RT由低電位改變為高電位時，此電位改變也會經由常規傳輸電路Ts傳輸的寫入控制訊號RTI(n)來觸發常規寫入電路WDd(n)開始將對應寫入資料Di(n)寫入至常規記憶單元ce(m,n)；倣真寫入位元線DWBL轉變為低電位後，負脈衝電壓控制電路Tr也會將負脈衝電壓控制訊號NEGY由低電位改變為高電位，使倣真傳輸電路Ts1傳輸的負脈衝電壓控制訊號NEGY(n)可以控制常規寫入電路WDd(n)導入負脈衝電壓的時機，如箭頭AD1所示。
當倣真記憶單元Dce在節點k1的邏輯1初始資料轉變為邏輯0倣真資料時，代表寫入流程已經順利完成，而本發明就可以根據此情形來結束寫入流程：寫入結束控制電路WTEU會使寫入結束訊號WTE由高電位改變為低電位，而記憶體10d的時序控制機制就可以據此來將字元線時序訊號WLE由高電位改變為低電位，促使寫入流程盡早結束，如箭頭AD5所示。這樣一來，就能有效縮短寫入流程所需的時間，加速記憶體的操作時序。在第8圖中，時段tu就是用來表示寫入流程節省的時間；由於作為指標記憶單元的倣真記憶單元Dce/倣真寫入電路DDd能代表記憶體10d中常規記憶單元ce(m,n)/常規寫入電路WDd(n)的行為，利用本發明於第7圖的實施例，寫入流程結束的時機就能動態地追隨記憶體的運作而調整，不必為了抵抗製程/工作電壓/溫度的變異而延長寫入流程。
隨著字元線時序訊號WLE由高電位改變為低電位，記憶體10d也開始進行位元線回復(bit-line recovery)；各寫入控制訊號RT與RTI(0)至RTI(n)會逐一開始由高電位改變為低電位(箭頭AD6)，倣真寫入位元線DWBL重新被預充電至高位準(箭頭AD7)，倣真負脈衝電壓供應電路DNBL中的節點DACC被切換至高電位(箭頭AD8)，節點DBCC則被導通至地端工作電壓G(箭頭AD9)。隨著字元線時序訊號WLE重新回到低電位，輔助電路AD又會在倣真記憶單元Dce的節點k1上重新寫入邏輯1的初始資料，而寫入結束訊號WTE也會隨之轉變為高電位，如箭頭AD10所示。
總結來說，本發明是基於複製的倣真記憶單元/倣真寫入位元線/倣真寫入電路(與倣真負脈衝電壓供應電路)來模擬常規記憶單元/常規寫入位元線/常規寫入電路(及其負脈衝電壓供應電路)的響應與行為，據此來動態地決定導入負脈衝電壓的時機，還能利用負脈衝電壓供應電路來加速位元線回復(bit-line recovery)，並能進一步地動態調整寫入流程結束的時機，加速整個寫入流程，縮短記憶體的操作週期，加快記憶體的操作頻率。由於本發明可以只用一個倣真寫入電路來控制許多個常規寫入電路的負脈衝電壓時序，故能減少實現負脈衝電壓機制的負擔(overhead)。另外，本發明於第3圖或/及第5圖的實施例也能和第7圖實施例結合；譬如說，第7圖中的倣真負脈衝電壓供應電路DNBL與常規負脈衝電壓供應電路NBL都能改變為第3圖中的負脈衝電壓供應電路NBLb，以將第3圖與第7圖的優點結合在一起。雖然第1、3、5及7圖的實施例是以靜態隨機記憶體為例來說明，本發明的技術精神可推廣至其他各種記憶體，譬如說是暫存器等等。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
 本案圖式中所包含之各元件列示如下：
10a-10d．．．記憶體
12a-12d．．．寫入系統
WDa(0)-WDa(n)、WDb(0)-WDb(n)、WDc(0)-WDc(n)、WDd(0)-WDd(n)．．．常規寫入電路
DD、DDd．．．倣真寫入電路
WBL(0)-WBL(n)、WBLB(0)-WBLB(n)．．．常規寫入位元線
BL(0)-BL(n)、BLB(0)-BLB(n)．．．位元線
WL(m)．．．字元線
DWBL．．．倣真寫入位元線
DBL．．．倣真位元線
ce(m,0)-ce(m,n)．．．記憶單元
Dce．．．倣真記憶單元
Sw1-Sw2、Sw1b、Sw1d-Sw2d．．．切換電路
NBL、NBLb．．．負脈衝電壓供應電路
DNBL．．．倣真負脈衝電壓供應電路
Tr．．．負脈衝電壓控制電路
DU．．．延遲電路
AD．．．輔助電路
NEGY、NEGY(0)-NEGY(n)．．．負脈衝電壓控制訊號
RT、RTI、RTI(0)-RTI(n)．．．寫入控制訊號
WLE．．．字元線時序訊號
WTE．．．寫入結束訊號
CK．．．時脈
Di(0)-Di(n)．．．寫入資料
PU．．．預充電電路
DPU．．．倣真預充電電路
WU．．．寫入驅動電路
DWU、DWUd．．．倣真寫入驅動電路
SU、SUc．．．選擇電路
Ts、Ts1．．．傳輸電路
WTEU．．．寫入結束控制電路
RC、RCx．．．負載
V、G．．．工作電壓
bs、bs1、b1-b3、b1d-b3d．．．緩衝器
i0-i3、id1-id2、i0d．．．反相器
A1-A3．．．及閘
nA1-nA2．．．反及閘
Pd、Nd、P1-P2、N1-N3、Pa-Pb、Na-Nb、ga-gb、P1’-P2’、N1’-N2’、gad-gbd、Nd2、N3d．．．電晶體
d0-d7、ACC(0)-ACC(n)、BCC(0)-BCC(n)、da-db、da1-db1、Z0(0)-Z0(n)、Z1(0)-Z1(n)、DACC、DBCC、k1-k4．．．節點
Cnb、Cdnb．．．電容
AA1-AA5、AB1-AB5、AD1-AD10．．．箭頭
td、tu．．．時段
dv、dV．．．電壓差
本案得藉由下列圖式及說明，俾得一更深入之了解：
第1圖為本發明一實施例的電路示意圖。
第2圖示意的是第1圖中相關訊號的波形時序。
第3圖為本發明另一實施例的電路示意圖。
第4圖示意的是第3圖中相關訊號的波形時序。
第5圖為本發明又一實施例的電路示意圖。
第6圖示意的是第5圖中相關訊號的波形時序。
第7圖為本發明再一實施例的電路示意圖。
第8圖示意的是第7圖中相關訊號的波形時序。
10a．．．記憶體
12a．．．寫入系統
WDa(0)-WDa(n)．．．常規寫入電路
PU．．．預充電電路
WU．．．寫入驅動電路
SU．．．選擇電路
DD．．．倣真寫入電路
DPU．．．倣真預充電電路
DWU．．．倣真寫入驅動電路
WBL(0)-WBL(n)、WBLB(0)-WBLB(n)．．．常規寫入位元線
BL(0)-BL(n)、BLB(0)-BLB(n)．．．位元線
WL(m)．．．字元線
DWBL．．．倣真寫入位元線
DBL．．．倣真位元線
ce(m,0)-ce(m,n)．．．記憶單元
Sw1-Sw2．．．切換電路
NBL．．．負脈衝電壓供應電路
Tr．．．負脈衝電壓控制電路
NEGY、NEGY(0)-NEGY(n)．．．負脈衝電壓控制訊號
RT、RTI、RTI(0)-RTI(n)．．．寫入控制訊號
WLE．．．字元線時序訊號
Di(0)-Di(n)．．．寫入資料
Ts、Ts1．．．傳輸電路
RC、RCx．．．電阻電容負載
V、G．．．工作電壓
bs、bs1、b1-b2．．．緩衝器
i0-i2．．．反相器
A1-A2．．．及閘
Pd、Nd、P1-P2、N1-N3、Pa-Pb、Na-Nb、ga-gb．．．電晶體
d0-d4、ACC(n)、BCC(n)、da-db、da1-db1．．．節點
Cnb．．．電容

Claims (16)

  1. 一種寫入系統，應用於一記憶體，該寫入系統包含有：一倣真(dummy)寫入電路，對應於至少一倣真寫入位元線，以驅動該倣真寫入位元線的電位改變；一負脈衝電壓控制電路，耦接於該倣真寫入位元線，其係根據該倣真寫入位元線的電位產生一對應的負脈衝電壓控制訊號；以及至少一常規(normal)寫入電路，每一常規寫入電路對應於至少一常規寫入位元線，各常規寫入電路包含有：一寫入驅動電路，其具有一偏壓端；該寫入驅動電路係將對應常規寫入位元線導通至該偏壓端的電位以驅動該常規寫入位元線的電位改變；以及一負脈衝電壓供應電路，耦接至該偏壓端，其係根據該負脈衝電壓控制訊號的電位而切換使該偏壓端導通至一工作電壓與一負脈衝電壓的其中之一；其中該工作電壓與該負脈衝電壓互異。
  2. 如申請專利範圍第1項的寫入系統，其中該倣真寫入電路係根據一寫入控制訊號而選擇是否要驅動該倣真寫入位元線的電位改變，而該寫入系統另包含有：一常規傳輸電路，耦接至各常規寫入電路，用來將該寫入控制訊號傳輸至各常規寫入電路，而各常規寫入電路中的寫入驅動電路係根據該常規傳輸電路傳來的寫入控制訊號而選擇是否要將對應常規寫入位元線導通至該偏壓端以驅動該常規寫入位元線的電位改變；以及一倣真傳輸電路，耦接於各常規寫入電路，用來將該負脈衝電壓控制訊號傳輸至各常規寫入電路中的負脈衝電壓供應電路；其中，該常規傳輸電路傳輸該寫入控制訊號的訊號路徑負載係與該倣真傳輸電路傳輸該負脈衝電壓控制訊號的訊號路徑負載相互匹配，以使該負脈衝電壓控制訊號傳輸至各常規寫入電路的傳播延遲得以追蹤(tracking)該寫入控制訊號傳輸至各常規寫入電路的傳播延遲。
  3. 如申請專利範圍第1項的寫入系統，其中，各常規寫入電路中的負脈衝電壓供應電路包含有：一電容，其具有一第一端與一第二端；一第一切換電路，耦接於該第一端，其係根據該負脈衝電壓控制訊號的電位控制該第一端的電位；以及一第二切換電路，耦接於該寫入驅動電路的偏壓端與該第二端，其係根據該負脈衝電壓控制訊號而選擇是否將該偏壓端導通至該工作電壓；當該第二切換電路未將該偏壓端導通至該工作電壓時，係由該電容的第二端向該偏壓端提供該負脈衝電壓。
  4. 如申請專利範圍第3項的寫入系統，其中，各常規寫入電路中的負脈衝電壓供應電路另包含有：一延遲電路，耦接於該第二切換電路；該延遲電路係用來延遲該負脈衝電壓控制訊號的電位改變，使該第二切換電路得以根據延遲後的負脈衝電壓控制訊號而選擇是否將該偏壓端導通至該工作電壓。
  5. 如申請專利範圍第1項的寫入系統，其中，各常規寫入電路係對應於一對常規寫入位元線，而各常規寫入電路中另包含有：一選擇電路，耦接於該寫入驅動電路，用來接收一寫入資料，使該寫入驅動電路得以根據該寫入資料而由該對常規寫入位元線中選出一常規寫入位元線並驅動該選出的常規寫入位元線。
  6. 如申請專利範圍第1項的寫入系統，其中，各常規寫入電路中另包含有：一預充電電路，耦接於各常規寫入電路所對應的常規寫入位元線，並具有一控制端；該預充電電路係根據該控制端的電位而將對應的常規寫入位元線導通至一第二工作電壓以驅動該常規寫入位元線的電位改變；以及一選擇電路，耦接於該控制端與該偏壓端之間，其係根據該寫入控制訊號的電位而選擇是否將該控制端導通至該偏壓端。
  7. 如申請專利範圍第1項的寫入系統，其中，該倣真寫入電路係根據一字元線時序訊號的電位而選擇是否驅動該倣真寫入位元線的電位改變，而該寫入系統另包含有：一倣真記憶單元，經由一倣真位元線而耦接至該倣真寫入位元線；該倣真記憶單元可根據該倣真寫入位元線的電位而儲存一對應的倣真資料；以及一寫入結束控制電路，其係根據該倣真資料產生一寫入結束訊號，使該字元線時序訊號得以根據該寫入結束訊號的電位改變而改變電位。
  8. 如申請專利範圍第7項的寫入系統，其中該倣真寫入電路中包含有：一倣真寫入驅動電路，耦接於該倣真寫入位元線；該倣真寫入驅動電路具有一偏壓端，其係將該倣真寫入位元線導通至該倣真寫入驅動電路的偏壓端以驅動該倣真寫入位元線的電位改變；而該寫入系統另包含有：一倣真負脈衝電壓供應電路，耦接於該倣真寫入驅動電路的偏壓端，其係根據該倣真寫入位元線的電位而切換使該倣真寫入驅動電路的偏壓端導通至該工作電壓與一倣真負脈衝電壓中的其中一個；其中該工作電壓與該倣真負脈衝電壓相異。
  9. 一種記憶體，包含有：一倣真(dummy)寫入電路，對應於至少一倣真寫入位元線，以驅動該倣真寫入位元線的電位改變；一負脈衝電壓控制電路，耦接於該倣真寫入位元線，其係根據該倣真寫入位元線的電位產生一對應的負脈衝電壓控制訊號；以及至少一常規(normal)寫入電路，每一常規寫入電路對應於至少一常規寫入位元線，各常規寫入電路包含有：一寫入驅動電路，其具有一偏壓端；該寫入驅動電路係將對應常規寫入位元線導通至該偏壓端的電位以驅動該常規寫入位元線的電位改變；以及一負脈衝電壓供應電路，耦接至該偏壓端，其係根據該負脈衝電壓控制訊號的電位而切換使該偏壓端導通至一工作電壓與一負脈衝電壓的其中之一；其中該工作電壓與該負脈衝電壓互異。
  10. 如申請專利範圍第9項的記憶體，其中該倣真寫入電路係根據一寫入控制訊號而選擇是否要驅動該倣真寫入位元線的電位改變，而該記憶體另包含有：一常規傳輸電路，耦接至各常規寫入電路，用來將該寫入控制訊號傳輸至各常規寫入電路，而各常規寫入電路中的寫入驅動電路係根據該常規傳輸電路傳來的寫入控制訊號而選擇是否要將對應常規寫入位元線導通至該偏壓端以驅動該常規寫入位元線的電位改變；以及一倣真傳輸電路，耦接於各常規寫入電路，用來將該負脈衝電壓控制訊號傳輸至各常規寫入電路中的負脈衝電壓供應電路；其中，該常規傳輸電路傳輸該寫入控制訊號的訊號路徑負載係與該倣真傳輸電路傳輸該負脈衝電壓控制訊號的訊號路徑負載相互匹配，以使該負脈衝電壓控制訊號傳輸至各常規寫入電路的傳播延遲得以追蹤(tracking)該寫入控制訊號傳輸至各常規寫入電路的傳播延遲。
  11. 如申請專利範圍第9項的記憶體，其中，各常規寫入電路中的負脈衝電壓供應電路包含有：一電容，其具有一第一端與一第二端；一第一切換電路，耦接於該第一端，其係根據該負脈衝電壓控制訊號的電位控制該第一端的電位；以及一第二切換電路，耦接於該寫入驅動電路的偏壓端與該第二端，其係根據該負脈衝電壓控制訊號而選擇是否將該偏壓端導通至該工作電壓；當該第二切換電路未將該偏壓端導通至該工作電壓時，係由該電容的第二端向該偏壓端提供該負脈衝電壓。
  12. 如申請專利範圍第11項的記憶體，其中，各常規寫入電路中的負脈衝電壓供應電路另包含有：一延遲電路，耦接於該第二切換電路；該延遲電路係用來延遲該負脈衝電壓控制訊號的電位改變，使該第二切換電路得以根據延遲後的負脈衝電壓控制訊號而選擇是否將該偏壓端導通至該工作電壓。
  13. 如申請專利範圍第9項的記憶體，其中，各常規寫入電路係對應於一對常規寫入位元線，而各常規寫入電路中另包含有：一選擇電路，耦接於該寫入驅動電路，用來接收一寫入資料，使該寫入驅動電路得以根據該寫入資料而由該對常規寫入位元線中選出一常規寫入位元線並驅動該選出的常規寫入位元線。
  14. 如申請專利範圍第9項的記憶體，其中，各常規寫入電路中另包含有：一預充電電路，耦接於各常規寫入電路所對應的常規寫入位元線，並具有一控制端；該預充電電路係根據該控制端的電位而將對應的常規寫入位元線導通至一第二工作電壓以驅動該常規寫入位元線的電位改變；以及一選擇電路，耦接於該控制端與該偏壓端之間，其係根據該寫入控制訊號的電位而選擇是否將該控制端導通至該偏壓端。
  15. 如申請專利範圍第9項的記憶體，其中，該倣真寫入電路係根據一字元線時序訊號的電位而選擇是否驅動該倣真寫入位元線的電位改變，而該記憶體另包含有：一倣真記憶單元，經由一倣真位元線而耦接至該倣真寫入位元線；該倣真記憶單元可根據該倣真寫入位元線的電位而儲存一對應的倣真資料；以及一寫入結束控制電路，其係根據該倣真資料產生一寫入結束訊號，使該字元線時序訊號得以根據該寫入結束訊號的電位改變而改變電位。
  16. 如申請專利範圍第15項的記憶體，其中該倣真寫入電路中包含有：一倣真寫入驅動電路，耦接於該倣真寫入位元線；該倣真寫入驅動電路具有一偏壓端，其係將該倣真寫入位元線導通至該倣真寫入驅動電路的偏壓端以驅動該倣真寫入位元線的電位改變；而該記憶體另包含有：一倣真負脈衝電壓供應電路，耦接於該倣真寫入驅動電路的偏壓端，其係根據該倣真寫入位元線的電位而切換使該倣真寫入驅動電路的偏壓端導通至該工作電壓與一倣真負脈衝電壓中的其中一個；其中該工作電壓與該倣真負脈衝電壓相異。
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