CN103943142A - 一种静态随机存储器及其位线预充电自定时电路 - Google Patents
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Abstract
本发明提供一种静态随机存储器及其位线预充电自定时电路，复制单元模拟正常位线上的负载，复制位线预充电电路模拟正常位线的预充电路，对复制位线进行预充电和复位操作，状态机电路用于控制复制位线预充电操作的开始与结束的状态转换，为正常位线预充电操作产生自定时信号。该电路通过模拟正常位线的预充电过程，为静态随机存储器在不同工艺电压温度下的位线预充电操作提供精确的自定时。与传统的基于反相器链延时产生位线预充电信号的方法相比，本电路具有更好的抗工艺电压温度偏差的能力。
Description
【技术领域】
本发明涉及静态随机存储器设计领域，特别涉及一种静态随机存储器及其位线预充电自定时电路。
【背景技术】
根据国际半导体技术蓝图(ITRS)预测，静态随机存储器的面积将越来越大，到2015年，将占到整个片上系统(SOC)面积的94％以上。随着工艺技术的不断演进，半导体器件尺寸的不断缩小，本地和全局的工艺偏差，对集成电路的性能，可靠性造成的影响越来越大。
请参阅图1所示，图1为典型静态随机存储器数据通路原理图。该典型数据通路包括位线预充电与均衡电路，存储单元，灵敏放大器和写驱动器。
预充电与均衡电路由PMOS晶体管101，102，103构成。存储单元由一对交叉耦合的反相器105、107以及NMOS传输管104,106构成。灵敏放大器和写驱动器108如图1所示。
在静态随机存储器的读写操作开始之前，必须对位线111(BL)和位线反112(BLB)进行预充电操作，使其达到位线预充电电平(本原理图中为VDD)。位线预充电操作时，字线110(WL)关闭，存储单元处于保持模式。预充电信号109(PRE_N)有效(低电平有效)，PMOS管101,102其中的一个会对位线111(BL)和位线反112(BLB)中为低电平的一端充电，使其电平拉高到预充电电平。预充电的时间为预充电信号109(PRE_N)的有效时间决定。
预充电操作完成后，预充电信号109(PRE_N)的无效，根据字线110(WL)译码结果和灵敏放大器使能113(SAE)和写驱动器使能114(WE)的值，对相应的存储单元进行读或写操作，写入数据115(D)被写入相应的存储单元或者存储单元中的值出现在读出数据116(Q)端。
请参阅图2所示，图2为基于反相器链延时的位线预充电信号产生电路原理图。该电路由反相器链204和两输入与非门205构成。反相器链由奇数个反相器201～203构成。该电路产生的位线预充电信号109(PRE_N)的下降沿由本地时钟206(LCLK)的上升沿和两输入与非门205的高到低传播延时决定，下降沿由反相器链204的由高到低的传播延时和两输入与非门205的由低到高的传播延时决定，脉冲宽度由反向器链204的由高到低的传播延时。通过调整反相器链204中反相器的个数(保证奇数个)，可以得到脉冲宽度不同的位线预充电信号109(PRE_N)。
如图2所示，传统的基于反相器链延时产生的预充电信号，对于工艺电压温度(PVT)环境比较敏感，因此在设计时需要留出许多裕量，对静态存储器的读写访问时间和最小时钟周期会有负面影响。因此，设计一个对于工艺电压温度不敏感的预充电信号自定时电路是很有意义的。
【发明内容】
本发明的目的在于提出一种静态随机存储器及其位线预充电自定时电路，该位线预充电自定时电路通过模拟正常位线的预充电过程，为静态随机存储器在不同工艺电压温度下的位线预充电操作提供精确的自定时。
为了实现上述目的，本发明采用如下技术方案：
一种静态随机存储器，包括译码器、存储阵列、复制单元、控制电路与预译码器、位线预充电与均衡电路、复制位线预充电电路、状态机电路和灵敏放大器与写驱动器；
译码器通过多条字线连接存储阵列，译码器还通过多条预译码器输出连接控制电路与预译码器；
存储阵列通过多条位线连接位线预充电与均衡电路和灵敏放大器与写驱动器；
复制单元通过复制位线连接复制位线预充电电路和状态机电路；
控制电路与预译码器通过本地时钟连接状态机电路；控制电路与预译码器还通过灵敏放大器使能和写驱动器使能连接灵敏放大器与写驱动器；
位线预充电与均衡电路通过复制预充电信号连接状态机电路和复制位线预充电电路，位线预充电与均衡电路还通过位线预充电信号连接状态机电路。
本发明进一步的改进在于：所述复制单元，模拟正常位线上的负载，为复制位线提供负载。
本发明进一步的改进在于：所述复制位线预充电电路，模拟正常位线的预充电路，对复制位线进行预充电和复位操作。
本发明进一步的改进在于：所述状态机电路，控制复制位线预充电操作的开始与结束的状态转换，为正常位线预充电操作产生自定时信号。
本发明进一步的改进在于：复制单元由N个并连在复制位线上的子复制单元组成；子复制单元包括PMOS上拉管、NMOS下拉管和NMOS访问管；PMOS上拉管的源极接VDD，栅极接VSS；NMOS下拉管的栅极接VSS，源极接地，漏极连接NMOS访问管的源极，NMOS访问管的漏极连接复制位线,NMOS访问管的栅极接VSS；子复制单元模拟处于保持模式时的正常存储单元，为复制位线提供负载。
本发明进一步的改进在于：复制位线预充电电路由复制位线预充电PMOS晶体管和复制位线复位NMOS管组成；PMOS晶体管的栅极连接复制位线预充电信号和NMOS管的栅极，PMOS晶体管的源极接VDD，PMOS晶体管的漏极连接复制位线和NMOS管的漏极，NMOS管的源极接地；当复制位线预充电信号为低电平时，复制位线预充电PMOS晶体管打开，复制位线复位NMOS管关闭，复制位线预充电PMOS晶体管对复制位线充电；当复制位线预充电信号为高电平时，复制位线预充电PMOS晶体管关闭，复制位线复位NMOS管打开，复制位线复位NMOS管对复制位线放电，将其复位至低电平。
本发明进一步的改进在于：状态机由反相器、第一或非门、第二或非门、与非门和缓冲器组成；本地时钟LCLK连接反相器的输入端和与非门的第一输入端，反相器的输出端连接第一或非门的第一输入端，第一或非门的输出端连接第二或非门的第一输入端，复制位线连接第二或非门的第二输入端；第二或非门的输出端连接第一或非门的第二输入端和与非门的第二输入端；与非门的输出端输出复制位线预充电信号并连接缓冲器的输入端，缓冲器的输出端输出位线预充电信号；第一或非门和第二或非门构成RS-触发器。
一种静态随机存储器的位线预充电自定时电路，该位线预充电自定时电路通过模拟正常位线的预充电过程，为静态随机存储器在不同工艺电压温度下的位线预充电操作提供精确的自定时。
一种静态随机存储器的位线预充电自定时电路，包括复制单元、复制位线预充电电路和状态机电路；复制单元通过复制位线连接复制位线预充电电路和状态机电路；状态机电路通过本地时钟连接静态随机存储器的控制电路与预译码器，状态机电路还通过复制预充电信号连接位线预充电与均衡电路和复制位线预充电电路，状态机电路还通过位线预充电信号连接位线预充电与均衡电路；
复制单元由N个并连在复制位线上的子复制单元组成；子复制单元包括PMOS上拉管、NMOS下拉管和NMOS访问管；PMOS上拉管的源极接VDD，栅极接VSS；NMOS下拉管的栅极接VSS，源极接地，漏极连接NMOS访问管的源极，NMOS访问管的漏极连接复制位线,NMOS访问管的栅极接VSS；子复制单元模拟处于保持模式时的正常存储单元，为复制位线提供负载；
复制位线预充电电路由复制位线预充电PMOS晶体管和复制位线复位NMOS管组成；PMOS晶体管的栅极连接复制位线预充电信号和NMOS管的栅极，PMOS晶体管的源极接VDD，PMOS晶体管的漏极连接复制位线和NMOS管的漏极，NMOS管的源极接地；当复制 位线预充电信号为低电平时，复制位线预充电PMOS晶体管打开，复制位线复位NMOS管关闭，复制位线预充电PMOS晶体管对复制位线充电；当复制位线预充电信号为高电平时，复制位线预充电PMOS晶体管关闭，复制位线复位NMOS管打开，复制位线复位NMOS管对复制位线放电，将其复位至低电平；
状态机由反相器、第一或非门、第二或非门、与非门和缓冲器组成；本地时钟LCLK连接反相器的输入端和与非门的第一输入端，反相器的输出端连接第一或非门的第一输入端，第一或非门的输出端连接第二或非门的第一输入端，复制位线连接第二或非门的第二输入端；第二或非门的输出端连接第一或非门的第二输入端和与非门的第二输入端；与非门的输出端输出复制位线预充电信号并连接缓冲器的输入端，缓冲器的输出端输出位线预充电信号；第一或非门和第二或非门构成RS-触发器。
相对于现有技术，本发明具有以下优点：该电路通过模拟正常位线的预充电过程，为静态随机存储器在不同工艺电压温度下的位线预充电操作提供精确的自定时。传统的基于反相器链延时产生预充电信号的电路，对于工艺电压温度(PVT)环境比较敏感，因此在设计时需要留出许多裕量，对静态存储器的读写访问时间和最小时钟周期会有负面影响。与传统的基于反相器链延时产生位线预充电信号的方法相比，本电路具有更好的抗工艺电压温度偏差的能力。
【附图说明】
图1为典型的静态随机存储器数据通路原理图。
图2为基于反相器链延时的位线预充电信号产生电路原理图。
图3为根据本发明实施的一个静态随机存储器实例图。
图4为复制单元的设计原理图。
图5为复制位线预充电电路设计原理图。
图6为状态机电路设计原理图。
图7为所示实例中主要信号的波形图。
【具体实施方式】
下面结合附图对本发明的实施方式做进一步描述。
如图3所示，图3为根据本发明实施的一个静态随机存储器实例。该静态随机存储器包括译码器301、存储阵列302、复制单元303、控制电路与预译码器304、位线预充电与均衡电路305、复制位线预充电电路306、状态机电路307和灵敏放大器与写驱动器308。
译码器301通过多条字线(WL)309连接存储阵列302，译码器301还通过多条预译码器输出(PRE_DEC)312连接控制电路与预译码器304。
存储阵列302还通过多条位线(BL)310连接位线预充电与均衡电路305和灵敏放大器与写驱动器308。
复制单元303通过复制位线(DBL)311连接复制位线预充电电路306和状态机电路307。
控制电路与预译码器304还通过本地时钟(LCLK)315连接状态机电路307；控制电路与预译码器304还通过灵敏放大器使能(SAE)316和写驱动器使能(WE)317连接灵敏放大器与写驱动器308。
位线预充电与均衡电路305通过复制预充电信号(DPRE_N)313连接状态机电路307和复制位线预充电电路306，位线预充电与均衡电路305还通过位线预充电信号(PRE_N)314连接状态机电路307。
请参阅图7所示实例中主要信号波形图，本发明静态随机存储器具体工作原理如下:
在外部时钟318(CLK)的上升沿，控制电路与译码器304产生本地时钟315(LCLK)。在本地时钟315(LCLK)的上升沿，触发状态机电路307，使得复制位线预充电信号313(DPRE_N)及其驱动后的位线预充电信号314(PRE_N)有效(低电平有效)。在复制位线预充电信号313(DPRE_N)的下降沿，复制位线预充电电路306对复制位线311(DBL)充 电，复制位线311(DBL)由低电平开始拉高。在位线预充电信号314(PRE_N)的下降沿，位线预充电与均衡电路305对正常的位线310(BL)进行预充电和均衡，正常位线310(BL)中为低电平的一端开始拉高。在复制位线311(DBL)的上升沿，触发状态机电路307复位，使得复制位线预充电信号313(DPRE_N)和位线预充电信号314(PRE_N)无效。在复制位线预充电信号313(DPRE_N)的上升沿，复制位线预充电电路306对复制位线311(DBL)放电，将其复位至低电平。在位线预充电信号314(PRE_N)的上升沿，位线310(BL)浮空，位线预充电操作结束。
根据译码器310的字线309(WL)译码结果以及控制电路与预译码器304产生的灵敏放大器使能316(SAE)和写驱动器使能317(WE)的值，灵敏放大器308对存储阵列302中的相应的存储单元进行读或写操作，写入数据319(D)被写入相应的存储单元，或者存储单元中的值出现在读出数据319(Q)端。
请参阅图4，图4为复制单元303的设计原理图。复制单元303由N个并连在复制位线311(DBL)上的子复制单元401～402组成。子复制单元401～402的原理图如403所示，包括PMOS上拉管404、NMOS下拉管406和NMOS访问管405。晶体管404～406的尺寸与正常存储器单元中的上拉管，下拉管，访问管的尺寸相同，其各端电平配置如图4所示：PMOS上拉管404的源极接VDD，栅极接VSS；NMOS下拉管406的栅极接VSS，源极接地，漏极连接NMOS访问管405的源极，NMOS访问管405的漏极连接复制位线311(DBL),NMOS访问管405的栅极接VSS。子复制单元403模拟处于保持模式时的正常存储单元，为复制位线311提供负载。
请参阅图5，图5为复制位线预充电电路306设计原理图。复制位线预充电电路306由复制位线预充电PMOS晶体管501和复制位线复位NMOS管502组成。PMOS晶体管501的栅极连接复制位线预充电信号313(DPRE_N)和NMOS管502的栅极，PMOS晶体管 501的源极接VDD，PMOS晶体管501的漏极连接复制位线311(DBL)和NMOS管502的漏极，NMOS管502的源极接地。当复制位线预充电信号313(DPRE_N)为低电平时，复制位线预充电PMOS晶体管501打开，和复制位线复位NMOS管502关闭，复制位线预充电PMOS晶体管501对复制位线311(DBL)充电；当复制位线预充电信号313(DPRE_N)为高电平时，复制位线预充电PMOS晶体管501关闭，和复制位线复位NMOS管502打开，和复制位线复位NMOS管502对复制位线311(DBL)放电，将其复位至低电平。
请参阅图6，图6为状态机电路307设计原理图。请参阅图5，图5为状态机电路设计原理图。该状态机由反相器601、第一或非门602、第二或非门603、与非门604和缓冲器605组成。本地时钟LCLK连接反相器601的输入端和与非门604的第一输入端，反相器601的输出端连接第一或非门602的第一输入端，第一或非门602的输出端连接第二或非门603的第一输入端，复制位线311(DBL)第二或非门603的第二输入端；第二或非门603的输出端连接第一或非门602的第二输入端和与非门604的第二输入端；与非门604的输出端输出复制位线预充电信号313(DPRE_N)并连接缓冲器605的输入端，缓冲器605的输出端输出位线预充电信号(PRE_N)314。其中第一或非门602的输出608连接到第二或非门603的一个输入端，第二或非门603的输出610连接到了第一或非门602的一个输入端，如此连接的两个或非门构成了一个简单RS-触发器。
当本地时钟315(LCLK)为低电平时，RS-触发器处于置位，RS-触发器输出610为高电平，本地时钟315(LCLK)和触发器输出610经过两输入与非门604后，复制位线预充电信号313(DPRE_N)为高电平，其经过缓冲器605以后的位线预充电信号314(PRE_N)也为高电平。
当本地时钟315(LCLK)的上升沿，RS-触发器任然处于置位状态，RS-触发器输出610为高电平，本地时钟315(LCLK)和触发器输出610经过两输入与非门604后，复制位线预 充电信号313(DPRE_N)为低电平，其经过缓冲器605以后的位线预充电信号314(PRE_N)也为低电平。
在复制位线311(DBL)的上升沿，RS-触发器复位，RS-触发器输出610为低电平，本地时钟315(LCLK)和触发器输出610经过两输入与非门604后，复制位线预充电信号313(DPRE_N)为高电平，其经过缓冲器605以后的位线预充电信号314(PRE_N)也为高电平。
请参阅图7，图7为所示实例中主要信号的波形图。在本地时钟(LCLK)的上升沿，复制位线预充电信号(DPRE_N)开始拉低。在复制位线预充电信号(DPRE_N)的下降沿，复制位线DBL开始拉高，位线预充电信号(PRE_N)开始拉低。在位线预充电信号(PRE_N)的下降沿，位线BL开始拉高。在复制位线DBL的上升沿，复制位线预充电信号(DPRE_N)开始拉高。在复制位线预充电信号(DPRE_N)的上升沿，位线预充电信号(PRE_N)开始拉高，复制位线DBL开始拉低。
Claims (9)
1.一种静态随机存储器，其特征在于，包括译码器、存储阵列、复制单元、控制电路与预译码器、位线预充电与均衡电路、复制位线预充电电路、状态机电路和灵敏放大器与写驱动器；
译码器通过多条字线(WL)连接存储阵列，译码器还通过多条预译码器输出(PRE_DEC)连接控制电路与预译码器；
存储阵列通过多条位线(BL)连接位线预充电与均衡电路和灵敏放大器与写驱动器；
复制单元通过复制位线(DBL)连接复制位线预充电电路和状态机电路；
控制电路与预译码器通过本地时钟(LCLK)连接状态机电路；控制电路与预译码器还通过灵敏放大器使能(SAE)和写驱动器使能(WE)连接灵敏放大器与写驱动器；
位线预充电与均衡电路通过复制预充电信号(DPRE_N)连接状态机电路和复制位线预充电电路，位线预充电与均衡电路还通过位线预充电信号(PRE_N)连接状态机电路。
2.根据权利要求1所述的静态随机存储器，其特征在于，所述复制单元，模拟正常位线上的负载，为复制位线提供负载。
3.根据权利要求1所述的静态随机存储器，其特征在于，所述复制位线预充电电路，模拟正常位线的预充电路，对复制位线进行预充电和复位操作。
4.根据权利要求1所述的静态随机存储器，其特征在于，所述状态机电路，控制复制位线预充电操作的开始与结束的状态转换，为正常位线预充电操作产生自定时信号。
5.根据权利要求1所述的静态随机存储器，其特征在于，复制单元由N个并连在复制位线(DBL)上的子复制单元组成；子复制单元包括PMOS上拉管(404)、NMOS下拉管(406)和NMOS访问管(405)；PMOS上拉管(404)的源极接VDD，栅极接VSS；NMOS下拉管(406)的栅极接VSS，源极接地，漏极连接NMOS访问管(405)的源极，NMOS访问管(405)的漏极连接复制位线(DBL),NMOS访问管(405)的栅极接VSS；子复制单元 模拟处于保持模式时的正常存储单元，为复制位线(DBL)提供负载。
6.根据权利要求1所述的静态随机存储器，其特征在于，复制位线预充电电路由复制位线预充电PMOS晶体管(501)和复制位线复位NMOS管(502)组成；PMOS晶体管(501)的栅极连接复制位线预充电信号(DPRE_N)和NMOS管(502)的栅极，PMOS晶体管(501)的源极接VDD，PMOS晶体管(501)的漏极连接复制位线(DBL)和NMOS管(502)的漏极，NMOS管(502)的源极接地；当复制位线预充电信号(DPRE_N)为低电平时，复制位线预充电PMOS晶体管(501)打开，复制位线复位NMOS管(502)关闭，复制位线预充电PMOS晶体管(501)对复制位线(DBL)充电；当复制位线预充电信号(DPRE_N)为高电平时，复制位线预充电PMOS晶体管(501)关闭，复制位线复位NMOS管(502)打开，复制位线复位NMOS管(502)对复制位线(DBL)放电，将其复位至低电平。
7.根据权利要求1所述的静态随机存储器，其特征在于，状态机由反相器(601)、第一或非门(602)、第二或非门(603)、与非门(604)和缓冲器(605)组成；本地时钟LCLK连接反相器(601)的输入端和与非门(604)的第一输入端，反相器(601)的输出端连接第一或非门(602)的第一输入端，第一或非门(602)的输出端连接第二或非门(603)的第一输入端，复制位线(DBL)连接第二或非门(603)的第二输入端；第二或非门(603)的输出端连接第一或非门(602)的第二输入端和与非门(604)的第二输入端；与非门(604)的输出端输出复制位线预充电信号(DPRE_N)并连接缓冲器(605)的输入端，缓冲器(605)的输出端输出位线预充电信号(PRE_N)；第一或非门602和第二或非门603构成RS-触发器。
8.一种静态随机存储器的位线预充电自定时电路，其特征在于，该位线预充电自定时电路通过模拟正常位线的预充电过程，为静态随机存储器在不同工艺电压温度下的位线预充电操作提供精确的自定时。
9.一种静态随机存储器的位线预充电自定时电路，其特征在于，包括复制单元、复制位 线预充电电路和状态机电路；
复制单元通过复制位线(DBL)连接复制位线预充电电路和状态机电路；
状态机电路通过本地时钟连接静态随机存储器的控制电路与预译码器，状态机电路还通过复制预充电信号(DPRE_N)连接位线预充电与均衡电路和复制位线预充电电路，状态机电路还通过位线预充电信号(PRE_N)连接位线预充电与均衡电路；
复制单元由N个并连在复制位线(DBL)上的子复制单元组成；子复制单元包括PMOS上拉管(404)、NMOS下拉管(406)和NMOS访问管(405)；PMOS上拉管(404)的源极接VDD，栅极接VSS；NMOS下拉管(406)的栅极接VSS，源极接地，漏极连接NMOS访问管(405)的源极，NMOS访问管(405)的漏极连接复制位线(DBL),NMOS访问管(405)的栅极接VSS；子复制单元模拟处于保持模式时的正常存储单元，为复制位线(DBL)提供负载；
复制位线预充电电路由复制位线预充电PMOS晶体管(501)和复制位线复位NMOS管(502)组成；PMOS晶体管(501)的栅极连接复制位线预充电信号(DPRE_N)和NMOS管(502)的栅极，PMOS晶体管(501)的源极接VDD，PMOS晶体管(501)的漏极连接复制位线(DBL)和NMOS管(502)的漏极，NMOS管(502)的源极接地；当复制位线预充电信号(DPRE_N)为低电平时，复制位线预充电PMOS晶体管(501)打开，复制位线复位NMOS管(502)关闭，复制位线预充电PMOS晶体管(501)对复制位线(DBL)充电；当复制位线预充电信号(DPRE_N)为高电平时，复制位线预充电PMOS晶体管(501)关闭，复制位线复位NMOS管(502)打开，复制位线复位NMOS管(502)对复制位线(DBL)放电，将其复位至低电平；
状态机由反相器(601)、第一或非门(602)、第二或非门(603)、与非门(604)和缓冲器(605)组成；本地时钟LCLK连接反相器(601)的输入端和与非门(604)的第一输 入端，反相器(601)的输出端连接第一或非门(602)的第一输入端，第一或非门(602)的输出端连接第二或非门(603)的第一输入端，复制位线(DBL)连接第二或非门(603)的第二输入端；第二或非门(603)的输出端连接第一或非门(602)的第二输入端和与非门(604)的第二输入端；与非门(604)的输出端输出复制位线预充电信号(DPRE_N)并连接缓冲器(605)的输入端，缓冲器(605)的输出端输出位线预充电信号(PRE_N)；第一或非门602和第二或非门603构成RS-触发器。
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