CN103745744A

CN103745744A - 一种提高sram良率的补偿电路

Info

Publication number: CN103745744A
Application number: CN201310723062.0A
Authority: CN
Inventors: 翁宇飞; 李有忠; 李二亮; 张其笑; 姜伟; 胡玉青
Original assignee: SUZHOU KUANWEN ELECTRONIC TECHNOLOGY Co Ltd
Current assignee: SUZHOU KUANWEN ELECTRONIC TECHNOLOGY Co Ltd
Priority date: 2013-12-25
Filing date: 2013-12-25
Publication date: 2014-04-23

Abstract

本发明公开了一种提高SRAM良率的补偿电路，包括PMOS补偿电路，所述PMOS补偿电路的时序追踪位线DBL输出端与时序追踪位线DBL路径上靠近时序追踪单元DummyCell连接，所述时序追踪位线DBL路径的另一端连接时序控制电路FSMLogic，所述时序控制电路FSMLogic通过灵敏放大器使能信号路径SAEN与灵敏放大器SA连接，所述时序追踪单元DummyCell的另一端连接追踪字线DWL，所述追踪字线DWL与字线WL连接。本发明可以有效避免了DeltaV落在PFNS工艺角下；并且给出了一种结构简单的DummyCell结构，有利于减小面积和功耗。

Description

一种提高SRAM良率的补偿电路

技术领域

本发明涉及电路领域，具体涉及一种提高SRAM良率的补偿电路。

背景技术

随着制造工艺的不断进步，半导体存储器件的尺寸变得越来越小，速度变得越来越快，同时功耗也有了显著降低。静态随机存储器SRAM作为一种易失性存储器被广泛应用于电脑、手机等电子产品中。通常一个SRAM由存储单元、行列译码器、读写控制电路、灵敏放大器等部分组成。这些模块按照指定的工艺，被有序的集成在一块半导体芯片上，以实现数据的存储功能。

因此在现代纳米尺度的半导体器件中，由于制造工艺的原因，原本设计相同的晶体管会有不同程度的偏差。随机参杂波动，聚焦、曝光、刻蚀等因素的差异都会造成晶体管有效够到长度(Leff)和阈值电压(Vth)的波动。工艺偏差对电路性能有着显著影响，并且增加了对整体电路模拟的难度。因此在90纳米技术节点特别是后续的40纳米乃至22纳米，这些问题是我们所必须引起重视的。尽管考虑工艺偏差而保留相对较大的设计余量会增加设计复杂性，耗费更大的成本，但是如果不考虑将会导致电路性能的降低甚至是电路功能的无法实现。

对于先进互补金属氧化物半导体CMOS工艺下存储器，SRAM的良率会受到工艺偏差带来的不良效应的显著影响。特别是在40纳米及以下技术节点，不对抗工艺偏差设计特定的电路，会使SRAM的良率明显降低。由于工艺偏差的存在导致不同的存储器单元具有不同的数据读取速度。这样一来，速度较慢的存储单元需要较长的读取时间，而那些速度相对快的单元读取时间短，从而产生了时序的不一致性。除此之外，存储单元的外围电路同样存在着受工艺偏差影响的问题，沿着不同的路径信号传输的延时不同。再加上电压、温度的变化，这些时序的差异会导致数据在存储器中不能进行正确的读取操作。

关于SRAM的读取电路，一种常见的设计方法如图1所示。图中包含若干存储单元（Memory Cell），存储单元列选择电路（Column-Mux），灵敏放大器（SA）,时序追踪单元（Dummy Cell），时序追踪位线（DBL）路径，时序控制电路（FSM Logic）以及灵敏放大器使能信号路径（SAEN）。在对存储单元进行读操作时，当字线（WL）打开，追踪字线（DWL）同时打开，原本充电为高电平的存储单元一条位线进行放电，使存储单元的两条位线之间行成电压差。与此同时，原为高电平的Dummy Cell的DBL路径如同存储单元的位线一样放电，当DBL降到一定值时就会触发时序控制电路产生一个使能信号通过SAEN路径打开灵敏放大器，打开的灵敏放大器识别此时刻存储单元位线的电压差，从而输出读取相应存储单元的数据。

为了模拟CMOS工艺中晶体管的偏差，常将MOS管分成快速(Fast)、标准(Typical)、慢速(Slow)三种，从而可以将NMOS分为快速NMOS(FN)、标准NMOS(TN)、慢速NMOS(SN)，同样PMOS也可以分为快速PMOS(FP)、标准PMOS(TP)、慢速PMOS(SP)。如图1中所示的SRAM数据读取电路，存储单元BL路径和跟着单元DBL路径一样，其中的NMOS占主要地位，而SAEN路径同时由NMOS和PMOS控制。当WL和DWL同时打开时，BL路径上的放电时间是DBL路径和SAEN路径上延时的总和，而SAEN路径上的延时受PMOS的影响不可忽略。因此考虑到半导体器件制造过程中的工艺偏差，往往在PMOS为快速，NMOS为慢速，即PFNS工艺角时，灵敏放大器读取存储单元位线电压差（DeltaV）的值最小，并且与慢速PMOS，快速NMOS的PSNF工艺角下的DeltaV差距过大。这样一来会使在NMOS和PMOS速度都最慢的最差工艺角下DeltaV的裕度过大，直接影响到SRAM读取速度的优化，给良率的提高带来不利地影响。

另外，图1中的Dummy Cell往往会采用类似于存储单元的结构，如图2所示。其中MN1和MN2构成传输管，MP3、MN5和MP4、MN6组成的一对反相器相耦合。与传统6管SRAM存储单元不同的是DBLB一直被固定在高电平Vdd，另外传输管MN2源极和漏极相连。当追踪信号给字线（DWL）充电使之为高电平，MN1、MN2打开使得Node0被拉到低电平，从而使原先预充到高电平的DBL放电，模拟存储单元位线的放电过程。这样的设计虽然在精度上有一定的提高，但在对面积和功耗要求更高的电路中不具备优势。

发明内容

本发明的目的在于克服现有技术存在的问题，提供一种提高SRAM良率的补偿电路，在半导体制造工艺存在偏差的条件下，应用本发明提出的补偿电路，可以有效的提高SRAM的良率。

为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现：

一种提高SRAM良率的补偿电路，包括PMOS补偿电路，所述PMOS补偿电路的时序追踪位线DBL输出端与时序追踪位线DBL路径上靠近时序追踪单元Dummy Cell连接，所述时序追踪位线DBL路径的另一端连接时序控制电路FSM Logic，所述时序控制电路FSM Logic通过灵敏放大器使能信号路径SAEN与灵敏放大器SA连接，所述时序追踪单元Dummy Cell的另一端连接追踪字线DWL，所述追踪字线DWL与字线WL连接，所述字线WL上连接有n个存储单元且n=1,2,3，…，所述存储单元与列选择电路Column-Mux连接。

进一步的，所述PMOS补偿电路包括一个反相器INV和三个P型MOS管MP1、MP2和MP3，所述MP1和所述MP3串联，所述MP1和所述MP3的栅极都与所述反相器INV的输出端连接，所述MP3的漏极与所述MP2的栅极连接到所述时序追踪位线DBL上，所述MP2的漏极和所述MP3的源极连接。

本发明的有益效果:

本发明提出了可以有效避免了DeltaV落在PFNS工艺角下；并且给出了一种结构简单的Dummy Cell结构，有利于减小面积和功耗。

附图说明

图1是传统的SRAM读取电路示意图；

图2是传统的一种6管Dummy Cell结构示意图；

图3是本发明的呆PMOS补偿电路的SRAM读取电路示意图；

图4是本发明的一种PMOS补偿电路示意图；

图5是一种Dummy Cell结构示意图。

具体实施方式

下面将参考附图并结合实施例，来详细说明本发明。

如图3所示，一种提高SRAM良率的补偿电路，包括PMOS补偿电路，所述PMOS补偿电路的时序追踪位线DBL输出端与时序追踪位线DBL路径上靠近时序追踪单元Dummy Cell连接，所述时序追踪位线DBL路径的另一端连接有时序控制电路FSM Logic，所述时序控制电路FSM Logic通过灵敏放大器使能信号路径SAEN与灵敏放大器SA连接，所述时序追踪单元Dummy Cell的另一端连接追踪字线DWL，所述追踪字线DWL与字线WL连接，所述字线WL上连接有n个存储单元且n=1,2,3，…，所述存储单元与列选择电路Column-Mux连接。

进一步的，如图4所示，所述PMOS补偿电路包括一个反相器INV和三个P型MOS管MP1、MP2和MP3，所述MP1和所述MP3串联，所述MP1和所述MP3的栅极都与所述反相器INV的输出端连接，所述MP3的漏极与所述MP2的栅极连接到所述时序追踪位线DBL上，所述MP2的漏极和所述MP3的源极连接。

本发明的原理：

当MOS管工作在PFNS工艺角时，通过该补偿电路补偿一定的DBL电流，使灵敏放大器读取的DeltaV值变大，从而让最小DeltaV落到最坏工艺角条件下，保证SRAM的良率。

如图4所示，所有PMOS管的衬底接高电平。当受到工艺偏差影响，PMOS为快速时，一旦反相器的输出为低，流经串联PMOS管MP1、MP3的电流较大，因而给Dummy Cell的DBL补充电流的速度较快。如若DBL电位降低到一定程度时，PMOS管MP2导通，这样一来就形成了一条与MP1、MP3分流的另一通路，从而降低了给DLB补偿电流的速度，最终达到缩小PFNS与PSNF工艺角之间灵敏放大器DeltaV的差值，使得最小DeltaV在最坏条件下产生，以保证SRAM良率的目的。

此外，图5给出了一种简单、实用的Dummy Cell结构。其中通过一个PMOS管MP在预充电Pre信号的控制下给DBL充电，当DBL为高电平时有效。又通过一个PMOS管MN在DWL信号控制下使DBL放电，当WL为高时有效。图中Dummy Cell的充放电过程反映存储单元数据读取的过程，保证读取时序的正确性，同时兼具面积、功耗小等优点。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种提高SRAM良率的补偿电路，包括PMOS补偿电路，其特征在于，所述PMOS补偿电路的时序追踪位线DBL输出端与时序追踪位线DBL路径上靠近时序追踪单元Dummy Cell连接，所述时序追踪位线DBL路径的另一端连接时序控制电路FSM Logic，所述时序控制电路FSM Logic通过灵敏放大器使能信号路径SAEN与灵敏放大器SA连接，所述时序追踪单元Dummy Cell的另一端连接追踪字线DWL，所述追踪字线DWL与字线WL连接，所述字线WL上连接有n个存储单元且n=1,2,3，…，所述存储单元与列选择电路Column-Mux连接。

2.根据权利要求1所述的提高SRAM良率的补偿电路，其特征在于，所述PMOS补偿电路包括一个反相器INV和三个P型MOS管MP1、MP2和MP3，所述MP1和所述MP3串联，所述MP1和所述MP3的栅极都与所述反相器INV的输出端连接，所述MP3的漏极与所述MP2的栅极连接到所述时序追踪位线DBL上，所述MP2的漏极和所述MP3的源极连接。