CN104637531A - Sram存储模块及其灵敏放大器电路 - Google Patents

Abstract

本发明属于电子领域，尤其涉及一种SRAM存储模块及其灵敏放大器电路。本发明提供的SRAM存储模块及其灵敏放大器电路，可以通过一个与预充电路单元相接的预充控制电路单元，在预充控制电路单元的控制信号从0变成1的过程中，在预充控制电路的输出端产生一个低电平脉冲，灵敏放大器电路在低电平脉冲阶段，对电路进行预充；通过对脉冲宽度的控制，可以实现对预充电时间的控制。并且，在控制信号长期处于一个固定信号的状态下，并不对电路进行预充操作，进而减少了电路的预充电时间和不必要的对不工作的放大器的预充操作，减少了整个电路模块的预充电时间，降低了电路的静态功耗，进而可以降低芯片的功耗。

Description

SRAM存储模块及其灵敏放大器电路

技术领域

本发明属于电子领域，尤其涉及一种SRAM存储模块及其灵敏放大器电路。

背景技术

随着集成电路的飞速发展，晶体管的特征尺寸逐渐缩小，电路工作电压不断降低，有效地降低了芯片的功耗。但是芯片的工作电压并没有随着工艺尺寸的不断缩小而有较大的降低，晶体管的阈值电压也没有很大的降低；为了使晶体管能够正常工作，必须满足一定的工作电压，芯片的工作电压不可能无限制的降低，因此，芯片的功耗问题已经成为制约芯片发展的因素之一，降低芯片的功耗已经成为集成电路设计工作者重要的工作。特别是随着晶体管的尺寸进入深亚微米工艺，一方面，芯片的线电容、电阻等引起的时序问题和功耗问题在时序和功耗分析中所占的比重也越来越大，静态功耗已经成为影响功耗的主要因素之一，另一方面，通过降低电路的电压来降低电路功耗的方法已经没有很大的作用。因此，有效降低芯片的静态功耗，可以有效降低芯片的功耗，达到降低功耗的目标。

对于一个芯片来说，SRAM存储模块是必不可少的，一个基本的SRAM模块主要由：译码电路模块、存储电路阵列模块、数据输入输出模块和灵敏放大器模块组成。灵敏放大器在SRAM存储模块中，可以对存储电路阵列模块中的电信号进行放大，保证电路能够正常工作。通过降低灵敏放大器的功耗也可以达到降低芯片功耗的目的。传统的CMOS灵敏放大器电路如图1所示。

参见图1，灵敏放大器电路由预充电路、运算放大电路和数据输入输出端口组成。对于灵敏放大器电路，无论是读还是写，首先要对灵敏放大器电路进行预充，将电路中的1和2节点预充到高电平状态，然后将存储单元的数据读入到灵敏放大器中，再通过对电路的放电作用，将数据存储到节点1和节点2上，在OE信号为1的情况下，实现对信号的放大作用。由于漏电流的存在，在将节点1和节点2预充为高电平后，由于电流的泄漏，会产生静态功耗，造成电路功耗的增加。而且，在传统的灵敏放大器电路的使用过程中，为了保持电路的高速状态，在通常情况下会保持电路的预充状态，使得电路的漏电流功耗保持在一个很大的固定值状态，造成不必要的功耗损失。一般的，解决上述问题的方法通常是采用看门狗技术，使不需要工作的电路处于休眠状态，在需要的时候才启用这部分电路，来达到降低功耗的目的。但是，对于这一个模块来说，处于工作状态的模块，其漏电流功耗并没有降低。

发明内容

有鉴于此，本发明的目的首先即在于提供一种高速低功耗的灵敏放大器电路，以减少电路的预充电时间和不必要的对不工作放大器的预充操作，降低了电路的静态功耗。

为了实现上述目的，本发明提供的灵敏放大器电路，包括相互连接的预充电路单元、运算放大电路单元和输入输出电路单元，作为改进，所述灵敏放大器电路还包括一个与所述预充电路单元相接、对其进行控制的预充控制电路单元；

所述预充控制电路单元用于在其控制信号从0变1的过程中产生一个低电平脉冲，在低电平脉冲阶段对电路进行预充，通过对该脉冲宽度的控制，实现对预充电路单元的控制，减少整个电路的预充电时间，降低电路的静态功耗。

另一方面，本发明的目的还在于提供一种SRAM存储模块。该SRAM存储模块包括一灵敏放大器电路，该灵敏放大器电路包括相互连接的预充电路单元、运算放大电路单元和输入输出电路单元，作为改进，所述灵敏放大器电路还包括一个与所述预充电路单元相接、对其进行控制的预充控制电路单元；

所述预充控制电路单元用于在其控制信号从0变1的过程中产生一个低电平脉冲，在低电平脉冲阶段对电路进行预充，通过对该脉冲宽度的控制，实现对预充电路单元的控制，减少整个电路的预充电时间，降低电路的静态功耗。

具体地，根据本发明提供的SRAM存储模块及其灵敏放大器电路，可以通过一个与预充电路单元相接的预充控制电路单元，在预充控制电路单元的控制信号从0变成1的过程中，产生一个低电平脉冲，灵敏放大器电路在低电平脉冲阶段，对电路进行预充；通过对脉冲宽度的控制，可以实现对预充电路单元的控制。并且，在控制信号长期处于一个固定信号的状态下，并不对电路进行预充操作，进而减少了电路的预充电时间和不必要的对不工作的放大器的预充操作，减少了整个电路模块的预充电时间，降低了电路的静态功耗，进而可以降低芯片的功耗。

附图说明

图1是传统的CMOS灵敏放大器电路的结构示意图；

图2是本发明实施例提供的灵敏放大器电路的结构框图；

图3是本发明优选实施例提供的灵敏放大器电路的结构示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

图2是本发明实施例提供的灵敏放大器电路的结构框图；为了便于说明，仅示出了与本实施例相关的部分，如图所示：

灵敏放大器电路，包括依次相互连接的预充电路单元200、运算放大电路单元300和输入输出电路单元400。作为改进，该灵敏放大器电路还包括一个预充控制电路单元100。该预充控制电路单元100与所述预充电路单元200直接相接，能够实现对预充电路单元200的控制。

具体地，预充控制电路单元100主要用于在其控制信号从0变成1的过程中产生一个低电平脉冲，而在此低电平脉冲阶段对电路进行预充，进而通过对该脉冲宽度的控制，可以实现对预充电路单元200的控制、即预充电时间的控制。并且，在控制信号长期处于一个固定信号的状态下，不对电路进行预充操作，可以减少电路的预充电时间和不必要的对不工作的放大器的预充操作，进而减少了整个电路模块的预充电时间，降低了电路的静态功耗，进而可以降低芯片的功耗。

在具体实施过程中，预充控制电路单元100的构成和连接方式可以有很多种实现方式，只要能在控制信号从0变成1的过程中产生一个低电平脉冲、并且在低电平脉冲阶段对电路进行预充，通过对该脉冲宽度的控制，可以实现对预充电路单元200控制的即可。

图3即示出了本发明优选实施例提供的灵敏放大器电路的结构示意图。同样的，为了便于说明，也仅示出了与实施例相关的部分，如图所示：

灵敏放大器电路包括相互连接的预充控制电路单元100、预充电路单元200、运算放大电路单元300和输入输出电路单元400。

作为本发明的一优选实施例，预充控制电路单元100包括NMOS晶体管MN7、NMOS晶体管MN8、NMOS晶体管MN9、PMOS晶体管MP8、PMOS晶体管MP9和PMOS晶体管MP10。

具体地，PMOS晶体管MP8的栅极、NMOS晶体管MN7的栅极、PMOS晶体管MP9的栅极和NMOS晶体管MN8的栅极同时接预充控制信号A，PMOS晶体管MP8的源极和衬底、PMOS晶体管MP9的源极和衬底、PMOS晶体管MP10的源极和衬底都接电源VDD；PMOS晶体管MP8的漏极接NMOS晶体管MN7的源极；该PMOS晶体管MP8漏极与NMOS晶体管MN7源极的共接端还同时接MMOS晶体管MN9的栅极和PMOS晶体管MP10的栅极，MMOS晶体管MN9的源极接NMOS晶体管MN8的漏极，NMOS晶体管MN8的源极、PMOS晶体管MP9的漏极和PMOS晶体管MP10的漏极共接、并输出信号A1给预充电路单元200，NMOS晶体管MN7的漏极和衬底、NMOS晶体管MN9的漏极和衬底以及NMOS晶体管MN8的衬底都接地。

在上述电路结构中，PMOS晶体管MP8和NMOS晶体管MN7共同构成了一个反相器，在预充控制信号A从0变成1的过程中，由于该反相器的延时作用和反向作用，在输出端产生一个低电平脉冲信号A1给预充电路单元200，灵敏放大器电路在低电平脉冲阶段，对电路进行预充。

作为本发明的一优选实施例，预充电路单元200包括PMOS晶体管MP1、PMOS晶体管MP2和PMOS晶体管MP3。

具体地，PMOS晶体管MP1的栅极、PMOS晶体管MP2的栅极和PMOS晶体管MP3的栅极都接预充控制电路单元100输出端输出的信号A1，PMOS晶体管MP1的源极和衬底、PMOS晶体管MP2的源极和衬底都接电源VDD，PMOS晶体管MP1漏极与PMOS晶体管MP3源极的共接端作为该预充电路单元200的第一输出端NET1，PMOS晶体管MP2漏极与PMOS晶体管MP3漏极的共接端作为该预充电路单元200的第二输出端NET2。

作为本发明的一优选实施例，运算放大电路单元300包括PMOS晶体管MP4、PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3和NMOS晶体管MN4。

具体地，PMOS晶体管MP4的源极和衬底接电源VDD，PMOS晶体管MP4的栅极和NMOS晶体管MN1的栅极同时接预充电路单元200的第一输出端NET1，PMOS晶体管MP4的漏极和NMOS晶体管MN1的源极同时接预充电路单元200的第二输出端NET2，NMOS晶体管MN1的漏极接NMOS晶体管MN2的源极，NMOS晶体管MN2的栅极接运算控制信号OE，NMOS晶体管MN1的衬底、NMOS晶体管MN2的漏极和衬底都接地；

PMOS晶体管MP5的源极和衬底接电源VDD，PMOS晶体管MP5的栅极和NMOS晶体管MN3的栅极同时接预充电路单元200的第二输出端NET2，PMOS晶体管MP5的漏极和NMOS晶体管MN3的源极同时接预充电路单元200的第一输出端NET1，NMOS晶体管MN3的漏极接NMOS晶体管MN4的源极，NMOS晶体管MN4的栅极也接所述运算控制信号OE，NMOS晶体管MN3的衬底、NMOS晶体管MN4的漏极和衬底都接地；

PMOS晶体管MP6的源极和衬底、PMOS晶体管MP7的源极和衬底都接电源VDD，PMOS晶体管MP6的栅极和PMOS晶体管MP7的漏极共同接预充电路单元200的第二输出端NET2，同时该共接端也作为所述运算放大电路单元300的第二输出端接所述输入输出电路单元400，PMOS晶体管MP6的漏极和PMOS晶体管MP7的栅极共同接所述预充电路单元200的第一输出端NET1，同时该共接端也作为运算放大电路单元300的第一输出端接所述输入输出电路单元400。同时，预充电路单元200的第一输出端NET1也向外输出一个OUT信号。

作为本发明的一优选实施例，输入输出电路单元400包括：NMOS晶体管MN5和NMOS晶体管MN6。

具体地，NMOS晶体管MN5的栅极和NMOS晶体管MN6的栅极同时接读写控制信号B，NMOS晶体管MN5的源极接运算放大电路单元300的第一输出端，NMOS晶体管MN5的漏极为D信号端，NMOS晶体管MN6的源极接运算放大电路单元300的第二输出端，NMOS晶体管MN6的漏极为DN信号端，NMOS晶体管MN5的衬底和NMOS晶体管MN6的衬底都接地。

如图3所示的灵敏放大器电路，其工作原理如下：

当电路工作在预充模式时，运算控制信号OE为逻辑低电平信号，输入输出控制信号B也为逻辑低电平信号；此时，控制预充控制信号A在使其由逻辑低电平变为逻辑高电平的状态下，通过PMOS晶体管MP8和NMOS晶体管MN7组成的反相器和一个与非门，产生一个低电平脉冲信号，对电路进行预充电，充电的时间与这个反相器的延时有关，反相器的延时越大，预充电的时间越长。在其他信号状态下，不对电路进行预充电操作。

当电路工作在读模式时，预充控制信号A不变或者由逻辑高电平变为逻辑低电平，不对电路进行预充；此时，读写控制信号B为高电平状态，信号可以通过D和DN信号端读入运算放大器电路单元中，通过PMOS晶体管MP6和PMOS晶体管MP7的上拉作用，将信号快速读入到运算器中，然后将运算控制信号OE变为逻辑高电平状态，此时电路进行运算放大过程，然后信号通过out端读出或者通过D和DN信号端读出。

当电路工作在写模式时，预充控制信号A不变或者由逻辑高电平变为逻辑低电平，不对电路进行预充；此时，读写控制信号B为高电平状态，信号可以通过D和DN信号端将信号读入运算放大器中，通过PMOS晶体管MP6和PMOS晶体管MP7的上拉作用，将信号快速读入到运算器中，然后将运算控制信号OE变为逻辑高电平状态，将数据保存在运算放大电路中，然后通过D和DN信号端，将数据写入到存储单元中。

与现有技术相比，本发明实施例提供的灵敏放大器电路具有如下有益效果：

首先，通过预充控制电路单元，控制了电路的预充时间，电路的预充时间与反相器的延时有关，延时越大，预充电时间越长。其次，当预充控制信号长期不变时，说明电路没有工作，此时，通过预充控制电路单元的控制，不会对电路进行预充，只有当预充控制信号A从逻辑低电平到逻辑高电平变化后的一段时间内，才会对电路进行预充；当超过反相器的延时时间后，就不会对电路进行预充操作。通过上述这些操作控制，可以实现降低电路功耗的目的。

另一方面，通过电路中的PMOS晶体管MP6和PMOS晶体管MP7的上拉作用，可以使得电路能够快速地将信号读入到灵敏放大器中，提高了数据读入的效率。

此外，本发明实施例还提供一种SRAM存储模块。该SRAM存储模块包括译码电路、存储电路阵列和灵敏放大器电路等，作为改进，该SRAM存储模块中的灵敏放大器电路，除了包括相互连接的预充电路单元、运算放大电路单元和输入输出电路单元之外，还包括一个与所述预充电路单元相接、对其进行控制的预充控制电路单元。该预充控制电路单元用于在控制信号从0变1的过程中产生一个低电平脉冲，在低电平脉冲阶段对电路进行预充，通过对该脉冲宽度的控制，实现对预充电路单元的控制，减少整个电路的预充电时间，降低电路的静态功耗。

具体地，预充控制电路单元的构成和连接方式可以有很多种实现方式，只要能在控制信号从0变成1的过程中产生一个低电平脉冲、并且在低电平脉冲阶段对电路进行预充，通过对该脉冲宽度的控制，可以实现对预充电路单元控制的即可。

作为一优选实施例，所述预充控制电路单元包括NMOS晶体管MN7、NMOS晶体管MN8、NMOS晶体管MN9、PMOS晶体管MP8、PMOS晶体管MP9和PMOS晶体管MP10。

具体地，PMOS晶体管MP8的栅极、NMOS晶体管MN7的栅极、PMOS晶体管MP9的栅极和NMOS晶体管MN8的栅极同时接预充控制信号A，PMOS晶体管MP8的源极和衬底、PMOS晶体管MP9的源极和衬底、PMOS晶体管MP10的源极和衬底都接电源VDD；PMOS晶体管MP8的漏极接NMOS晶体管MN7的源极；该PMOS晶体管MP8漏极与NMOS晶体管MN7源极的共接端还同时接MMOS晶体管MN9的栅极和PMOS晶体管MP10的栅极，MMOS晶体管MN9的源极接NMOS晶体管MN8的漏极，NMOS晶体管MN8的源极、PMOS晶体管MP9的漏极和PMOS晶体管MP10的漏极共接、并输出信号A1给预充电路单元200，NMOS晶体管MN7的漏极和衬底、NMOS晶体管MN9的漏极和衬底以及NMOS晶体管MN8的衬底都接地。

作为本发明的一优选实施例，该SRAM存储模块的灵敏放大器电路中的预充电路单元包括PMOS晶体管MP1、PMOS晶体管MP2和PMOS晶体管MP3.

具体地，PMOS晶体管MP1的栅极、PMOS晶体管MP2的栅极和PMOS晶体管MP3的栅极都接预充控制电路单元输出端输出的信号A1，PMOS晶体管MP1的源极和衬底、PMOS晶体管MP2的源极和衬底都接电源VDD，PMOS晶体管MP1漏极与PMOS晶体管MP3源极的共接端作为该预充电路单元的第一输出端NET1，PMOS晶体管MP2漏极与PMOS晶体管MP3漏极的共接端作为该预充电路单元的第二输出端NET2。

作为本发明的一优选实施例，该SRAM存储模块的灵敏放大器电路中的运算放大电路单元包括PMOS晶体管MP4、PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3和NMOS晶体管MN4。

具体地，PMOS晶体管MP4的源极和衬底接电源VDD，PMOS晶体管MP4的栅极和NMOS晶体管MN1的栅极同时接预充电路单元的第一输出端NET1，PMOS晶体管MP4的漏极和NMOS晶体管MN1的源极同时接预充电路单元的第二输出端NET2，NMOS晶体管MN1的漏极接NMOS晶体管MN2的源极，NMOS晶体管MN2的栅极接运算控制信号OE，NMOS晶体管MN1的衬底、NMOS晶体管MN2的漏极和衬底都接地；

PMOS晶体管MP5的源极和衬底接电源VDD，PMOS晶体管MP5的栅极和NMOS晶体管MN3的栅极同时接预充电路单元的第二输出端NET2，PMOS晶体管MP5的漏极和NMOS晶体管MN3的源极同时接预充电路单元的第一输出端NET1，NMOS晶体管MN3的漏极接NMOS晶体管MN4的源极，NMOS晶体管MN4的栅极也接所述运算控制信号OE，NMOS晶体管MN3的衬底、NMOS晶体管MN4的漏极和衬底都接地；

PMOS晶体管MP6的源极和衬底、PMOS晶体管MP7的源极和衬底都接电源VDD，PMOS晶体管MP6的栅极和PMOS晶体管MP7的漏极共同接预充电路单元的第二输出端NET2，同时该共接端也作为所述运算放大电路单元的第二输出端接所述输入输出电路单元，PMOS晶体管MP6的漏极和PMOS晶体管MP7的栅极共同接所述预充电路单元的第一输出端NET1，同时该共接端也作为运算放大电路单元的第一输出端接所述输入输出电路单元。同时，预充电路单元200的第一输出端NET1也向外输出一个OUT信号。

作为本发明的一优选实施例，该SRAM存储模块的灵敏放大器电路中的输入输出电路单元包括：NMOS晶体管MN5和NMOS晶体管MN6。

具体地，NMOS晶体管MN5的栅极和NMOS晶体管MN6的栅极同时接读写控制信号B，NMOS晶体管MN5的源极接运算放大电路单元的第一输出端，NMOS晶体管MN5的漏极为D信号端，NMOS晶体管MN6的源极接运算放大电路单元的第二输出端，NMOS晶体管MN6的漏极为DN信号端，NMOS晶体管MN5的衬底和NMOS晶体管MN6的衬底都接地。

同样的，根据本发明提供的SRAM存储模块，其包括的灵敏放大器电路可以通过一个与预充电路单元相接的预充控制电路单元，在预充控制电路单元的控制信号从0变成1的过程中，产生一个低电平脉冲，灵敏放大器电路在低电平脉冲阶段，对电路进行预充；通过对脉冲宽度的控制，可以实现对预充电路单元的控制。并且，在控制信号长期处于一个固定信号的状态下，并不对电路进行预充操作，进而减少了电路的预充电时间和不必要的对不工作的放大器的预充操作，减少了整个电路模块的预充电时间，降低了电路的静态功耗，进而可以降低芯片的功耗。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，尽管参照前述实施例对本发明进行了较详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改、或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种灵敏放大器电路，包括相互连接的预充电路单元、运算放大电路单元和输入输出电路单元，其特征在于，所述灵敏放大器电路还包括一个与所述预充电路单元相接、对其进行控制的预充控制电路单元；

所述预充控制电路单元用于在其控制信号从0变1的过程中产生一个低电平脉冲，在低电平脉冲阶段对电路进行预充，通过对该脉冲宽度的控制，实现对预充电路单元的控制，减少整个电路的预充电时间，降低电路的静态功耗。

2.如权利要求1所述的灵敏放大器电路，其特征在于，所述预充控制电路单元包括NMOS晶体管MN7、NMOS晶体管MN8、NMOS晶体管MN9、PMOS晶体管MP8、PMOS晶体管MP9和PMOS晶体管MP10；

所述PMOS晶体管MP8的栅极、NMOS晶体管MN7的栅极、PMOS晶体管MP9的栅极和NMOS晶体管MN8的栅极同时接预充控制信号A，所述PMOS晶体管MP8的源极和衬底、所述PMOS晶体管MP9的源极和衬底、所述PMOS晶体管MP10的源极和衬底都接电源VDD，所述PMOS晶体管MP8的漏极接所述NMOS晶体管MN7的源极；所述PMOS晶体管MP8漏极与NMOS晶体管MN7源极的共接端还同时接所述MMOS晶体管MN9的栅极和PMOS晶体管MP10的栅极，所述MMOS晶体管MN9的源极接NMOS晶体管MN8的漏极，所述NMOS晶体管MN8的源极、PMOS晶体管MP9的漏极和PMOS晶体管MP10的漏极共接、并输出信号A1给所述预充电路单元，所述NMOS晶体管MN7的漏极和衬底、NMOS晶体管MN9的漏极和衬底以及NMOS晶体管MN8的衬底都接地。

3.如权利要求1或2所述的灵敏放大器电路，其特征在于，所述预充电路单元包括PMOS晶体管MP1、PMOS晶体管MP2和PMOS晶体管MP3；

所述PMOS晶体管MP1的栅极、PMOS晶体管MP2的栅极和PMOS晶体管MP3的栅极都接所述预充控制电路单元的输出端，所述PMOS晶体管MP1的源极和衬底、PMOS晶体管MP2的源极和衬底都接电源VDD，所述PMOS晶体管MP1漏极与PMOS晶体管MP3源极的共接端为所述预充电路单元的第一输出端，所述PMOS晶体管MP2漏极与PMOS晶体管MP3漏极的共接端为所述预充电路单元的第二输出端。

4.如权利要求3所述的灵敏放大器电路，其特征在于，所述运算放大电路单元包括PMOS晶体管MP4、PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3和NMOS晶体管MN4；

所述PMOS晶体管MP4的源极和衬底接电源VDD，所述PMOS晶体管MP4的栅极和NMOS晶体管MN1的栅极同时接所述预充电路单元的第一输出端，所述PMOS晶体管MP4的漏极和NMOS晶体管MN1的源极同时接所述预充电路单元的第二输出端，所述NMOS晶体管MN1的漏极接所述NMOS晶体管MN2的源极，所述NMOS晶体管MN2的栅极接运算控制信号OE，所述NMOS晶体管MN1的衬底、NMOS晶体管MN2的漏极和衬底都接地；

所述PMOS晶体管MP5的源极和衬底接电源VDD，所述PMOS晶体管MP5的栅极和NMOS晶体管MN3的栅极同时接所述预充电路单元的第二输出端，所述PMOS晶体管MP5的漏极和NMOS晶体管MN3的源极同时接所述预充电路单元的第一输出端，所述NMOS晶体管MN3的漏极接所述NMOS晶体管MN4的源极，所述NMOS晶体管MN4的栅极也接所述运算控制信号OE，所述NMOS晶体管MN3的衬底、NMOS晶体管MN4的漏极和衬底都接地；

所述PMOS晶体管MP6的源极和衬底、PMOS晶体管MP7的源极和衬底都接电源VDD，所述PMOS晶体管MP6的栅极和PMOS晶体管MP7的漏极共同接所述预充电路单元的第二输出端，同时该共接端也作为所述运算放大电路单元的第二输出端接所述输入输出电路单元，所述PMOS晶体管MP6的漏极和PMOS晶体管MP7的栅极共同接所述预充电路单元的第一输出端，同时该共接端也作为所述运算放大电路单元的第一输出端接所述输入输出电路单元。

5.如权利要求4所述的灵敏放大器电路，其特征在于，所述输入输出电路单元包括：NMOS晶体管MN5和NMOS晶体管MN6；

所述NMOS晶体管MN5的栅极和NMOS晶体管MN6的栅极同时接读写控制信号B，所述NMOS晶体管MN5的源极接所述运算放大电路单元的第一输出端，所述NMOS晶体管MN5的漏极为D信号端，所述NMOS晶体管MN6的源极接所述运算放大电路单元的第二输出端，所述NMOS晶体管MN6的漏极为DN信号端，所述NMOS晶体管MN5的衬底和NMOS晶体管MN6的衬底都接地。

6.一种SRAM存储模块，包括一灵敏放大器电路，该灵敏放大器电路包括相互连接的预充电路单元、运算放大电路单元和输入输出电路单元，其特征在于，所述灵敏放大器电路还包括一个与所述预充电路单元相接、对其进行控制的预充控制电路单元；

所述预充控制电路单元用于在控制信号从0变1的过程中产生一个低电平脉冲，在低电平脉冲阶段对电路进行预充，通过对该脉冲宽度的控制，实现对预充电路单元的控制，减少整个电路的预充电时间，降低电路的静态功耗。

7.如权利要求6所述的SRAM存储模块，其特征在于，所述预充控制电路单元包括NMOS晶体管MN7、NMOS晶体管MN8、NMOS晶体管MN9、PMOS晶体管MP8、PMOS晶体管MP9和PMOS晶体管MP10；

所述PMOS晶体管MP8的栅极、NMOS晶体管MN7的栅极、PMOS晶体管MP9的栅极和NMOS晶体管MN8的栅极同时接预充控制信号A，所述PMOS晶体管MP8的源极和衬底、所述PMOS晶体管MP9的源极和衬底、所述PMOS晶体管MP10的源极和衬底都接电源VDD，所述PMOS晶体管MP8的漏极接所述NMOS晶体管MN7的源极；所述PMOS晶体管MP8漏极与NMOS晶体管MN7源极的共接端还同时接所述MMOS晶体管MN9的栅极和PMOS晶体管MP10的栅极，所述MMOS晶体管MN9的源极接NMOS晶体管MN8的漏极，所述NMOS晶体管MN8的源极、PMOS晶体管MP9的漏极和PMOS晶体管MP10的漏极共接、并输出信号A1给所述预充电路单元，所述NMOS晶体管MN7的漏极和衬底、NMOS晶体管MN9的漏极和衬底以及NMOS晶体管MN8的衬底都接地。

8.如权利要求6或7所述的SRAM存储模块，其特征在于，所述预充电路单元包括PMOS晶体管MP1、PMOS晶体管MP2和PMOS晶体管MP3；

所述PMOS晶体管MP1的栅极、PMOS晶体管MP2的栅极和PMOS晶体管MP3的栅极都接所述预充控制电路单元的输出端，所述PMOS晶体管MP1的源极和衬底、PMOS晶体管MP2的源极和衬底都接电源VDD，所述PMOS晶体管MP1漏极与PMOS晶体管MP3源极的共接端为所述预充电路单元的第一输出端，所述PMOS晶体管MP2漏极与PMOS晶体管MP3漏极的共接端为所述预充电路单元的第二输出端。

9.如权利要求8所述的SRAM存储模块，其特征在于，所述运算放大电路单元包括PMOS晶体管MP4、PMOS晶体管MP5、PMOS晶体管MP6、PMOS晶体管MP7、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3和NMOS晶体管MN4；

所述PMOS晶体管MP4的源极和衬底接电源VDD，所述PMOS晶体管MP4的栅极和NMOS晶体管MN1的栅极同时接所述预充电路单元的第一输出端，所述PMOS晶体管MP4的漏极和NMOS晶体管MN1的源极同时接所述预充电路单元的第二输出端，所述NMOS晶体管MN1的漏极接所述NMOS晶体管MN2的源极，所述NMOS晶体管MN2的栅极接运算控制信号OE，所述NMOS晶体管MN1的衬底、NMOS晶体管MN2的漏极和衬底都接地；

所述PMOS晶体管MP5的源极和衬底接电源VDD，所述PMOS晶体管MP5的栅极和NMOS晶体管MN3的栅极同时接所述预充电路单元的第二输出端，所述PMOS晶体管MP5的漏极和NMOS晶体管MN3的源极同时接所述预充电路单元的第一输出端，所述NMOS晶体管MN3的漏极接所述NMOS晶体管MN4的源极，所述NMOS晶体管MN4的栅极也接所述运算控制信号OE，所述NMOS晶体管MN3的衬底、NMOS晶体管MN4的漏极和衬底都接地；

所述PMOS晶体管MP6的源极和衬底、PMOS晶体管MP7的源极和衬底都接电源VDD，所述PMOS晶体管MP6的栅极和PMOS晶体管MP7的漏极共同接所述预充电路单元的第二输出端，同时该共接端也作为所述运算放大电路单元的第二输出端接所述输入输出电路单元，所述PMOS晶体管MP6的漏极和PMOS晶体管MP7的栅极共同接所述预充电路单元的第一输出端，同时该共接端也作为所述运算放大电路单元的第一输出端接所述输入输出电路单元。

10.如权利要求9所述的SRAM存储模块，其特征在于，所述输入输出电路单元包括：NMOS晶体管MN5和NMOS晶体管MN6；

所述NMOS晶体管MN5的栅极和NMOS晶体管MN6的栅极同时接读写控制信号B，所述NMOS晶体管MN5的源极接所述运算放大电路单元的第一输出端，所述NMOS晶体管MN5的漏极为D信号端，所述NMOS晶体管MN6的源极接所述运算放大电路单元的第二输出端，所述NMOS晶体管MN6的漏极为DN信号端，所述NMOS晶体管MN5的衬底和NMOS晶体管MN6的衬底都接地。