CN102903381A - 灵敏放大器 - Google Patents

Abstract

本发明实施例提供灵敏放大器、包括该灵敏放大器的SRAM芯片以及对SRAM单元进行读出操作的方法。根据本发明实施例的灵敏放大器包括交叉耦合电路、尾电流晶体管和输出级。其中，所述尾电流晶体管的源极连接到负电平。采用根据本发明实施例的方案，可以加快灵敏放大器的速度，从而提高SRAM芯片的读出速度。

Description

灵敏放大器

■技术领域

本发明涉及电路技术，更具体地说，涉及灵敏放大器。

■背景技术

灵敏放大器(sense amplifier)是静态随机访问存储器(SRAM)的重要组成部分。图1是灵敏放大器用在SRAM中的典型配置。图1中的SRAM单元是SRAM芯片中存储逻辑值的基本单元。如图1所示，所述SRAM单元是典型的六晶体管配置，其通过两根位线BL和BLb进行数据写入和数据读出。预充电和均衡电路是SRAM单元的辅助电路。在读出阶段，SRAM单元在BL和BLb上输出一对互补的信号，即BL比BLb电势高，或者BL比BLb电势低，从而指示该SRAM单元中存储的逻辑值0或1。

BL和BLb上的互补信号之间的电势差比较小，通常只有几十到一百毫伏(mV)，远远小于一般数字电路中的逻辑高电平和逻辑低电平之间的电势差。因此SRAM单元本身的驱动能力有限，达不到驱动后级逻辑电路的要求。使用灵敏放大器对BL和BLb上输出的信号进行处理。灵敏放大器通常由多个SRAM单元复用，这些SRAM单元的输出，即图1中的BL和BLb，通过位线选择开关电路连接到灵敏放大器的输入，即图1中的DLT和DLC。灵敏放大器对输入的两个信号进行差分放大后输出。例如，如果DLT上信号电平高于DLC上信号电平，则灵敏放大器的输出端OUT输出逻辑高电平，如果DLT上信号电平低于DLC上信号电平，则灵敏放大器的输出端OUT输出逻辑低电平。灵敏放大器的驱动能力更强，因此能够驱动后级逻辑电路。

本领域技术人员可以理解，在SRAM单元通过BL和BLb上输出信号之后，灵敏放大器需要一定时间之后才能够建立稳定的输出。可以用灵敏放大器的速度来反映所述时间的长短。现代通信技术和高性能计算技术的发展，对灵敏放大器的速度提出了越来越高的要求。

■发明内容

本发明实施例提供灵敏放大器、包括该灵敏放大器的SRAM芯片以及对SRAM单元进行读出操作的方法。

根据本发明实施例的灵敏放大器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、尾电流晶体管和输出级。其中，第二晶体管的栅极和第四晶体管的栅极分别连接到灵敏放大器的两路输入，第三晶体管的栅极、第一晶体管和第二晶体管的漏极在第二节点相连，第一晶体管的栅极、第三晶体管和第四晶体管的漏极在第一节点相连，第一晶体管和第三晶体管的源极连接到工作电平，第二晶体管和第四晶体管的源极连接到尾电流晶体管的漏极，尾电流晶体管的栅极连接到灵敏放大器使能信号，尾电流晶体管的源极连接到负电平，第一节点和第二节点分别连接到所述输出级。

根据本发明实施例的SRAM芯片包括上述灵敏放大器。

根据本发明实施例的对SRAM单元进行读出操作的方法包括：将SRAM单元的位线连接到灵敏放大器的输入；使能连接到所述灵敏放大器的尾电流晶体管源极的自举电路；使能所述灵敏放大器，以便读出所述SRAM单元所存储的逻辑值。

根据本发明实施例提供的技术方案，可以加快灵敏放大器的速度，从而提高SRAM芯片的读出速度。

■附图说明

图1是SRAM单元与灵敏放大器配合的典型电路。

图2(A)、图2(B)、图2(C)和图2(D)是灵敏放大器的示意图。

图3是图2(C)所示的灵敏放大器的波形图。

图4是灵敏放大器的示意图。

图5是图4所示的灵敏放大器的波形图。

图6是自举电路的示意图。

图7是示出灵敏放大器性能改善的波形图。

图8是示出灵敏放大器性能改善的实验结果图。

图9是示出灵敏放大器性能改善的实验结果图。

图10(A)和图10(B)是电路布局图。

图11(A)和图11(B)是自举电路的示意图。

■具体实施方式

下面参照附图，结合具体实施例对本发明进行描述。这样的描述仅仅出于说明目的，而不意图对本发明的范围进行限制。仅以举例说明的目的给出附图并因此没有按比例绘制。此外，当第一元件被描述为与第二元件相连时，第一元件不仅可以直接与第二元件相连，而且还可以借助第三元件间接地与第二元件相连。进一步地，为了清楚，省略了对完全理解本发明不必要的一些元件。在附图中，相似和相应的元件由相似的附图标记代表。

本领域技术人员可以理解，在数字电路中，电平和器件类型具有对称的关系。例如，N型晶体管的导通电平是高电平，P型晶体管的导通电平是低电平。因此，在下面的描述中所涉及的对高低电平的条件，均可以通过对相关器件的类型进行改变而进行变化。此外，也可以通过增加额外的器件对所示条件进行变化。例如对于高电平导通的N型晶体管，如果在N型晶体管的栅极与输入信号之间增加非门器件，那么该晶体管可以在输入信号为低电平时导通。这些变形均等同于以下所描述的本发明的实施例并且落入本专利的保护范围。

图2(A)示出了灵敏放大器的结构图。

在图2(A)中，灵敏放大器的核心部分是由P型晶体管T1、T3和N型晶体管T2、T4、T5组成的电路，其中，T1、T2、T3和T4组成交叉耦合电路，T5称为尾电流晶体管。晶体管T1和T2的栅极在第一节点相连，晶体管T1和晶体管T2的漏极在第二节点相连，晶体管T3和T4的栅极在第二节点相连，晶体管T3和晶体管T4的漏极在第一节点相连，晶体管T1和T3的源极连接到工作电平，晶体管T2和T4的源极连接到晶体管T5的漏极，晶体管T5的源极连接到参考电平GND，晶体管T5的栅极连接到灵敏放大器使能信号SET，第一节点和第二节点分别连接到灵敏放大器的两个输入DLC和DLT，并且进一步分别连接到灵敏放大器的输出级。

图2(A)所示的灵敏放大器包括四个端子，除了之前已经描述过的DLT、DLC和OUT之外，还有一个SET端子。该端子用于使能灵敏放大器。当该端子为高电平时，尾电流晶体管T5导通，形成T2和T4与参考电平GND之间的放电通路。灵敏放大器开始根据输入信号的电平进行解析并建立输出。

本领域技术人员还能够对图2(A)中所示的灵敏放大器进行各种变化。例如，图2(B)和图2(C)中由连接在工作电平VDD和GND之间的晶体管T6、T7、T8和T9组成的电路实际上是图2(A)中的输出级电路的一种具体实现。也可以对这一部分电路进行变化从而对灵敏放大器的输出性能产生影响。又例如，在图2(C)中，增加了由晶体管T10、T11、T12以及相应的端子SAPREN构成灵敏放大器预充电电路，用于在灵敏放大器开始工作之前进行预充电，从而加快灵敏放大器的速度。

图2(D)是另一种灵敏放大器的示意图。可以看出，将图2(D)中N型晶体管T2的栅极连接到P型晶体管T1的栅极，将图2(D)中N型晶体管T4的栅极连接到P型晶体管T2的栅极，就可以得到图2(A)中的电路。对图2(D)所示的电路也可以进行如图2(B)和图2(C)所示的改进，在此不再赘述。

图3是当图1中的灵敏放大器采用如图2(C)所示结构时，各信号的波形图。在图3所示的波形图中，假设在SRAM单元中所存储的逻辑值对应于在灵敏放大器的输出端子OUT上输出逻辑高电平。如果SRAM单元中存储的是另一逻辑值，则灵敏放大器的输出端子OUT上保持逻辑低电平。在t1时刻，通过使端子SAPREN上的信号变为逻辑高电平结束对灵敏放大器的预充电，灵敏放大器准备开始工作。在t2时刻，SRAM单元通过字线WL被选中，从而开始在BL和BLb上输出互补的信号。在位线选择开关电路将该SRAM单元接到灵敏放大器上以后，DLT和DLC上的信号变化到分别与BL和BLb上的信号相当。在t3时刻，SET变为高电平，尾电流晶体管T5导通使得放电路径形成，从而使得灵敏放大器开始工作。此时DLT和DLC上的电势差由于放电通路的形成而变大，并且OUT上开始建立逻辑电平。在t4时刻，灵敏放大器完成解析，此时DLT和DLC上的电势差相当于逻辑低电平和逻辑高电平之间的电势差，并且在OUT上输出稳定的逻辑高电平。从图3可以看出，从灵敏放大器开始工作即t3时刻到灵敏放大器建立稳定的输出即t4时刻时间有着一定的时间间隔。如果缩短这段时间间隔，则可以提高SRAM的读出性能。

本发明的发明人意识到，t3和t4之间的时间间隔Δt可以近似地按照如下公式计算：

其中VDD是电路的工作电平，V_margin是尾电流晶体管T5导通时即T3时刻DLT和DLC上的电势差。

进一步，有以下关系：

其中C是灵敏放大器的容性负载。

G_m＝g_mn+g_mp，其中g_mn是N型晶体管T2的跨导，由于T2和T4是对称地设置的，因此g_mn也是T4的跨导；中g_mp是P型晶体管T1的跨导，由于T1和T3是对称地设置的，因此g_mn也是T6的跨导。

$g_{\mathrm{mn}}=\sqrt{{\mathrm{\μ}}_n\×C_{\mathrm{ox}}\×\frac{W_n}{L_n}\×I_D},$ $g_{\mathrm{mp}}=\sqrt{{\mathrm{\μ}}_p\×C_{\mathrm{ox}}\×\frac{W_p}{L_p}\×I_D},$

其中μ是晶体管的载流子迁移率，C_ox是晶体管的栅极电容，W和L分别是晶体管的沟道宽度和沟道长度，I_D是尾电流晶体管T5导通时通过其的电流。从上面的关系可以看出，如果增大I_D则会增大g_mn和g_mp，从而增大G_m，进而减小τ₁使得Δt得到降低。简而言之，通过增大I_D可以提高灵敏放大器的速度。

在此基础上，根据本发明实施例的灵敏放大器如图4所示。图4是在图2(C)所示的灵敏放大器的基础上改进而成的，本领域技术人员也可以采用灵敏放大器的其他配置形式。如图4所示，灵敏放大器的尾电流晶体管T5的源极不再连接到参考电平GND，而是连接到负电平。这样，当SET变高从而尾电流晶体管T5导通时，由于T5连接在负电平和正电平之间，通过T5的电流大于在T5的源极连接到参考电平GND时通过T5的电流，从而缩短了t3和t4之间的时间间隔Δt。

图5示出了当图1中的灵敏放大器采用如图4所示结构时，灵敏放大器性能的改善。如图5所示，在其他条件不变的情况下，采用根据本发明实施例的灵敏放大器可以得到如虚线所示的波形图，其中DLT和DLC上的信号的电势差更快地扩大到逻辑高电平和逻辑低电平之间的电势差，并且OUT上的信号更快地从逻辑低电平变为逻辑高电平。

为了如图4所示地向尾电流晶体管T5的源极提供负电平，可以采用多种实施方式。例如，可以在电路的电源部分设置负电压源。本领域技术人员可以理解，负电压源是相对于参考电平而言的，因此负电压源只要电势低于参考电平即可。

作为替换地，可以采用自举电路来动态地生成所述负电平。根据本发明实施例的自举电路的一种实现如图6所示。在图6中，BST_EN是自举电路使能信号，其逻辑低电平时有效；BOOST节点是自举电路的负电压输出节点，其连接到尾电流晶体管的源极。在灵敏放大器不工作时，BST_EN为高电平，晶体管M1导通，尾电流晶体管通过M1连接到参考电平GND；电容C1被充电从而使得BOOSTN节点的电平为工作电平VDD。自举电路在被使能以后，晶体管M1关断，而BOOSTN节点被连接到参考电平GND，电容C的放电在BOOST节点上产生负电平，该负电平将维持一段时间。此后，在适当的时间将BST_EN信号从逻辑低电平变为逻辑高电平以重置自举电路，从而为下一次产生负电平做准备。本领域技术人员还可以实现其他的自举电路，只要能够在与尾电流晶体管的源极相连的节点上产生负电平即可。

图7示出了当如图4所示的灵敏放大器的负电平采用如图6所示的自举电路实现时所带来的性能改善。在图7中，第一行的波形图对应于SET即灵敏放大器使能信号。第二行的波形图有两条曲线，分别对应于T5的源极连接到参考电平GND和T5的源极连接到负电平BOOST时灵敏放大器的输出OUT上的信号，其中前者对应于上升速度慢即斜率小的曲线，后者对应于上升速度快即斜率大的曲线。第三行的波形图对应于自举电路使能信号即BST_EN。第四行的波形图对应于BOOST节点上的信号。

从图7可以看出，在实际工作时，先使能自举电路，于是自举电路在BOOST节点上产生负电平；然后将SET变为逻辑高电平，使得尾电流晶体管T5导通。SET变为逻辑高电平的时刻必须在BOOST节点上存在负电平的时段内。从图7还可以看出，在尾电流晶体管导通后，BOOST上产生的负电平趋向参考电平变化。这是由于导电通路的形成，使得BOOST的负电荷减少或者说正电荷增加。

图8是如图2(C)所示的灵敏放大器和如图4所示的灵敏放大器在不同温度和不同工作电平下的速度比较。菱形的点所指示的是如图2(C)所示的灵敏放大器的Δt，正方形的点所指示的是如图4所示的灵敏放大器的Δt。横轴是温度和工作电平，工作电平分别取0.7、0.9、1.1伏特，温度分别取-25、0、25、50、75、100摄氏度。纵轴是Δt的数值，单位是皮(10^-12)秒。有图8可见，在温度和工作电平的不同组合下，如图2(C)所示的灵敏放大器的速度都低于如图4所示的灵敏放大器的速度。

图9是如图4所示的灵敏放大器相对于如图2(C)所示的灵敏放大器的速度提高。其中菱形的点所指示的是快工艺角的情况，正方形的点所指示的是慢工艺角的情况。从图9可以看出，无论是在快工艺角的情况下还是在慢工艺角的情况下，如图4所示的灵敏放大器相对于如图2(C)所示的灵敏放大器的速度提高都达到30％以上。

由以上的描述可以看出，通过在灵敏放大器的尾电流晶体管的源极连接负电平，可以提高灵敏放大器的速度。所述负电平可以通过设置负电压源来实现，也可以通过自举电路来实现。

特别地，在后一种情况下，可以采用多种方式来设置所述自举电路。例如，可以为每个SRAM单元分别设置自举电路，也可以为每个灵敏放大器分别设置自举电路，还可以为多个灵敏放大器设置共享的自举电路。

根据本发明的一个实施例，灵敏放大器可以与SRAM芯片中的写入驱动电路共享自举电路。在这种情况下，共享的自举电路分别在对SRAM单元进行读出操作和写入操作时工作。在图10(A)和图10(B)所示的布局图中，包括灵敏放大器、写入驱动电路和自举电流。在图10(A)中，写入驱动电路和自举电路相连；灵敏放大器的尾电流晶体管T5的源极连接到参考电平GND。在图10(B)中，自举电路进一步连接到灵敏放大器的尾电流晶体管T5的源极。由图10(B)可以看出，用原先为写入驱动电路所配置的自举电路来为灵敏放大器的尾电流晶体管提供负电平，并不产生额外的电路开销。

本领域技术人员可以理解，在灵敏放大器和写入驱动电路共享自举电路的情况下，自举电路分别在读出操作和写入操作期间被使能。由于读出操作和写入操作不会同时进行，因此对自举电路的共享并不会导致冲突。

特别地，在灵敏放大器和写入驱动电路共享自举电路的情况下，根据本发明实施例的自举电路如图11(A)和图11(B)所示。在图11(A)和图11(B)中，相对于图6所示的自举电路，增加了连接在参考电平GND与节点BOOST之间的箝位器M2。箝位器M2在图11(A)和图11(B)示出为晶体管，其连接方式相当于一个反偏二极管。M2的作用是在BOOST节点的电平低于参考电平的差值超过某阈值时导通，从而使得所述差值等于所述阈值。在如图6所示的自举电路中增加M2可以提高写入驱动电路的性能。

然而，在利用该自举电路为灵敏放大器的尾电流晶体管的源极提供负电平时，并不需要对BOOST进行箝位，因此在图11(A)和图11(B)中的增加了箝位器开关电路，以便在灵敏放大器工作期间使箝位器M2不起作用。箝位器开关电路连接在箝位器M2和节点BOOST之间，也可以连接在箝位器M2和参考电平GND之间。

在图11(A)中，箝位器开关电路由N型晶体管M3实现，并且由反向后的SAPREN信号控制。其中，M3的源极连接到箝位器M2，漏极连接到节点BOOST，栅极连接到非门G1的输出。如前所述，在灵敏放大器工作期间，SAPREN信号为逻辑高电平，使得N型晶体管M3断开；在灵敏放大器不工作时，SAPREN信号为逻辑低电平，使得N型晶体管M3导通，从而使得BOOST经箝位器M2到参考电平GND的路径形成。本领域技术人员可以理解，SAPREN信号也可以由SET信号或者其他信号代替，其本质是使得箝位器开关电路在对SRAM单元进行读操作时断开，从而使所述箝位器失效。

本领域技术人员可以理解，由于晶体管特性和晶体管类型的对应关系，也可以用P型晶体管实现M3，此时SAPREN或SET信号不经过非门反向直接连接到M3的栅极。但是，如果用P型晶体管实现M3，在自举电路与写入驱动电路配合工作时，会在M3的源极和漏极之间产生电势差，从而影响箝位器M2的工作效果。考虑到所述自举电路是由灵敏放大器和写入驱动电路共享，M3用N型晶体管实现比用P型晶体管实现有更好的性能。

在图11(B)中，箝位器开关电路由N型晶体管M3和P型晶体管M4以互补型传输门方式连接组成。所述互补型传输门的含义是M3的源极连接到M4的漏极，M3的漏极连接到M4的源极。其中N型晶体管的栅极由反向后的SAPREN信号控制，P型晶体管由SAPREN信号控制。如前所述，在灵敏放大器工作期间，SAPREN信号为逻辑高电平，使得N型晶体管M3和P型晶体管M4断开；在灵敏放大器不工作时，SAPREN信号为逻辑低电平，使得N行晶体管M3和P型晶体管M4导通，从而使得BOOST经箝位器M2到参考电平GND的路径形成。

虽然以上结合具体实施例，对本发明的各个装置和方法进行了详细描述，但本发明并不限于此。本领域普通技术人员能够在说明书教导之下对本发明进行多种变换、替换和修改而不偏离本发明的精神和范围。应该理解，所有这样的变化、替换、修改仍然落入本发明的保护范围之内。本发明的保护范围由所附权利要求来限定。

Claims (11)

1.一种灵敏放大器，包括：

第一晶体管、第二晶体管、第三晶体管、第四晶体管、尾电流晶体管和输出级，

其中，第二晶体管的栅极和第四晶体管的栅极分别连接到灵敏放大器的两路输入，第三晶体管的栅极、第一晶体管和第二晶体管的漏极在第二节点相连，第一晶体管的栅极、第三晶体管和第四晶体管的漏极在第一节点相连，第一晶体管和第三晶体管的源极连接到工作电平，第二晶体管和第四晶体管的源极连接到尾电流晶体管的漏极，尾电流晶体管的栅极连接到灵敏放大器使能信号，尾电流晶体管的源极连接到负电平，第一节点和第二节点分别连接到所述输出级。

2.如权利要求1所述的灵敏放大器，其中所述负电平由负电压源提供。

3.如权利要求1所述的灵敏放大器，其中所述负电平由自举电路的负电压输出节点提供。

4.如权利要求3所述的灵敏放大器，其中所述自举电路进一步连接到用于对SRAM单元进行写入操作的写入驱动电路。

5.如权利要求3或4所述的灵敏放大器，其中所述自举电路进一步包括箝位器，所述箝位器用于在负电压输出节点的电平低于参考电平的差值超过阈值时导通，从而使得所述差值等于所述阈值。

6.如权利要求5所述的灵敏放大器，进一步包括箝位器开关电路，其在灵敏放大器工作期间使所述箝位器失效。

7.如权利要求6所述的灵敏放大器，其中所述箝位器开关电路由N型晶体管实现。

8.如权利要求6所述的灵敏放大器，其中所述箝位器开关电路由N型晶体管和P型晶体管组成的互补型传输门实现。

9.一种SRAM芯片，包括如权利要求1到8所述的灵敏放大器。

10.一种对SRAM单元进行读出操作的方法，包括：

将SRAM单元的位线连接到灵敏放大器的输入；

使能连接到所述灵敏放大器的尾电流晶体管源极的自举电路，使得所述自举电路的负电压输出节点向所述尾电流晶体管的源极输出负电压；

使能所述灵敏放大器，以便读出所述SRAM单元所存储的逻辑值。

11.根据权利要求10所述的方法，其中所述自举电路进一步连接到用于对所述SRAM单元进行写入操作的写入驱动电路。

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