CN105225688B - 一种超低功耗高速强适应性的灵敏放大器结构 - Google Patents
一种超低功耗高速强适应性的灵敏放大器结构 Download PDFInfo
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Abstract
本发明属于微电子技术领域，公开了一种具有超低功耗、高速、适用性强的灵敏放大器结构，由均压模块A、信号传输开关模块B、信号放大模块C构成，均压模块A是用来在电路处于空闲状态时对输入端口IN0、IN1进行置零并均衡这两个输入端口的电压的；信号传输开关模块B，负责控制输入端信号与放大器之间的连接和断开；信号放大模块C主要是用来对输入的微弱信号进行放大成电源至地的全摆幅信号并输出。本发明相对于现存的应用灵敏放大器结构具有很低的功耗；可以在较低的工作电压下工作，并保持较高的读取速度；具有很强的适应性，基本不受位线寄生电容的影响，能够很好的适应于容量大小不同的存储器中。
Description
技术领域
本发明属于微电子技术领域，更具体地说是一种具有超低功耗、高速、适用性强的灵敏放大器结构。
背景技术
在数据爆炸的时代里，存储器扮演了重要的角色。不论是静态随机存取存储器还是非易失存储器，读取数据的通路上灵敏放大器作为关键的模块不可或缺，因为它可以将微弱的信号快速的转换成电源至地的全摆幅信号，起到降低功耗和提高读取速度的作用。
在SRAM中主要关注读取速度，而在一些特殊的应用环境中，读取通路的功耗往往成为重点考虑的性能指标，比如在无源射频识别RFID电子标签芯片中的非易失多次可擦写存储器中，由于标签芯片本身不具有电源供电，需要从射频载波中转化，并且其能耗的高低直接决定了标签芯片最重要的性能指标--识别距离(亦称灵敏度)，功耗的降低将大幅的提高标签的识别灵敏度。灵敏放大器在读取通路中作为最主要的耗能模块，它的低功耗设计尤其关键。在不同的应用环境中存储容量自然也会有较大的差别，伴随容量的变化，在位线上挂在的存储单元的数量也就不同，于是位线上的寄生电容的大小也会千差万别，目前常用的一些灵敏放大器的功耗或者读取速度受到位线寄生电容的影响都比较大，所以在位线寄生电容变得更加恶劣的时候灵敏放大器的功耗或者读取速度也就较难满足设计要求了。低功耗、高速、强适应性的灵敏放大器结构是解决以上困境的突破点。
发明内容
本发明的目的是：提出一种超低功耗、高速、强适应性的灵敏放大器结构来提高目前已有的存储器的读取性能，并能够适用于低功耗要求严格的存储器系统中。
本发明具体的技术方案如下：
一种超低功耗高速强适应性的灵敏放大器结构，由均压模块A、信号传输开关模块B、信号放大模块C构成，所述均压模块A由晶体管M1、晶体管M2、晶体管M3构成；晶体管M1、晶体管M2、晶体管M3的栅极相互连接并与端口EQU_N连接，晶体管M2的漏极分别与晶体管M1的源极、输入端口IN0连接，晶体管M3的漏极分别与晶体管M1的漏极、输入端口IN1连接；晶体管M2、晶体管M3的源极均接至地端GND；
所述信号传输开关模块模块B由晶体管M4～M11构成，所述晶体管M4、晶体管M5的源极互连后连接至输入端口IN0；晶体管M4、晶体管M5的漏极互连后连接至节点b；晶体管M4的栅极连接至节点S1，晶体管M5的栅极连接至节点sen_1；晶体管M6、晶体管M7的源极互连后连接至输入端口IN1；晶体管M6、晶体管M7的漏极互连后连接至节点c；晶体管M6的栅极连接至节点sen_0；晶体管M7的栅极连接至节点S0；晶体管M8、晶体管M9的源极互连后连接至节点b；晶体管M8、晶体管M9的漏极互连后连接至节点sen_0；晶体管M8的栅极连接至端口SIN_N；晶体管M9的栅极连接至端口SIN；晶体管M10、晶体管M11的源极互连后连接至节点c；晶体管M10与晶体管M11的漏极互连后连接至节点sen_1；晶体管M10的栅极连接至端口SIN；晶体管M11的栅极连接至端口SIN_N；
所述信号放大模块C由晶体管M12～M20，反相器M21～M24组成；晶体管M12、晶体管M13的源极均连接至电源VDD；晶体管M12、晶体管M13的栅极均连接至端口EQU；晶体管M12的漏极连接至节点sen_0，晶体管M13的漏极连接至节点sen_1；晶体管M14、晶体管M16的漏极互连后连接至节点sen_0；晶体管M14、晶体管M16的栅极互连后连接至节点sen_1；晶体管M14的源极连接至电源VDD；晶体管M16的源极连接至节点a；晶体管M15、晶体管M17的漏极互连后连接至节点sen_1；晶体管M15、晶体管M17的栅极互连后连接至节点sen_0；晶体管M15的源极连接至电源VDD，晶体管M17的源极连接至节点a；晶体管M20的漏极连接节点a、源极连接至地GND、栅极连接至端口SA_EN；晶体管M18的源极、漏极和衬底互连接至地端GND、栅极连接至节点sen_0；晶体管M19的源极、漏极和衬底互连接至地端GND、栅极连接至节点sen_1；反相器M21的输入端口连接至节点sen_0、输出端口连接至节点S0；反相器M22的输入端口连接至节点sen_1、输出端口连接至节点S1；反相器M23的输入端口连接至节点S0、输出端口连接至端口OUT0；反相器M24的输入端口连接至节点S1、输出端口连接至OUT1；
所述晶体管M1、M2、M3、M5、M6、M9、M10、M16～M20为NMOS晶体管；所述晶体管M4、M7、M8、M11、M12～M15均为PMOS晶体管；
所述端口EQU_N为端口的信号与端口EQU的信号总是反相的；所述端口SIN_N的信号与端口SIN的信号总是反相的。
采用本发明取得的技术效果：本发明相对于现存的应用灵敏放大器结构具有很低的功耗；本发明灵敏放大器结构可以在较低的工作电压下工作，并保持较高的读取速度；本发明灵敏放大器结构具有很强的适应性，它基本不受位线寄生电容的影响，能够很好的适应于容量大小不同的存储器中，例如快闪存储器Flash Memory、电可擦除可编程只读存储器EEPROM、铁电存储器FeRAM、磁性随机存储器MRAM和相变存储器OUM等等，也可以应用在静态随机存取存储器SRAM中。
附图说明
图1是本发明的超低功耗高速强适应性的灵敏放大器结构图；
图2是反相器结构图；
图3是本发明灵敏放大器结构的控制端口时序图。
具体实施方式
下面结合附图和具体实施例对本发明进行说明。
参照图1，一种超低功耗高速强适应性的灵敏放大器结构，由均压模块A、信号传输开关模块B、信号放大模块C构成，所述均压模块A由晶体管M1、晶体管M2、晶体管M3构成；晶体管M1、晶体管M2、晶体管M3的栅极相互连接并与端口EQU_N连接，晶体管M2的漏极分别与晶体管M1的源极、输入端口IN0连接，晶体管M3的漏极分别与晶体管M1的漏极、输入端口IN1连接；晶体管M2、晶体管M3的源极均接至地端GND；所述端口EQU_N为与端口EQU信号反相的信号端口，实施例中，EQU_N与EQU之间连接有一个反相器。
均压模块是用来在放大器结构电路处于空闲状态时对输入端口IN0、IN1进行置零并均衡这两个输入端口的电压的。
所述信号传输开关模块B，负责控制输入端信号与放大器之间的连接和断开。由晶体管M4～M11构成，所述晶体管M4、晶体管M5的源极互连后连接至输入端口IN0；晶体管M4、晶体管M5的漏极互连后连接至节点b；晶体管M4的栅极连接至节点S1，晶体管M5的栅极连接至节点sen_1；晶体管M6、晶体管M7的源极互连后连接至输入端口IN1；晶体管M6、晶体管M7的漏极互连后连接至节点c；晶体管M6的栅极连接至节点sen_0；晶体管M7的栅极连接至节点S0；晶体管M8、晶体管M9的源极互连后连接至节点b；晶体管M8、晶体管M9的漏极互连后连接至节点sen_0；晶体管M8的栅极连接至端口SIN_N；晶体管M9的栅极连接至端口SIN；晶体管M10、晶体管M11的源极互连后连接至节点c；晶体管M10与晶体管M11的漏极互连后连接至节点sen_1；晶体管M10的栅极连接至端口SIN；晶体管M11的栅极连接至端口SIN_N；所述端口SIN_N为端口SIN信号反相的信号端口。
上述晶体管M4与M5、晶体管M6与M7、晶体管M8与M9、晶体管M10与M11均构成传输门结构。
所述信号放大模块C由晶体管M12～M20，反相器M21～M24组成；主要是用来对输入的微弱信号进行放大成电源至地的全摆幅信号并输出。晶体管M12、晶体管M13的源极均连接至电源VDD；晶体管M12、晶体管M13的栅极均连接至端口EQU；晶体管M12的漏极连接至节点sen_0，晶体管M13的漏极连接至节点sen_1；晶体管M14、晶体管M16的漏极互连后连接至节点sen_0；晶体管M14、晶体管M16的栅极互连后连接至节点sen_1；晶体管M14、M16连接成反相器；晶体管M14的源极连接至电源VDD；晶体管M16的源极连接至节点a；晶体管M15与晶体管M17连接成反相器，晶体管M15、晶体管M17的漏极互连后连接至节点sen_1；晶体管M15、晶体管M17的栅极互连后连接至节点sen_0；晶体管M15的源极连接至电源VDD，晶体管M17的源极连接至节点a；晶体管M20的漏极连接节点a、源极连接至地GND、栅极连接至端口SA_EN；晶体管M18的源极、漏极和衬底互连接至地端GND、栅极连接至节点sen_0；晶体管M19的源极、漏极和衬底互连接至地端GND、栅极连接至节点sen_1；反相器M21的输入端口连接至节点sen_0、输出端口连接至节点S0；反相器M22的输入端口连接至节点sen_1、输出端口连接至节点S1；反相器M23的输入端口连接至节点S0、输出端口连接至端口OUT0；反相器M24的输入端口连接至节点S1、输出端口连接至OUT1；
如图2所示，反相器M21～M24采用现有技术中的结构，分别由一个NMOS晶体管MN1和一个PMOS晶体管MP1连接而成；
如图3所示，显示了本发明提出的灵敏放大器结构中控制端口的相关时序图。其中READ代表读取命令，当READ＝1时表示灵敏放大器结构电路处于读取状态；当READ＝0时代表灵敏放大器结构电路不处于读取状态。图中端口EQU与端口EQU_N的信号互为反相信号，端口SIN与端口SIN_N的信号互为反相信号，其中端口SIN的信号上升沿相比端口EQU的信号上升沿延迟了时间T。图中t0、t1、t2、t3、t4、t5表示时间点。
工作过程描述如下：
在t1时刻之前EQU＝GND，EQU_N＝VDD，使晶体管M12～M15和晶体管M1～M3均处于导通状态，使节点sen_0、sen_1均被预充电至VDD，端口IN0、IN1均被放电并均压为GND；此时SA_EN＝GND，晶体管M20处于高阻状态；SIN＝GND，SIN_N＝VDD，使M8与M9、M10与M11构成的传输门开关关闭，灵敏放大器结构电路处于空闲状态；
在t1～t2时间段内，读取命令已到，EQU＝VDD，EQU_N＝GND，晶体管M12～M15和晶体管M1～M3均进入高阻状态；SIN＝GND，SIN_N＝VDD，信号输入通路仍然处于关闭状态；SA_EN＝GND，晶体管M20仍处于高阻状态；
在t2～t3时间段内，EQU与EQU_N仍保持上一个状态，SIN＝VDD，SIN_N＝GND，信号输入通路导通，节点sen_0与IN0联通，节点sen_1与IN1联通，同时SA_EN＝VDD，晶体管M20导通，灵敏放大器结构电路进入信号放大状态；
在t3时刻，SIN由VDD转换为GND，SIN_N由GND转换为VDD，再次关闭信号传输通路；
在t4时刻，读取命令READ＝0，读取过程结束，SA_EN由VDD转变为GND，关闭晶体管M20，EQU由VDD转变为GND，EQU_N由GND转变为VDD，使晶体管M12～M15和M1～M3再次进入导通状态，使灵敏放大器结构电路进入空闲状态，即图中t4～t5时间段。
以上仅是实施例仅用于说明本发明的效果，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，应视为本发明的保护范围。
Claims (1)
1.一种超低功耗高速强适应性的灵敏放大器结构，其特征在于，由均压模块A、信号传输开关模块B、信号放大模块C构成，所述均压模块A由晶体管M1、晶体管M2、晶体管M3构成；晶体管M1、晶体管M2、晶体管M3的栅极相互连接并与端口EQU_N连接，晶体管M2的漏极分别与晶体管M1的源极、输入端口IN0连接，晶体管M3的漏极分别与晶体管M1的漏极、输入端口IN1连接；晶体管M2、晶体管M3的源极均接至地端GND；
所述信号传输开关模块B由晶体管M4～M11构成，所述晶体管M4、晶体管M5的源极互连后连接至输入端口IN0；晶体管M4、晶体管M5的漏极互连后连接至节点b；晶体管M4的栅极连接至节点S1，晶体管M5的栅极连接至节点sen_1；晶体管M6、晶体管M7的源极互连后连接至输入端口IN1；晶体管M6、晶体管M7的漏极互连后连接至节点c；晶体管M6的栅极连接至节点sen_0；晶体管M7的栅极连接至节点S0；晶体管M8、晶体管M9的源极互连后连接至节点b；晶体管M8、晶体管M9的漏极互连后连接至节点sen_0；晶体管M8的栅极连接至端口SIN_N；晶体管M9的栅极连接至端口SIN；晶体管M10、晶体管M11的源极互连后连接至节点c；晶体管M10与晶体管M11的漏极互连后连接至节点sen_1；晶体管M10的栅极连接至端口SIN；晶体管M11的栅极连接至端口SIN_N；
所述信号放大模块C由晶体管M12～M20，反相器M21～M24组成；晶体管M12、晶体管M13的源极均连接至电源VDD；晶体管M12、晶体管M13的栅极均连接至端口EQU；晶体管M12的漏极连接至节点sen_0，晶体管M13的漏极连接至节点sen_1；晶体管M14、晶体管M16的漏极互连后连接至节点sen_0；晶体管M14、晶体管M16的栅极互连后连接至节点sen_1；晶体管M14的源极连接至电源VDD；晶体管M16的源极连接至节点a；晶体管M15、晶体管M17的漏极互连后连接至节点sen_1；晶体管M15、晶体管M17的栅极互连后连接至节点sen_0；晶体管M15的源极连接至电源VDD，晶体管M17的源极连接至节点a；晶体管M20的漏极连接节点a、源极连接至地GND、栅极连接至端口SA_EN；晶体管M18的源极、漏极和衬底互连接至地端GND、栅极连接至节点sen_0；晶体管M19的源极、漏极和衬底互连接至地端GND、栅极连接至节点sen_1；反相器M21的输入端口连接至节点sen_0、输出端口连接至节点S0；反相器M22的输入端口连接至节点sen_1、输出端口连接至节点S1；反相器M23的输入端口连接至节点S0、输出端口连接至端口OUT0；反相器M24的输入端口连接至节点S1、输出端口连接至OUT1；
所述晶体管M1、M2、M3、M5、M6、M9、M10、M16～M20均为NMOS晶体管；所述晶体管M4、M7、M8、M11、M12～M15均为PMOS晶体管；
所述端口EQU_N为端口EQU信号反相的信号端口；所述端口SIN_N为端口SIN信号反相的信号端口。
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