CN201946317U - 一种亚阈值存储阵列电路 - Google Patents
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Abstract
一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述灵敏放大器电路为可写回的灵敏放大器，所述增强电路采用伪电流镜补偿电路作为漏电流补偿电路。本实用新型克服现有技术之缺陷，提供了一种高密度、高鲁棒性的亚阈值存储单元位线电流补偿及读写增强电路，平衡存储单元的各项指标，达到系统性能最优。
Description
技术领域
本实用新型涉及亚阈值工作区域下的存储单元、亚阈值存储单元阵列电路中的漏电流补偿，以及亚阈值灵敏放大器电路，为一种亚阈值存储阵列电路。
背景技术
存储单元阵列是现代数字系统的重要组成部分，也往往是系统设计的功耗瓶颈。市场对各种便携式设备需求的不断提高对存储单元阵列的降低功耗技术提出了更高的要求。亚阈值设计是当前超低功耗设计的热门，亚阈值设计通过降低电源电压Vdd进入电路的亚阈值区域：Vdd小于阈值电压Vth，使得系统工作在电路的亚阈值区，进而显著降低系统的动态、静态功耗。亚阈值存储单元电路的设计更是凸显了亚阈值设计的低功耗优越性。但是在具体的实现过程中该设计也引入了一系列问题，尤其是存储单元的开启、关断电流比Ion/Ioff较小，使得亚阈值区域内位线上未被选中存储单元匹配管的漏电流对存储单元电路的影响远远大于相应条件下它在超阈值区域的影响，而且该影响会在工艺偏差的影响下进一步恶化。如果没有留有足够的冗余度，也就是位线上串联的存储单元数大于一定限度，被选中存储单元的开启电流可能会被累积的未被选中存储单元的漏电流干扰，以致后续电路无法识别正确的逻辑，造成存储单元的读写失效。
考虑到工艺偏差及后续灵敏放大器的偏置电压，单个位线上存储单元数会被进一步限制。目前的亚阈值区域的存储单元电路设计倾向于两种设计方式：1)仔细计算各种工艺角下晶体管开启电流和关断电流的比例关系，严格控制同一位线上串联的存储单元的数目；2)在存储单元内部加上漏电流补偿逻辑。但是存储单元电路是大容量逻辑部件，对设计密度有着较高的要求，上面两种方法都不能有效的解决存储单元电路芯片面积消耗过大的问题。如何正确识别到正确逻辑电平成为亚阈值存储体设计者必须面对的关键问题。也有学者提出采用注入泄漏电流(injecting leakage current)的方法平衡位线BL和
上由于泄漏电流Ioff引入的位线不平衡。但是考虑到存储体的容量，该方法的低功耗和高密度效果不明显。
采用亚阈值设计技术可以降低系统功耗，亚阈值存储电路的设计已经证实了存储单元的动态功耗可以随着电源电压的下降成平方项减少。考虑到存储单元阵列的容量，这一减少的功耗将非常可观。但是处于亚阈值区域的电路有着它本身特有的电路特性，常规设计中单纯采用位线漏电流补偿的方法已经完全不能适应亚阈值电路设计的需求。因此，高密度、高鲁棒性的亚阈值存储单元位线电流补偿设计是亚阈值电路设计真正能够工作且走向实际应用的关键。
发明内容
本实用新型要解决的问题是：亚阈值存储电路中，存储单元的开启、关断电流比Ion/Ioff较小，位线上未被选中存储单元匹配管的漏电流对被选中存储单元的开启电流存在很大影响，而现有的解决方法都存在存储单元电路芯片面积消耗过大的问题，常规设计中单纯采用位线漏电流补偿的方法已经完全不能适应亚阈值电路设计的需求。
本实用新型的技术方案为：一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述增强电路为漏电流补偿电路，所述灵敏放大器电路为可写回的灵敏放大器，所述可写回的灵敏放大器设有五个PMOS管P1、P2、P3、P4、P5和六个NMOS管N1、N2、N3、N4、N5、N6，所有NMOS管的体端均接到地，所有PMOS管的体端均接到电源电压Vdd；PMOS管P2的源端接电源电压Vdd；PMOS管P2的漏端与NMOS管N1的漏端、PMOS管P4的栅端连接在一起，并接到位线BL上；PMOS管P2的栅端与NMOS管N1的栅端、PMOS管P4的漏端、NMOS管N3的漏端、NMOS管N5的漏端以及NMOS管N6的栅端连在一起；NMOS管N1的源端接地；PMOS管P1的栅端与NMOS管N3、N4的栅端连接在一起，并连接预充/平衡电路的预充信号线；PMOS管P1的源端连接电源电压Vdd；PMOS管P1的漏端与PMOS管P4、P5的源端三者相连接；PMOS管P5的漏端与NMOS管N4的漏端、NMOS管N2的栅端、PMOS管P3的栅端、NMOS管N6的漏端以及NMOS管N5的栅端连布一起；NMOS管N3、N4的源端连接在一起，并连接到地；NMOS管N5的源端与NMOS管N6的源端连在一起，并连接到地；PMOS管P3的源端接电源电压Vdd；PMOS管P3的漏端与NMOS管N2的漏端、PMOS管P5的栅端连在一起，并连接到另外一根位线
上，所述位线BL和位线互补；NMOS管N2的源端接地。
所述增强电路采用伪电流镜补偿电路作为漏电流补偿电路，伪电流镜补偿电路设有两个增强型PMOS晶体管P6、P7，第一屏蔽传输门T1、第二屏蔽传输门T2，第一逻辑存储电容CAP1、第二逻辑存储电容CAP2；两个增强型PMOS管P6、P7的源端连接电源电压Vdd，PMOS管P6栅端连接位线BL，PMOS管P7栅端连接位线；第一屏蔽传输门T1和第二屏蔽传输门T2均由一个PMOS管和一个NMOS管构成，所述两个屏蔽传输门的PMOS管的栅端均连接到外部补偿控制信号
，NMOS管的栅端均接到外部补偿控制信号comp，外部补偿控制信号
和外部补偿控制信号comp互补，第一屏蔽传输门T1的PMOS管的源端与NMOS管的漏端连接并连接到位线BL上，第二屏蔽传输门T2的PMOS管的源端与NMOS管的漏端连接并连接到位线
上，两个屏蔽传输门的PMOS管的漏端与NMOS的源端连接到一起作为屏蔽传输门的输出端，PMOS管P6、P7的漏端分别与两个屏蔽传输门T1、T2的输出端接在一起，再分别通过两个逻辑电容CAP1、CAP2接到地；伪电流镜补偿电路中所有的PMOS晶体管的体端均连接电源电压Vdd，所有的NMOS晶体管的体端均接到地。
所述平衡/预充电路由PMOS管P8、P9、P10构成，三个PMOS管P8、P9、P10的体端均接电源电压Vdd，三个PMOS管的栅端连接在一起，并连接到外部预充平衡控制信号
；PMOS管P8、P9作为预充管，PMOS管P10作为平衡管，PMOS管P8的源端与PMOS管P10源端接在一起，并接到位线BL上；PMOS管P9的源端与PMOS管P10漏端接在一起，并接到位线
上；PMOS管P8、P9的漏端均接到电源电压。
亚阈值存储阵列的时序电路在漏电流补偿电路的外部补偿控制信号
的上升沿和外部预充平衡控制信号
的下降沿之间留有余度，所述余度根据电路设计的需要确定。
本实用新型克服现有技术之缺陷，提供了一种高密度、高鲁棒性的亚阈值存储单元位线电流补偿及读写增强电路，平衡存储单元的各项指标，达到系统性能最优。本实用新型针对亚阈值电路的实际特点设计了一种高密度、高鲁棒性的可写回的灵敏放大器电路，通过互补位线对BL和
摆幅差触发，并在读写阶段将已识别信号值回写至原存储单元以增强存储单元晶体管动强度，保证电路设计良率。所以本实用新型的可写回灵敏放大器既可以增强存储单元的读能力又可增强存储单元的写能力。它能够在保证系统的超低功耗同时，达到写噪声容限、读噪声容限、保持噪声容限的兼优。同时这种设计消耗的芯片面积较小。这使得亚阈值存储单元走向产业化，商品化成为可能。同时，本实用新型针对亚阈值存储阵列漏电流的特点，设计了一种伪电流镜补偿电路，当存储单元电路进入读/写周期，此时补偿电路可以根据电容上充电电位的大小调整由电源向互补位线对上充电的大小，取得了非常好的补偿效果。本实用新型的亚阈值设计中，由于亚阈值区域内电路具有的特有特性，采用伪电流镜补偿技术配合可写回的灵敏放大器设计不仅可以很好地工作，而且还能达到非常好的效果。
与现有技术相比，本实用新型具有以下优点及显著效果：
(1)伪电流镜补偿电路可以根据电容上充电电位的大小调整由电源向互补位线对上充电的大小。由于位线上存储单元存储的信息不同，互补位线对上的电压信息也会不同，且为处于电源电压Vdd和地GND中间的某个值，在后面的读写周期中，伪电流镜补偿电路就会根据电容上充电电位的大小调整由电源向互补位线对上充电的大小；
(2)可写回的灵敏放大器既可以增强存储单元的读能力又可增强存储单元的写能力。由于可写回的灵敏放大器可以将识别的信号回写，以增强存储单元晶体管的驱动强度，这样在读操作或写操作时，都会起到增强作用；
(3)采用本实用新型技术后，能够保证足够大的噪声容限。仿真显示，在综合考虑工艺偏差和器件失配偏差条件下的关键噪声容限为26.4mV。这充分说明，本实用新型在最差情况下(Worst Case)依然能够保证足够的噪声容限；
(4)采用本实用新型技术后，获得了较高的设计密度。在200mV电源电压的最差条件下，一根位线上串联256个存储单元时仍然可以正常工作。因此获得了较高的设计密度，也即面积损耗较小。
附图说明
图1是亚阈值存储电路阵列实现框架图及最差条件下位线漏电流的影响示意图。
图2是本实用新型灵敏放大器的电路结构图。
图3是本实用新型中增强电路，即伪电流镜补偿电路的结构图。
图4是本实用新型伪电流镜补偿电路的时序控制信号示意图。
图5是沟道长度L＝120nm时，NMOS晶体管开启关断电流比的变化趋势图，图中W/L是NMOS管的宽长比。
图6是没有对漏电流补偿的亚阈值存储电路阵列以及本实用新型采用漏电流补偿方案后的存储体波形比较图。
图7是采用本实用新型后，位线上串联256个单元，综合考虑晶圆内和晶圆间工艺偏差条件下的存储单元关键噪声容限图。
具体实施方式
参看图1，本实用新型的高密度、高鲁棒性的亚阈值存储单元位线开启关断电流比补偿设计，包含一个伪电流镜补偿设计和一个可写回的灵敏放大器设计。亚阈值存储阵列电路整体框图是两根位线之间串联了一定数量的存储单元，由存储单元阵列向外按顺序依次在两根位线间并联了增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路。
对于可写回灵敏放大器，如图2，设有五个PMOS管P1、P2、P3、P4、P5和六个NMOS管N1、N2、N3、N4、N5、N6。所有NMOS管N1～N6的体端均接到地，所有PMOS管P1～P5的体端均接到电源电压Vdd；PMOS管P2的源端接电源电压Vdd；PMOS管P2的漏端与NMOS管N1的漏端、PMOS管P4的栅端连在一起，接到位线BL上；PMOS管P2的栅端与NMOS管N1的栅端、PMOS管P4的漏端、NMOS管N3的漏端、NMOS管N5的漏端、NMOS管N6的栅端连在一起；NMOS管N1的源端接地；PMOS管P1的栅端与NMOS管N3、N4的栅端连在一起，连到
预充信号线；PMOS管P1的源端接到电源电压Vdd；PMOS管P1的漏端与PMOS管P4、P5的源端接到一起；PMOS管P4的漏端与NMOS管N3的漏端、NMOS管N1的栅端、PMOS管P2的栅端、NMOS管N5的漏端、NMOS管N6的栅端连在一起；PMOS管P5的漏端与NMOS管N4的漏端、NMOS管N2的栅端、PMOS管P3的栅端、NMOS管N6的漏端、NMOS管N5的栅端连在一起；NMOS管N3、N4的源端连在一起，连接到地；NMOS管N5的源端与NMOS管N6的源端连在一起，连接到地；PMOS管P3的源端接电源电压Vdd；PMOS管P3的漏端与NMOS管N2的漏端、PMOS管P5的栅端连在一起，连到另外一根位线
上；NMOS管N2的源端接地。
对于伪电流镜增强电路，如图3，伪电流镜补偿电路设有两个增强型PMOS晶体管P6、P7，第一屏蔽传输门T1、第二屏蔽传输门T2，第一逻辑存储电容CAP1、第二逻辑存储电容CAP2；两个增强型PMOS管P6、P7的源端连接电源电压Vdd，PMOS管P6栅端连接位线BL，PMOS管P7栅端连接位线；第一屏蔽传输门T1和第二屏蔽传输门T2均由一个PMOS管和一个NMOS管构成，所述两个屏蔽传输门的PMOS管的栅端均连接到外部补偿控制信号，NMOS管的栅端均接到外部补偿控制信号comp，外部补偿控制信号
和外部补偿控制信号comp互补，第一屏蔽传输门T1的PMOS管的源端与NMOS管的漏端连接并连接到位线BL上，第二屏蔽传输门T2的PMOS管的源端与NMOS管的漏端连接并连接到位线
上，两个屏蔽传输门的PMOS管的漏端与NMOS的源端连接到一起作为屏蔽传输门的输出端，PMOS管P6、P7的漏端分别与两个屏蔽传输门T1、T2的输出端接在一起，再分别通过两个逻辑电容CAP1、CAP2接到地；伪电流镜补偿电路中所有的PMOS晶体管的体端均连接电源电压Vdd，所有的NMOS晶体管的体端均接到地。
图3还显示了预充/平衡电路，所述平衡/预充电路由PMOS管P8、P9、P10构成，三个PMOS管P8、P9、P10的体端均接电源电压Vdd，三个PMOS管的栅端连接在一起，并连接到外部预充平衡控制信号；PMOS管P8、P9作为预充管，PMOS管P10作为平衡管，PMOS管P8的源端与PMOS管P10源端接在一起，并接到位线BL上；PMOS管P9的源端与PMOS管P10漏端接在一起，并接到位线
上；PMOS管P8、P9的漏端均接到电源电压。
本实用新型的工作原理如下：
在伪电流镜补偿电路的操作过程中，图4是补偿电路控制信号及与预充电逻辑相配合的时序关系。其中，TA周期为从补偿信号开始到预充平衡信号开始这段周期；TB周期为预充平衡周期；TC周期为读/写周期。如图4，在TA周期，外部补偿控制信号
使能，屏蔽传输门T1和T2开启。这样互补位线对BL和
上初始状态的逻辑信息存储到电容CAP1和CAP2上。在该周期，由于位线上存储单元存储的信息不同，互补位线对上的电压信息也会不同，且为处于电源电压Vdd和地GND中间的某个值。在TB周期，外部补偿控制信号
失效，系统进入预充和平衡周期，互补的位线对被预充到电源电压Vdd，且由于该时间周期较短，屏蔽传输门T1和T2处于关断状态，位线上的逻辑电压的变化对电容存储信息的变化不大。需要注意的是，虽然从理论的角度，当系统从TA周期向TB周期转化时，
的上升沿，电容对位线逻辑信息的存储结束，可以直接紧跟外部预充平衡控制信号
的下降沿同时提升互补位线对上的逻辑信息，使能存储单元电路的预充周期。但是在实际设计中，考虑到工艺容忍度的需求，本实用新型的时序电路在
的上升沿和
的下降沿之间留有一定的余度，所述余度根据实际电路需要设置。
的上升沿意味着TC周期的开始。在TC周期，存储单元电路进入读/写周期，此时补偿电路可以根据电容上充电电位的大小调整由电源向互补位线对上充电的大小。可写回的灵敏放大器依据预充/平衡电路的预充信号
的取值来分析读操作。如图2所示记NMOS管N1、N2的栅极依次为A、B，记PMOS管P1的漏极为C。
当
时，电路处于预充阶段。NMOS管N3、N4导通，将A、B两点的电位拉低为“0”，进而使PMOS管P2、P3导通，对BL和
进行预充电。
当
时，灵敏放大器(SA)工作，NMOS管N3、N4截止，PMOS管P1导通，将C点拉高为“1”，此时存储单元读出电流将BL或
其中的一条拉低，这里假设被拉低，则PMOS管P5会随着
的降低逐渐导通，将B点的电位逐渐拉高，N2逐渐导通又会对
起到下拉作用，这就形成了一个正反馈的机制，使单元晶体管的驱动能力增强。另外B点的电压升高使N5导通使A点电压钳位为“0”，使NMOSN6、N1截止，使PMOSP2导通，将BL为高电平。
由上面的分析可以看出，该电路可以将识别的信号回写，以增强存储单元晶体管的驱动强度。
图1模拟了在200mV电源电压条件下，一列上串联256个存储单元的最差情况：被选中存储单元内存储的信号为“1”，其余未被选中单元的存储信号为“0”，在此条件下位线漏电流对位线摆幅的影响。从图6上可以看出，受累积的未被选中存储单元的漏电流影响，互补位线对上的位线差变小。采用本实用新型的补偿方案后，互补位线对上的位线差由原来的9.2mV上升至75.6mV。这样后续的灵敏放大器具有足够的检测容限，从而能正确的读出数据。测试结果表明，采用本实用新型的亚阈值存储单元电路在200mV电源电压的最差条件下，一根位线上串联256个存储单元时仍然可以正常工作。
开启关断电流比Ion/Ioff常用来表征一个晶体管是否正常运作。在超阈值区域晶体管Ion/Ioff通常维持在106和107附近；但是在亚阈值区域该值仅在103到104之间，Vdd＝200mV，(W/L)NMOS＝200nm/120nm条件下，该值仅为277。图5显示了NMOS管的开关电流比的变化趋势，图6为已有存储单元阵列设计与采用本实用新型技术后的存储单元阵列设的波形比较图，从图中可以看出，位线压差有很大提高，且后续灵敏放大器能够很好的识别并放大信号。
图7展示了电源电压为200mV，在每根位线上串联256个存储单元的最差情况：被选中存储单元存储信息为“0”，同时执行读取操作，其余255个未被选中存储单元存储信息与被选中存储单元相反为“1”，本实用新型在综合考虑工艺偏差和器件失配偏差条件下的关键噪声容限为26.4mV。这充分说明，本实用新型在最差情况下(Worst Case)依然能够保证足够大的噪声容限。
本实用新型在满足存储单元对位线信号识别读取的同时妥善的解决了读操作中位线漏电流对位线压差的影响。采用本实用新型的可写回的灵敏放大器配合伪电流镜补偿技术后，增大了互补位线上的压差，既可以增强存储单元的读能力又可增强存储单元的写能力，在综合考虑工艺偏差和器件失配偏差条件下的依然能够保证足够大的噪声容限，保证了较高的良率。在200mV电源电压下，每根位线上可以串联256个存储单元，获得了较高的设计密度。
Claims (4)
1.一种亚阈值存储阵列电路，亚阈值区域内两根位线之间串联多个存储单元，在两根位线之间还按顺序依次并联增强电路、预充/平衡电路、写使能电路以及灵敏放大器电路，所述增强电路为漏电流补偿电路，其特征是所述灵敏放大器电路为可写回的灵敏放大器，所述可写回的灵敏放大器设有五个PMOS管P1、P2、P3、P4、P5和六个NMOS管N1、N2、N3、N4、N5、N6，所有NMOS管的体端均接到地，所有PMOS管的体端均接到电源电压Vdd；PMOS管P2的源端接电源电压Vdd；PMOS管P2的漏端与NMOS管N1的漏端、PMOS管P4的栅端连接在一起，并接到位线BL上；PMOS管P2的栅端与NMOS管N1的栅端、PMOS管P4的漏端、NMOS管N3的漏端、NMOS管N5的漏端以及NMOS管N6的栅端连在一起；NMOS管N1的源端接地；PMOS管P1的栅端与NMOS管N3、N4的栅端连接在一起，并连接预充/平衡电路的预充信号线
PMOS管P1的源端连接电源电压Vdd；PMOS管P1的漏端与PMOS管P4、P5的源端三者相连接；PMOS管P5的漏端与NMOS管N4的漏端、NMOS管N2的栅端、PMOS管P3的栅端、NMOS管N6的漏端以及NMOS管N5的栅端连在一起；NMOS管N3、N4的源端连接在一起，并连接到地；NMOS管N5的源端与NMOS管N6的源端连在一起，并连接到地；PMOS管P3的源端接电源电压Vdd；PMOS管P3的漏端与NMOS管N2的漏端、PMOS管P5的栅端连在一起，并连接到另外一根位线
上，所述位线BL和位线
互补；NMOS管N2的源端接地。
2.根据权利要求1所述的一种亚阈值存储阵列电路，其特征是所述增强电路采用伪电流镜补偿电路作为漏电流补偿电路，伪电流镜补偿电路设有两个增强型PMOS晶体管P6、P7，第一屏蔽传输门T1、第二屏蔽传输门T2，第一逻辑存储电容CAP1、第二逻辑存储电容CAP2；两个增强型PMOS管P6、P7的源端连接电源电压Vdd，PMOS管P6栅端连接位线BL，PMOS管P7栅端连接位线第一屏蔽传输门T1和第二屏蔽传输门T2均由一个PMOS管和一个NMOS管构成，所述两个屏蔽传输门的PMOS管的栅端均连接到外部补偿控制信号NMOS管的栅端均接到外部补偿控制信号comp，外部补偿控制信号
和外部补偿控制信号comp互补，第一屏蔽传输门T1的PMOS管的源端与NMOS管的漏端连接并连接到位线BL上，第二屏蔽传输门T2的PMOS管的源端与NMOS管的漏端连接并连接到位线
上，两个屏蔽传输门的PMOS管的漏端与NMOS的源端连接到一起作为屏蔽传输门的输出端，PMOS管P6、P7的漏端分别与两个屏蔽传输门T1、T2的输出端接在一起，再分别通过两个逻辑电容CAP1、CAP2接到地；伪电流镜补偿电路中所有的PMOS晶体管的体端均连接电源电压Vdd，所有的NMOS晶体管的体端均接到地。
3.根据权利要求1或2所述的一种亚阈值存储阵列电路，其特征是所述平衡/预充电路由PMOS管P8、P9、P10构成，三个PMOS管P8、P9、P10的体端均接电源电压Vdd，三个PMOS管的栅端连接在一起，并连接到外部预充平衡控制信号
；PMOS管P8、P9作为预充管，PMOS管P10作为平衡管，PMOS管P8的源端与PMOS管P10源端接在一起，并接到位线BL上；PMOS管P9的源端与PMOS管P10漏端接在一起，并接到位线
上；PMOS管P8、P9的漏端均接到电源电压。
4.根据权利要求3所述的一种亚阈值存储阵列电路，其特征是亚阈值存储阵列的时序电路在漏电流补偿电路的外部补偿控制信号
的上升沿和外部预充平衡控制信号
的下降沿之间留有余度。
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| CN2010206990962U CN201946317U (zh) | 2010-12-31 | 2010-12-31 | 一种亚阈值存储阵列电路 |
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| CN2010206990962U CN201946317U (zh) | 2010-12-31 | 2010-12-31 | 一种亚阈值存储阵列电路 |
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2010
- 2010-12-31 CN CN2010206990962U patent/CN201946317U/zh not_active Expired - Lifetime
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| AV01 | Patent right actively abandoned |
Granted publication date: 20110824 Effective date of abandoning: 20130306 |
|
| RGAV | Abandon patent right to avoid regrant |