CN102592660A - 一种单端操作的亚阈值存储单元电路 - Google Patents

Abstract

一种单端操作的亚阈值存储单元电路，设有两个PMOS管P1、P2及七个NMOS管N1～N7，P1及P2的体端均分别与各自的源级连接后与电源电压Vdd连接,七个NMOS管N1～N7的体端以及N1、N2、N7的源极均接地，N3的栅极与行写控制信号RWR连接，N4的栅极与列写控制信号CWR连接，N2与P2组成一个反相器，其输出端连接到N2和P2的栅极，其输入端连接到P1的漏极，N5的栅极与读字线RWL连接，N5的漏极与读位线RBL连接，N6的源级与写位线WBL连接，N6的栅极与写字线WWL连接。

Description

一种单端操作的亚阈值存储单元电路

技术领域

本发明涉及工作在亚阈值区域下的一种单端操作的亚阈值存储单元电路，属于集成电路设计技术领域。

背景技术

存储单元阵列是现代片上系统(SOC)的重要组成部分，也往往是系统设计的瓶颈。随着市场对便携式设备的要求不断提高，存储单元阵列的功耗也要随之降低。亚阈值设计是当前存储阵列超低功耗设计的热点。通过降低电源电压(Vdd)进入电路的亚阈值区域——Vdd小于阈值电压(Vth)，进而显著降低系统的动态功耗和静态功耗。亚阈值存储单元阵列的设计尤其显示了亚阈值设计在低功耗方面的优异性能。

随着制造工艺的不断发展，特征尺寸进一步缩小，使得栅长L、栅宽W、氧化层厚度T_OX以及掺杂分布等工艺波动性对器件性能的影响愈发严重。其中随机掺杂波动(Random Dopant Fluctuation，RDF)的影响最大，它会严重影响SRAM单元的稳定性，从而导致失效率迅速上升。作为数字系统的重要组成部分，存储器的失效率将直接影响到系统良率。在典型的超阈值六管存储单元单元设计中，设计者通常利用平衡下拉晶体管、上拉晶体管和传输晶体管之间驱动比关系的方法，在满足良率要求的同时满足存储器单元的高密度要求。但是由于亚阈值区域晶体管驱动电流和阈值电压成指数关系，工艺波动的影响也更加严重，仅靠单纯的调节器件尺寸已经不能满足设计的需要。此外，当电源电压下降到亚阈值区域后，单元稳定性的下降使得half-selection对系统数据的影响加剧，甚至造成数据丢失。因此新型存储单元结构设计成为亚阈值存储电路平衡读写操作、降低half-selection状态、满足设计的良率要求的关键。

在典型的超阈值六管存储单元单元设计中，通常采用双端读写的操作方式实现对数据的正常写入和读出。在双端操作的过程中，数据通过互补的两条位线传输数据，这种数据传输方式尽管带来了速度等方面的优势，同时也带来了更多的切换功耗，造成功耗的损失。因此，使用一条位线传输数据并采用单端操作模式的存储单元逐渐成为研究的热点。同时由于单端操作的存储单元更贴合于对功耗要求严格而对速度要求放宽的亚阈值应用场合。但需要注意的是，单端操作的存储单元也会存在难以写入等问题。因此，如何在保证存储单元正常操作的前提下满足功耗、速度方面的需求成为存储体设计的重要研究方向之一。

发明内容

本发明的目的是克服现有技术的缺陷，针对亚阈值电路的实际特点，设计了一种单端操作的亚阈值存储单元电路，具有平衡存储单元的各项指标，使系统性能最优，是一种能够降低half-selection状态影响的低功耗、单端操作的亚阈值存储单元。它能够在保证系统正常操作的前提下，实现动态操作的降低并同时降低half-selection状态对存储单元的影响。

为实现以上目的，本发明采用的技术方案如下：一种单端操作的亚阈值存储单元电路，其特征在于：设有两个PMOS管P1、P2及七个NMOS管N1～N7，两个PMOS管P1及P2的体端均分别与各自的源级连接后与电源电压Vdd连接，PMOS管P1的漏极与NMOS管N3、N4、N6的漏极、NMOS管N2的栅极以及PMOS管P2的栅极连接在一起，PMOS管P1的栅极与NMOS管N1、N7的栅极、PMOS管P2的漏极以及NMOS管N2的漏极连接在一起，七个NMOS管N1～N7的体端以及NMOS管N1、N2、N7的源极均接地，NMOS管N1的漏极与NMOS管N3、N4的源级连接在一起，NMOS管N3的栅极连接行写控制信号RWR，NMOS管N4的栅极连接列写控制信号CWR，NMOS管N5的栅极连接读字线RWL，NMOS管N5的漏极连接读位线RBL，NMOS管N5的源极连接NMOS管N7的漏极，NMOS管N6的栅极连接写字线WWL，NMOS管N6的源极连接写位线WBL。

与现有技术相比，本发明具有以下优点及显著效果：

(1)亚阈值区域过驱动电压减小、负载电容大以及在工艺变化的条件下保持足够的写能力是亚阈值存储单元设计的又一个挑战。常规方法是在写操作过程中进一步降低亚阈值存储单元Vdd以增强写驱动能力。但是，这也同时降低共享同一Vdd的其它未被选中列中存储单元的保持操作稳定性。在本发明设计的亚阈值、单端操作并降低半选择状态(half-selection)影响的存储单元电路中，由于采用单端操作的模式并配合切断管N3、N4的工作的方式，实现了在写操作过程中动态切断反相器互锁的功能，提升单元的写能力，进而保证该亚阈值存储单元在很低电源电压(200mV)下也能正常写入数据，本发明特有的电路机制在切断被选中单元进行写操作的过程中避免了切断同行或者同列的单元，降低了单端操作常伴随的half-selection的半选择问题，提高了电路的鲁棒性。

(2)本发明设计的亚阈值、单端操作并降低half-selection状态影响的存储单元中，N5结合N7形成缓冲电路，该缓冲电路使读操作过程中存储节点与位线分立，位线上的电位变化不会对内部存储节点造成影响，因此亚阈值SRAM设计中最关键的读噪声容限被扩展。即本设计中采用的读出路径与内部信息存储节点分离的方案提高了读取过程中存储单元的抗噪声能力，增强了SRAM的鲁棒性。

(3)在SRAM的正常操作过程中，实现对一个单元的读写操作需要抬高字线电位以打开传输管，这将导致同一行其他非读写操作下存储单元的传输管同时开启，进而导致half-selection的问题，处于half-select状态下的单元其稳定性下降，甚至发生数据丢失。本发明设计的亚阈值、单端操作并降低half-selection状态影响的存储单元中，采用读路径分离的方式消除了读半选择状态的影响；切断管N3、N4的独特操作方式，降低了写半选择状态的影响，提高了单元的稳定性。

(4)本发明设计的亚阈值、单端操作并降低half-selection状态影响的存储单元采用新型的逻辑结构，使得该设计可以全部采用最小尺寸的晶体管。

(5)在SRAM的设计中需要严格控制尺寸以尽可能降低面积消耗。常规的六管存储单元在满足面积约束的前提下，通过调节各组成晶体管的尺寸满足设计上拉比和单元比的约束条件，进而达到设计的良率需求。但是由于亚阈值设计的特殊性，在设计中单纯的依靠器件尺寸的调节已不足以满足存储单元的良率需求。本发明采用新型的存储单元逻辑结构，在满足面积约束的条件下提高设计的鲁棒性。存储单元的可读性由读缓冲电路(N5-N7)保证；可写性由处于可配置的外部控制信号CWR，RWR控制下的切断管保证。这使得本设计可以全部采用最小尺寸的晶体管来满足存储电路面积约束。

附图说明

图1是本发明存储单元电路的结构图；

图2是本发明的存储单元在读写操作中可配置的控制信号的波形图；

图3是200mV电源电压下，本发明与参考8T、10T ST设计的读噪声容限的比较图；

图4是不同电源电压下，本发明与参考8T、10T ST设计读噪声容限的比较图；

图5是300mV电源电压下，本发明与参考8T设计静态噪声容限的比较分析图(1000次采样的蒙特卡洛分析)，(a)本发明设计的9T单元(b)参考8T存储单元；

图6是本发明完成正常读写操作的瞬态波形图；

图7是half-select状态下，本发明中可配置的控制信号的波形图；

图8是half-select状态下，本发明与参考8T、10T ST设计保持噪声容限的比较图；

图9是电源电压不同时，处于half-selection状态下的本发明9T与参考8T、10T ST单元的噪声容限比较图。

具体实施方式

参看图1，本发明存储单元电路设有两个PMOS管P1、P2及七个NMOS管N1～N7。两个PMOS管的体端均与电源电压Vdd连接，七个NMOS管的体端均接地；PMOS管P1的源级与Vdd连接，PMOS管P1的漏极与NMOS管N3、N4的漏极连接在一起，NMOS管N3、N4的源级连接在一起后与NMOS管N1的漏极相连，N1的源级接地，PMOS管P1与NMOS管N1的栅极连接在一起与NMOS管N2、PMOS管P2的漏极相连，NMOS管N3的栅极与行写控制信号RWR连接，NMOS管N4的栅极与列写控制信号CWR连接；NMOS管N2与PMOS管P2组成一个反相器，N2、P2反相器的输出端连接到NMOS管N2和PMOS管P2的栅极，N2、P2反相器的输入端连接到PMOS管P1的漏极；PMOS管P2的源级与Vdd连接，NMOS管N2的源级接地；NMOS管N7的栅极与N2、P2反相器的输出端连接到一起，N7的源级接地，N7的漏极与NMOS管N5的源级连接到一起，N5的栅极与读字线RWL连接，N5的漏极与读位线RBL连接；当PMOS管P1漏极电位高于写位线WBL的电位时，NMOS管N6的漏极与PMOS管P1漏极连接，N6的源级与写位线WBL连接；反之，当PMOS管P1漏极电位低于写位线WBL的电位时，NMOS管N6的源级与PMOS管P1漏极连接，N6的漏极与写位线WBL连接，N6的栅极与写字线WWL连接。

作为一个刚生产出来的晶体管，源端和漏端是可以互换的。在常规设计尤其是数字电路中由于PMOS管往往运用在上拉电路，NMOS往往运用在下拉电路，所以他们的源端会固定的接在Vdd和地不动。但是在我们的设计中由于存储单元所具有的特性：在写操作时，写位线上的信号被写入存储单元；传输管N6两端的信号是动态变化的。而按照晶体管源端漏端的定义：载流子的输出端为源端，载流子的接受端为漏端。虽然存储单元具体的链接关系没有变化，但是晶体管N6两端的端口定义会随着存储单元内部信息及其相对于写位线上电位的大小变化而变化。因此，当PMOS管P1漏极电位高于写位线WBL的电位时，NMOS管N6的漏极与PMOS管P1漏极连接，N6的源级与写位线WBL连接；反之，当PMOS管P1漏极电位低于写位线WBL的电位时，NMOS管N6的源级与PMOS管P1漏极连接，N6的漏极与写位线WBL连接，N6的栅极与写字线WWL连接。

在本发明实际的操作过程中，读操作是通过读字线RWL信号(参见图2)有效控制开启晶体管N5，通过读通路N5-N7将存储单元的内部信号传送到读位线RBL上，由位线RBL上的逻辑信号识别存储单元的内部信息，完成单端读的操作过程，此时WWL信号无效，RWR、CWR信号均有效，使晶体管N3、N4处于开启状态。写操作时通过写字线WWL信号控制，具体实现参见图2，此时写字线WWL信号有效，传输晶体管N6处于开启状态，RWR、CWR信号均无效效，使晶体管N3、N4处于关断状态。写位线WBL上的信号将通过传输晶体管N6传送到内部节点，改变存储单元内部的信息，完成单端写的操作过程。写操作完成后RWR、CWR信号均再次变为有效，使晶体管N3、N4开启，使单元能够稳定锁存写入的数据。

本发明存储单元电路的工作原理如下：

1、读操作

在SRAM的设计中，三个关键的静态噪声容限(读静态噪声容限、写静态噪声容限、保持静态噪声容限)中读静态噪声容限最小。随着电源电压的降低，读静态噪声容限也随之下降，因此如何扩展读静态噪声容限成为亚阈值存储单元设计的瓶颈。如果能屏蔽操作过程中位线电位对存储单元节点信息的干扰就能解决读失效问题，进而扩展读操作下的噪声容限。在本发明亚阈值存储单元中，N7结合N5形成缓冲电路，它可以在读操作过程中保证存储单元内存储的信息不被破坏，进而扩展亚阈值存储单元的读静态噪声容限。

假定初始条件下，Q＝″0″、

读操作过程中，RWL被设置为“1”。此时，传输管N5开启。考虑到Q＝″0″、

晶体管N7始终导通，这样在读操作时，位线RBL上预充的电荷可以通过N5和N7放电，从而读出Q点存储的信息。鉴于该操作过程中存储节点与位线分立，位线上预充的电位不会造成存储节点电位的上升，亚阈值SRAM设计的最关键噪声容限——读噪声容限被扩展。即本设计中采用的完全不同的读操作方案提高了读操作过程中存储单元的抗噪声能力，增强了SRAM的鲁棒性。

本发明在相同工艺条件下实现了J.P.Kulkarni等人发表在IEEE中的一款参考10TST的设计和Naveen Verma等人发表在IEEE中的一款参考8T的设计。图3展示了本发明设计的9T单元、参考10T ST、参考8T单元在200mV下读噪声容限的比较，显然本发明具有较高的读噪声容限。图4展示了本发明设计的9T单元、参考10T ST、参考8T单元的读噪声容限随电源电压变化而变化的关系。同时，该图也充分说明，采用本设计可以有效的提高存储单元的稳定性。图5进一步说明本设计与参考8T单元相比具有更好的工艺鲁棒性。

2、写操作

亚阈值区域过驱动电压减小、负载电容大以及在工艺变化的条件下保持足够的写能力是亚阈值存储单元设计的又一个挑战。常规方法是在写操作过程中进一步降低亚阈值存储单元Vdd以增强写驱动能力。但是，这也同时降低共享同一Vdd的其它未被选中列中存储单元的保持操作稳定性。在本发明设计的亚阈值、单端操作并降低half-selection状态影响的存储单元电路中，采用了单端操作的模式并配合切断管N3、N4的工作的方式。其中，在写操作的过程中，被选中单元所在的行中，行写信号RWR失效，使N3管断开；被选中单元所在的列中，列写信号CWR失效，使N4管断开，此时仅有所选中单元的N3、N4管同时断开，实现了在写操作过程中动态切断反相器互锁的功能，提升单元的写能力，进而保证该亚阈值存储单元在很低电源电压下也能正常写入数据。图6显示了在200mV的电源电压下，通过单端操作配合切断管N3、N4的工作正常写入数据的波形。写操作过程中可配置控制信号的波形如图2所示。

3、保持操作

在保持操作期间，RWL被设置为“0”，同时WWL为“0”。传输管N5、N6关断，读、写位线上的信息与存储单元存储信息隔离。切断管N3、N4开启，使存储单元能够形成交叉锁存的结构，进而稳定保持数据。与参考8T类似，本设计由于采用了读出路径与存储节点分离的读出方式，其静态保持容限与读噪声容限相同，因此图3中参考8T与本设计9T单元的读噪声容限同时也是静态保持噪声容限。显然本设计9T单元具有更好的静态保持容限。

4、降低half-selection状态影响的存储单元

在SRAM的正常操作过程中，实现对一个单元的读写操作需要抬高字线电位以打开传输管，这将导致同一行其他非读写操作下存储单元的传输管同时开启，进而导致half-selection的问题，在相关的文献中已经证实，处于half-select状态下的单元其稳定性下降，甚至发生数据丢失。

本发明存储单元中，采用读路径分离的方式消除了读半选择状态的影响，切断管N3、N4的独特操作方式，降低了写半选择状态的影响，提高了单元的稳定性。如图7所示的内容是写操作过程中处于half-selection状态下的存储单元其可配置的控制信号波形，显然half-selection状态下的存储单元可以分为行half-selected单元和列half-selected单元。由于字线的开启，行half-selected单元受到的干扰更强。因此为考察本设计单元降低half-selection状态影响的能力，本发明在相同工艺和操作条件下实现了参考10T ST、参考8T的设计，比较结果如图8、图9所示。其中图8展示了本发明设计的9T单元、参考10T ST、参考8T单元在200mV下half-selected单元的噪声容限比较，显然本发明具有较高的噪声容限。图9展示了本发明设计的9T单元、参考10T ST、参考8T单元的half-selected单元噪声容限随电源电压变化而变化的关系。

Claims (1)

1.一种单端操作的亚阈值存储单元电路，其特征在于：设有两个PMOS管P1、P2及七个NMOS管N1～N7，两个PMOS管P1及P2的体端均分别与各自的源级连接后与电源电压Vdd连接，PMOS管P1的漏极与NMOS管N3、N4、N6的漏极、NMOS管N2的栅极以及PMOS管P2的栅极连接在一起，PMOS管P1的栅极与NMOS管N1、N7的栅极、PMOS管P2的漏极以及NMOS管N2的漏极连接在一起，七个NMOS管N1～N7的体端以及NMOS管N1、N2、N7的源极均接地，NMOS管N1的漏极与NMOS管N3、N4的源级连接在一起，NMOS管N3的栅极连接行写控制信号RWR，NMOS管N4的栅极连接列写控制信号CWR，NMOS管N5的栅极连接读字线RWL，NMOS管N5的漏极连接读位线RBL，NMOS管N5的源极连接NMOS管N7的漏极，NMOS管N6的栅极连接写字线WWL，NMOS管N6的源极连接写位线WBL。

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