CN105336359B - Sram单元和sram存储器 - Google Patents

Abstract

本发明提供一种SRAM单元，本发明SRAM单元包括一个专门用于写入信息的写入单元和一个专门用于读出信息的读出单元，写入单元与所述存储单元的第一存储节点、写字线和写位线电连接，用于向存储单元写入信息，所述读出单元包括：读传输栅晶体管和读下拉晶体管，所述读传输栅晶体管和读字线和读位线电连接，所述读下拉晶体管的栅极与存储单元的第二存储节点电连接，专门的读出单元有效提高了静态噪声容限以及读出稳定性。本发明还提供一种SRAM存储器，包括多个本发明提供的SRAM单元。本发明SRAM单元在具有专门的读出单元，可以通过增强写入单元电荷输送能力的方法提高写入容限，从而获得静态噪声容限和写入容限俱佳的SRAM单元，使SRAM单元的读写更加稳定。

Description

SRAM单元和SRAM存储器

技术领域

本发明涉及半导体领域，尤其涉及一种SRAM单元和SRAM存储器。

背景技术

静态随机存储器(SRAM)作为挥发性存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。

现有技术的SRAM单元通常为6T结构。一种常见6T结构的SRAM单元通常包括存储单元和两个读写单元。其中存储单元包括两个上拉晶体管和两个下拉晶体管，两个上拉晶体管与字线相连，两个下拉晶体管与地线相连，存储单元有两个存储节点和两个打开节点，用于存储1或0信号；两个读写单元为两个传输晶体管，每个传输晶体管一端与存储单元的一个存储节点和一个打开节点相连，另一端与位线相连，用于对存储单元进行读写操作。

现有技术的SRAM读写稳定性较差，容易在读写操作中出现使存储的数据翻转或者无法写入数据等情况，因此，如何提高SRAM读写稳定性，成为本领域技术人员亟待解决的问题。

发明内容

本发明解决的问题是提供一种SRAM单元和SRAM存储器，以提高SRAM的读写稳定性。

为解决上述问题，本发明实施例提供了一种SRAM单元，包括：

存储单元，用于存储信息，所述存储单元包括用于加载第一电平的第一存储节点、用于加载第二电平的第二存储节点，所述第一电平与第二电平不同；

写入单元，与所述存储单元的第一存储节点、写字线和写位线电连接，用于向存储单元写入信息；

读出单元，与所述存储单元电连接，用于读出所述存储单元的存储信息，所述读出单元包括：与读字线和读位线电连接的读传输栅晶体管，与所述读传输栅晶体管相连的读下拉晶体管，所述读下拉晶体管的栅极与所述存储单元的第二存储节点电连接。

可选的，所述存储单元包括：第一存储晶体管和第二存储晶体管；

所述第一存储晶体管包括第一上拉晶体管和第一下拉晶体管，在所述第一上拉晶体管的漏极和第一下拉晶体管的源极电连接，第一上拉晶体管的漏极和第一下拉晶体管的源极的连接点为第一存储节点；

所述第一上拉晶体管的栅极和第一下拉晶体管的栅极电连接，第一上拉晶体管的栅极和第一下拉晶体管的栅极的连接点为第一读写节点；

所述第二存储晶体管包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和第二下拉晶体管的源极电连接，第二上拉晶体管的漏极和第二下拉晶体管的源极的连接点为第二存储节点；

所述第二上拉晶体管的栅极和第二下拉晶体管的栅极电连接，所述第二上拉晶体管的栅极和第二下拉晶体管的连接点为第二读写节点；

所述第一存储节点与所述第二读写节点电连接，所述第二存储节点与所述第一读写节点电连接。

可选的，所述第一上拉晶体管和第二上拉晶体管的源极均与工作电压电源电连接，所述第一下拉晶体管和第二下拉晶体管的漏极均与公共电压电源电连接，所述工作电压电源提供的电压高于所述公共电压电源提供的电压。

可选的，所述第一上拉晶体管和第二上拉晶体管均为PMOS，所述第一下拉晶体管和第二下拉晶体管均为NMOS。

可选的，所述写入单元为写传输栅晶体管，所述写传输栅晶体管的源极与写位线电连接，所述写传输栅晶体管的栅极与写字线电连接，所述写传输栅晶体管的漏极与所述第一存储节点电连接。

可选的，所述写传输栅晶体管为NMOS。

可选的，所述读传输栅晶体管的栅极和读字线电连接，源极与读位线电连接，漏极与读下拉晶体管的源极电连接；

所述读下拉晶体管的漏极与公共电压电源电连接。

可选的，所述读传输栅晶体管和读下拉晶体管均为NMOS。

可选的，所述写传输栅晶体管沟道区的宽长比与第一下拉晶体管沟道区的宽长比的比例小于或等于1。

可选的，所述写传输栅晶体管沟道区的宽长比与第一下拉晶体管沟道区的宽长比的比例大于1。

本发明还提供一种SRAM存储器，包括：多个本发明提供的SRAM单元。

可选的，所述SRAM存储器还包括：多条写字线、写位线、读字线及读位线；

所述多个SRAM单元呈阵列状排布，并与多条写字线、写位线、读字线、读位线电连接。

与现有技术相比，本发明技术方案具有以下优点：

本发明SRAM单元包括一个专门用于写入信息的写入单元和一个专门用于读出信息的读出单元，写入单元与所述存储单元的第一存储节点、写字线和写位线电连接，用于向存储单元写入信息，所述读出单元包括：读传输栅晶体管和读下拉晶体管，所述读传输栅晶体管和读字线和读位线电连接，所述读下拉晶体管的栅极与存储单元的第二存储节点电连接。在本发明的SRAM单元进行信息读取时，读传输栅晶体管向读下拉晶体管的源极输入信号电压，第二存储节点中存储的信息作为读下拉晶体管的栅极电压，控制读下拉晶体管的开关，通过读下拉晶体管的开关状态即能判断存储单元中存储的信息。由于控制读下拉晶体管打开所需要的栅极电压很小，在读出信息时从第二存储节点中泄漏的电流很小，基本不会影响存储单元存储的信息，有效提高了静态噪声容限以及读出稳定性。在具有独立的读出单元的条件下，读出信息不会对写入单元中存储的信息造成影响，提高了静态噪声容限；增强写入单元电荷输送能力不会对读出信息造成影响，因此可以通过增强写入单元电荷输送能力的方法提高写入容限，从而获得静态噪声容限和写入容限俱佳的SRAM单元，使SRAM单元的读写更加稳定。

此外，本发明提供的SRAM存储器包括多个本发明提供的SRAM单元，具有较好的读写稳定性。

附图说明

图1为现有技术一种6T结构的SRAM单元的电路结构示意图；

图2为本发明SRAM单元一实施例的电路结构示意图。

具体实施方式

下面分析现有的SRAM的结构，以获得现有SRAM读写稳定性差的原因。

参考图1，示出了现有技术一种6T结构的SRAM单元的电路结构示意图。

所述6T结构的SRAM单元包括：第一存储晶体管和第二存储晶体管，所述第一存储晶体管包括第一上拉晶体管PU1和第一下拉晶体管PD1，所述第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的源极电连接，所述第一上拉晶体管PU1的漏极和第一下拉晶体管PD1的源极的连接点为第一存储节点11，所述第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极电连接，所述第一上拉晶体管PU1的栅极和第一下拉晶体管PD1的栅极的连接点为第一读写节点21。

所述第二存储晶体管包括第二上拉晶体管PU2和第二下拉晶体管PD2，所述第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的源极电连接，所述第二上拉晶体管PU2的漏极和第二下拉晶体管PD2的源极的连接点为第二存储节点12，所述第二上拉晶体管PU2的栅极和第二下拉晶体管PD2的栅极电连接，所述第二上拉晶体管PU2的栅极和第二下拉晶体管PD2栅极的连接点为第二读写节点22。

此外，所述第一上拉晶体管PU1的源极和第二上拉晶体管PU2的源极与工作电压电源Vdd电连接；第一下拉晶体管PD1的源极和第二下拉晶体管PD2的漏极与公共电压电源Vss电连接，工作电压电源Vdd提供的电压高于公共电压电源Vss电连接提供的电压。

进一步的，所述第一存储节点11与所述第二读写节点22电连接，所述第二存储节点12与所述第一读写节点21电连接。

通常情况下，6T结构的SRAM单元存储信息“0”和信息“1”的方式为：在第一存储节点11为低电平，第二存储节点12为高电平时，表示6T结构的SRAM单元存储的信息为“0”；在第一存储节点11为高电平，第二存储节点12为低电平时，表示6T结构的SRAM单元存储的信息为“1”。

通常情况下，6T结构的SRAM单元中，第一上拉晶体管PU1和第二上拉晶体管PU2为PMOS，第一下拉晶体管PD1和第二下拉晶体管PD2为NMOS。

如图1所示，所述6T结构的SRAM单元进一步包括传输晶体管，所述传输晶体管包括：第一传输栅晶体管PG1和第二传输栅晶体管PG2，所述第一传输栅晶体管PG1和第二传输栅晶体管PG2的栅极均与字线WL电连接；第一传输栅晶体管PG1的漏极与第一位线BL电连接，源极与所述第一存储电连接；所述第二传输栅晶体管PG2的漏极与第二位线(互补位线)BLB电连接，源极与所述第二存储点12电连接。

SRAM单元进行读取操作时，对字线WL施加高电平，第一传输栅晶体管PG1和第二传输栅晶体管PG2打开，第一位线BL和第二位线BLB同时施加高电平(即信号“1”)，从而使所述第一传输栅晶体管PG1和第二传输栅晶体管PG2的源极均为高电平，通过测量第一位线BL和第二位线BLB之间的电位差能够判断SRAM单元存储的信息。

具体地说，当SRAM单元存储信息为“0”时，第一存储节点11为低电平，第二存储节点12为高电平，因此第一传输栅晶体管PG1的漏极为低电平，所述第一传输栅晶体管PG1源极和漏极之间形成电压差，电流流过第一传输栅晶体管PG1。

第二存储节点12为高电平，相应地，第二传输栅晶体管PG2漏极为高电平，所述第二传输栅晶体管PG2的源极和漏极之间不会形成电压差，因此，所以第二存储节点12电平不会变化，由于第二存储节点12与所述第一读写节点21相连，因此所述第一读写节点21高电平，第一下拉晶体管PD1打开，电流可以从第一位线BL、第一传输栅晶体管PG1、第一下拉晶体管PD1流过，使第一位线BL的电平下降，如果检测到第一位线BL与第二位线BLB之间电压差的变化超过一阈值，即可得到6T结构的SRAM单元存储的信息为“0”。

但是在实际工作中，当第一传输栅晶体管PG1的电荷输送能力强于第一下拉晶体管PD1的电荷输送能力时，电荷容易在第一存储节点11中累积，当电荷累积量过多时，第一存储节点11电平升高，从低电平转变为高电平，从而使与所述第一存储节点11相连的第二读写节点22电平升高，使第二下拉晶体管PD2打开，所述第二下拉晶体管PD2源极与漏极之间产生电流，从而使第二存储节点22的电平降低，从而使第二存储节点22从原本的高电平转变为低电平，即6T结构的SRAM单元存储的信息从信息“0”变为信息“1”。

可以看出，在6T结构的SRAM单元中，第一位线BL上的电压变化很容易导致SRAM单元存储的信息翻转，即静态噪声容限(Static Noise Margin，SNM)很小。静态噪声容限一般被定义为一个SRAM单元在不改变存储状态的前提下能够耐受的最大噪声电压，静态噪声容限过小会导致在对SRAM单元进行读出操作时，存储状态发生反转。

为了使6T结构的SRAM单元在读取时不容易翻转，一般将第一传输栅晶体管PG1的电荷输送能力设计成弱于第一下拉晶体管PD1的电荷输送能力。但是当第一传输栅晶体管PG1的电荷输送能力较弱时，6T结构的SRAM单元的读出电流(在读取时流过第一传输栅晶体管PG1的饱和电流)较小，在单位时间拉低第一位线BL上的电压的能力也就越小，会影响SRAM单元的读取速度。

在写入信息时，当原来第一存储节点11为低电平，第二存储节点12为高电平时，要在6T结构的SRAM单元中写入信息“1”，需要将第一位线BL同时施加高电平，同时第二位线BLB施加低电平，使第一存储节点11的低电平转变成高电平，第二存储节点12的高电平转变成低电平。

由于原来第二存储节点12为高电平时，与所述第二存储节点12相连的第一读写节点21处于高电平，即第一下拉晶体管PD1出于打开状态，在第一传输栅晶体管PG1的电荷输送能力设计成弱于第一下拉晶体管PD1的电荷输送能力时，第一位线BL上施加高电平时可以使电流通过第一传输栅晶体管PG1后很快从第一下拉晶体管PD1流失，导致在第一存储节点11很难存储到足够的电荷来形成高电平。

选中字线WL使第二传输栅晶体管PG2打开时，由于原来第二存储节点12为高电平，而第二位线BLB施加低电平时，第二存储节点12处的电平被拉低，为了使第二存储节点12处的高电平变成低电平，需要将第二上拉晶体管PU2的电荷输送能力设计成远小于第二传输栅晶体管PG2的电荷输送能力，以使得在第二存储节点12无法累积足够多的电荷来而维持原来的高电平。在第二存储节点12处的高电平变成低电平之后，第一上拉晶体管PU1打开，第二下拉晶体管PD1关闭，从工作电压电源Vdd来的电流进入第一存储节点11并无法流出，第一存储节点11变成高电平，从而在SRAM单元中写入信息“1”。

可以看出，在写入信息时，需要第二传输栅晶体管PG2具有较强的电荷输送能力，这样能够提高写入信息的速度。写入容限(Write Margin，WM)是考量SRAM单元工作能力的重要参数，一般来说，写入容限表示在第二存储节点12处高电平变成低电平的过程中，在第二存储节点12和第一存储节点11同电位时，第二位线BLB上的电压值(或第一存储节点11存储的高电平变成低电平过程中，第二存储节点12和第一存储节点11同电位时，第一位线BL上的电压值)，写入容限越大，表示第二位线BLB上用于存储新的信息所施加的低电平与原来的高电平的电平差较小(或表示第一位线BL上的用于存储新的信息所施加的低电平与原来的高电平的电平差较小)，提高SRAM单元的写入容限的意义在于第二位线BLB上较小的压降就可以改变存储单元存储的信息，从而提高SRAM单元的写入速度。

6T结构的SRAM单元是一种对称结构的器件，第一传输栅晶体管PG1和第二传输栅晶体管PG2性能基本相同，可以统称为传输栅晶体管，第一上拉晶体管PU1和第二上拉晶体管PU2性能基本相同，可以统称为上拉晶体管，第一下拉晶体管PD1和第下上拉晶体管PD2性能基本相同，可以统称为下拉晶体管。如前述描述的读取过程和写入过程，传输栅晶体管在读操作和写操作中分别需要较强和较弱的电荷输送能力，为了同时保证SRAM单元同时具有较好的写入容限、静态噪声容限和读出电流并保持读写的稳定性，需要将图1所示的SRAM中上拉晶体管和传输栅晶体管、下拉晶体管的电荷输送能力维持在较恰当的关系，这样传输栅晶体管的电荷输送能力既不能很强也不能很弱，导致了无法同时提高写入容限和静态噪声容限的问题，从而难以提高读写的稳定性。

为解决上述问题，本发明提出一种SRAM单元和SRAM存储器。本发明SRAM单元是一种7T结构的SRAM单元，包括一个专门用于写入信息的写入单元和一个专门用于读出信息的读出单元，写入单元与所述存储单元的第一存储节点、写字线和写位线电连接，用于向存储单元写入信息，所述读出单元包括：相互电连接的读传输栅晶体管和读下拉晶体管，所述读传输栅晶体管和读字线和读位线电连接，所述读下拉晶体管的栅极与存储单元的第二存储节点电连接。

本发明SRAM单元读取存储的信息时，读传输栅晶体管向读下拉晶体管的源极输入信号电压，第二存储节点中存储的信息作为读下拉晶体管的栅极电压，控制读下拉晶体管的开关，通过读下拉晶体管的开关状态即能判断存储单元中存储的信息。由控制读下拉晶体管打开所需要的栅极电压很小，在读出信息时从第二存储节点中泄漏的电流很小，基本不会影响存储单元存储的信息，有效提高了静态噪声容限以及读出稳定性。在具有独立的读出单元的情况下，增强写入单元输送电流的能力不会对读出信息造成影响，因此可以通过增强写入单元输送电流的能力的方法提高写入容限，从而获得静态噪声容限和写入容限俱佳的SRAM单元，使SRAM单元的读写更加稳定。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图2，示出了本发明SRAM单元一实施例的电路结构示意图。本发明SRAM单元包括：

存储单元01，用于存储信息。所述存储单元01与6T结构的SRAM单元中存储数据的部分大致相同，所述存储单元01包括用于加载第一电平的第一存储节点101、用于加载第二电平的第二存储节点102，所述第一电平与第二电平不同。当存储单元01存储信息“0”时，第一电平为低电平，第二电平为高电平，当存储单元01存储信息“1”时，第一电平为高电平，第二电平为低电平。

具体地，所述存储单元01包括：

第一存储晶体管和第二存储晶体管，所述第一存储晶体管包括第一上拉晶体管PU1`和第一下拉晶体管PD1`。

所述第一上拉晶体管PU1`的漏极和第一下拉晶体管PD1`的源极电连接，第一上拉晶体管PU1`的漏极和第一下拉晶体管PD1`的源极的连接点为第一存储节点101。

所述第一上拉晶体管PU1`的栅极和第一下拉晶体管PD1`的栅极电连接，第一上拉晶体管PU1`的栅极和第一下拉晶体管PD1`的栅极的连接点为第一读写节点103。

第二存储晶体管包括第二上拉晶体管PU2`和第二下拉晶体管，所述第二上拉晶体管PU2`的漏极和第二下拉晶体管PD2`的源极电连接，第二上拉晶体管PU2`的漏极和第二下拉晶体管PD2`的源极的连接点为第二存储节点102。

所述第二上拉晶体管PU2`的栅极和第二下拉晶体管PD2`的栅极之间电连接，并在第二上拉晶体管PU2`的栅极和第二下拉晶体管PD2`的连接点为第二读写节点104。

其中，所述第一存储节点101与所述第二读写节点104电连接，所述第二存储节点101与所述第一读写节点103电连接。

在本实施例中，SRAM单元存储信息“0”和信息“1”的方式为：在第一存储节点101为低电平，第二存储节点102为高电平时，表示SRAM单元存储的信息为信息“0”；在第一存储节点101为高电平，第二存储节点102为低电平时，表示SRAM单元存储的信息为信息“1”。在本实施例中，第一上拉晶体管PU1`和第二上拉晶体管PU2`为PMOS，第一下拉晶体管PD1`和第二下拉晶体管PD2`为NMOS。

在本实施例中，第一上拉晶体管PU1`的源极和第二上拉晶体管PU2`的源极与工作电压电源Vdd`电连接；第一下拉晶体管PD1`的漏极和第二下拉晶体管PD2`的漏极与公共电压电源Vss`电连接，工作电压电源Vdd`提供的电压高于公共电压电源Vss`电连接提供的电压。所述公共电压电源Vss`还可以是地端。

继续参考图2，本发明SRAM单元还包括：

读出单元02，与所述存储单元01电连接，用于从所述存储单元01读出存储信息。

所述读出单元02包括：与读字线RWL`和读位线电RBL`连接的读传输栅晶体管RG1，与所述读传输栅晶体管RG1相连的读下拉晶体管RG2。具体地，所述读传输栅晶体管RG1的漏极和读下拉晶体管RG2的源极电连接，所述读传输栅晶体管RG1的栅极和读字线RWL`电连接，读传输栅晶体管RG1的源极和读位线RBL`电连接，所述读下拉晶体管RG2的栅极与存储单元的第二存储节点102电连接，所述读下拉晶体管RG2的漏极与公共电压电源Vss`电连接。

在本实施例中，所述读传输栅晶体管RG1和读下拉晶体管RG2均为NMOS，但是本发明对此不做限制，在其他实施例中，所述读传输栅晶体管RG1和读下拉晶体管RG2还可以为PMOS。

本实施例在设置有独立的读出单元02的情况下，在读出信息时基本不会影响存储单元存储的信息，有效提高了静态噪声容限以及读出稳定性。

具体地，在本实施例SRAM单元的读取操作中，对读字线RWL`施加高电平，使读传输栅晶体管RG1打开，对读位线RBL`施加高电平，当第二存储节点102为高电平时，读下拉晶体管RG2打开，电流从读位线RBL`流过读传输栅晶体管RG1、读下拉晶体管RG2至公共电压电源Vss`。当第二存储节点102为低电平时，读下拉晶体管RG2关闭，电流无法流过读下拉晶体管RG2。因此测量流过读下拉晶体管RG2的电流或读位线RBL`与公共电压电源Vss`之间的电压，可以获得SRAM单元存储的信息。

本实施例SRAM单元在读取过程中，第二存储节点102处的电压仅用于为读下拉晶体管RG2的栅极提供打开电压，第二存储节点102处泄漏的电流很小，基本不会改变第二存储节点102处的电平。在对SRAM单元的读取操作中，SRAM单元存储的信息不容易发生变化，实际上读出单元中流过的电荷对存储单元基本没有影响，因此静态噪声容限有效增大。增强读下拉晶体管RG2、读传输栅晶体管RG1的电荷输送能力对不容易造成存储单元信息翻转的问题，因此可以增强读下拉晶体管RG2、读传输栅晶体管RG1的电荷输送能力，以增大读出电流，有效提高读取速度。

继续参考图2，本发明SRAM单元还包括：

写入单元03，与所述存储单元01的第一存储节点101、写字线WL`和写位线BL`电连接，用于向存储单元01写入信息。

在本实施例中，所述写入单元03为写传输栅晶体管PG1`，所述写传输栅晶体管PG1`的栅极与写字线WL`电连接，所述写传输栅晶体管PG1`的源极与写位线BL`电连接，所述写传输栅晶体管PG1`的漏极与所述第一存储节点101电连接。所述写传输栅晶体管PG1`为NMOS。但是本发明对所述写传输栅晶体管PG1`的类型不做限制，在其他实施例中，所述写传输栅晶体管PG1`还可以为PMOS。

具体地，在本实施例SRAM单元的写入操作中，对写字线WL`施加高电平，使写传输栅晶体管PG1`打开，对写位线BL`施加高电平或低电平，以在第一存储节点101处的电平为高电平或低电平。

在写入信息时，当原来第一存储节点101为低电平，第二存储节点102为高电平时，要在SRAM单元中写入信息“1”，需要将第一位线BL`施加高电平，使第一存储节点101处的低电平变成高电平，第二存储节点102处的高电平变成低电平。

具体地，将第一位线BL`施加高电平，并选中位线WL`，写传输栅晶体管PG1`打开，电荷传输至第一存储节点101，第一存储节点101，使第一存储节点101，第一存储节点101电平升高，转变为高电平。第二读写节点104与第一存储节点101电连接，因此第二读写节点104也转变为高电平，第二下拉晶体管PD2`栅极与第二读写节点104电连接，因此第二下拉晶体管PD2`打开，第二存储节点102的高电平被拉低，转变为低电平。这样即在SRAM单元中写入了信息“1”。由于在本发明SRAM单元中，设置了专门的读取单元02，而写传输栅晶体管PG1`专门用于写入信息，写传输栅晶体管PG1`的电荷输送能力大于第一下拉晶体管PD1`和第二下拉晶体管PD2`的电荷输送能力时，对SRAM单元进行读取操作，并不会造成第一存储节点101和第二存储节点102中存储的电平翻转，因此，可以将写传输栅晶体管PG1`的电荷输送能力设计得较强，强于第一下拉晶体管PD1`和第二下拉晶体管PD2`的电荷输送能力，这样第一存储节点101中存储电荷的能力大于第二下拉晶体管PD2`输送电荷的能力。

由于原来第二存储节点102存储高电平时，与所述第二存储节点102相连的第一读写节点103在一开始处于高电平，即第一下拉晶体管PD1`出于打开状态，如果写传输栅晶体管PG1`的电荷输送能力弱于第一下拉晶体管PD1`的电荷输送能力，从写位线BL`来的电流通过第一传输栅晶体管PG1`后很快从第一下拉晶体管PD1`流失到公共电压电源Vss`，导致在第一存储节点101很难存储到足够的电荷来形成高电平。在实施例SRAM单元中，可以将写传输栅晶体管PG1`的电荷输送能力设计得较强，强于第一下拉晶体管PD1`和第二下拉晶体管PD2`的电荷输送能力，使得从写位线BL`来的电流通过第一传输栅晶体管PG1`后在第一存储节点101中累积，在第一存储节点101形成高电平。

因此，当本实施例SRAM单元的写传输栅晶体管PG1`的电荷输送能力强于第一下拉晶体管PD1`和第二下拉晶体管PD2`的电荷输送能力时，与现有技术的6T结构的SRAM单元相比，本发明SRAM单元能够较容易地在直接第一存储节点101完成高电平的写入，写入能力有效提高。

此外，由于增强写入单元中写传输栅晶体管PG1`输送电荷的能力不会对读出信息造成影响，可以通过增强写传输栅晶体管PG1`输送电荷的能力来提高写入容限。当写传输栅晶体管PG1`输送电荷的能力足够强时，写位线BL`上较小的电压变化就可以使得第一存储节点101上的电平发生改变，从而增大了SRAM单元的写入容限，使得写入速度更快，这样就能获得静态噪声容限和写入容限俱佳的SRAM单元，使SRAM单元的读写更加稳定。

具体地，在本实施例中，所述写传输栅晶体管PG1`沟道宽长比W/L1与第一下拉晶体管PD1`沟道宽长比W/L2的比例大于1。可选的，所述写传输栅晶体管PG1`沟道宽长比W/L1与第一下拉晶体管PD1`沟道宽长比W/L2的比例为1.5。这样，所述写传输栅晶体管PG1`的电荷输送能力远强于第一下拉晶体管PD1`的电荷输送能力。

但是本发明对写传输栅晶体管PG1`与第一下拉晶体管PD1`的沟道宽长比不做限制，在其他实施例中，所述写传输栅晶体管PG1`沟道宽长比W/L1与第一下拉晶体管PD1`沟道宽长比W/L2的比例还可以小于或等于1。

本发明还提供一种SRAM存储器，所述SRAM存储器包括多个本发明提供的SRAM单元，所述SRAM单元的组成参考前述SRAM实施例的内容。在此不再赘述。

具体地，所述多个SRAM单元呈阵列状排布。

本发明SRAM存储器还包括：多条写字线、写位线、读字线及读位线，所述多个SRAM单元与多条写字线、写位线、读字线及读位线电连接。

需要说明的是，本发明SRAM存储器还可以同时包括多个本发明提供的SRAM单元和多个现有技术中其他类型的SRAM单元。

本发明SRAM存储器包括多个本发明提供的SRAM单元，由于本发明提供的SRAM单元具有较好的读写稳定性，因此本发明SRAM存储器整体具有较好的读写稳定性。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种SRAM单元，其特征在于，包括：

存储单元，用于存储信息，所述存储单元包括用于加载第一电平的第一存储节点、用于加载第二电平的第二存储节点，所述第一电平与第二电平不同，所述存储单元包括第一存储晶体管，第一存储晶体管包括第一下拉晶体管；

写入单元，与所述存储单元的第一存储节点、写字线和写位线电连接，用于向存储单元写入信息，所述写入单元为写传输栅晶体管，所述写传输栅晶体管的源极与写位线电连接，所述写传输栅晶体管的栅极与写字线电连接，所述写传输栅晶体管的漏极与所述第一存储节点电连接，所述写传输栅晶体管的电荷输送能力大于第一下拉晶体管的电荷输送能力，所述写传输栅晶体管沟道宽长比与第一下拉晶体管的沟道宽长比的比例为1.5；

读出单元，与所述存储单元电连接，用于读出所述存储单元的存储信息，所述读出单元包括：与读字线和读位线电连接的读传输栅晶体管，与所述读传输栅晶体管相连的读下拉晶体管，所述读下拉晶体管的栅极与所述存储单元的第二存储节点电连接。

2.如权利要求1所述的SRAM单元，其特征在于，

所述存储单元包括：第一存储晶体管和第二存储晶体管；

所述第一存储晶体管包括第一上拉晶体管和第一下拉晶体管，在所述第一上拉晶体管的漏极和第一下拉晶体管的源极电连接，第一上拉晶体管的漏极和第一下拉晶体管的源极的连接点为第一存储节点；

所述第一上拉晶体管的栅极和第一下拉晶体管的栅极电连接，第一上拉晶体管的栅极和第一下拉晶体管的栅极的连接点为第一读写节点；

所述第二存储晶体管包括第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管的漏极和第二下拉晶体管的源极电连接，第二上拉晶体管的漏极和第二下拉晶体管的源极的连接点为第二存储节点；

所述第二上拉晶体管的栅极和第二下拉晶体管的栅极电连接，所述第二上拉晶体管的栅极和第二下拉晶体管的连接点为第二读写节点；

所述第一存储节点与所述第二读写节点电连接，所述第二存储节点与所述第一读写节点电连接。

3.如权利要求2所述的SRAM单元，其特征在于，所述第一上拉晶体管和第二上拉晶体管的源极均与工作电压电源电连接，所述第一下拉晶体管和第二下拉晶体管的漏极均与公共电压电源电连接，所述工作电压电源提供的电压高于所述公共电压电源提供的电压。

4.如权利要求2所述的SRAM单元，其特征在于，所述第一上拉晶体管和第二上拉晶体管均为PMOS，所述第一下拉晶体管和第二下拉晶体管均为NMOS。

5.如权利要求1所述的SRAM单元，其特征在于，所述写传输栅晶体管为NMOS。

6.如权利要求1或2所述的SRAM单元，其特征在于，所述读传输栅晶体管的栅极和读字线电连接，源极与读位线电连接，漏极与读下拉晶体管的源极电连接；

所述读下拉晶体管的漏极与公共电压电源电连接。

7.如权利要求6所述的SRAM单元，其特征在于，所述读传输栅晶体管和读下拉晶体管均为NMOS。

8.一种SRAM存储器，其特征在于，包括多个如权利要求1至7中任意一项权利要求所述的SRAM单元。

9.如权利要求8所述的SRAM存储器，其特征在于，还包括：多条写字线、写位线、读字线及读位线；

所述多个SRAM单元呈阵列状排布，并与多条写字线、写位线、读字线及读位线电连接。