CN105632549B - Sram存储单元及提高其读写稳定性的电路 - Google Patents
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Abstract
本发明涉及电子通信技术领域，具体涉及一种SRAM存储单元及提高其读写稳定性的电路。包括，第一开关器件，可控制地连接一第一位线至一第一存储节点；第二开关器件，可控制地连接一第二位线至一第二存储节点；第一反相单元，串联于第一开关器件与第二开关器件之间，第一反相单元设有第一输入端和第一输出端，于第一输出端处定义第一存储节点；第二反相单元，串联于第一开关器件与第二开关器件之间，第二反相单元第二输入端与第一输出端连接，第二输出端与第一输入端连接，于第二输出端处定义第二存储节点。本发明有着更好的读写能力，在不用添加过多额外电路的前提下提高SRAM存储单元可靠性，降低了电路设计的复杂程度，并且节省了面积。
Description
技术领域
本发明涉及电子通信技术领域，具体涉及一种SRAM存储单元及提高其读写稳定性的电路。
背景技术
SRAM(Static RAM，静态随机存储器)存储器是一种具有静止存取功能的存储器，不需要刷新电路既能保存它内部存储的数据，在各个芯片系统中具有重要的作用，对于一个SRAM存储单元来说，它的稳定性至关重要。一个拥有较强写能力的存储单元，不但能够保证单元的稳定性，更能提高写操作的速度，从而使整个存储器工作在更加高速的系统中，因而其性能也决定了整个芯片的性能好坏。
随着先进工艺水平的不断推进，器件尺寸越来越小，工艺参数的漂移偏差不可避免，尤其对于拥有巨大数目存储单元的SRAM阵列来说，这种偏差对整个SRAM良率和性能产生的影响越来越大；图1所示，其中100为一个常规的SRAM存储单元，由两个PMOS(拥有P型金属-氧化物-半导体结构的晶体管)晶体管101，102以及四个NMOS(拥有N型金属-氧化物-半导体结构的晶体管)晶体管103，104，105，106所组成。其中PMOS晶体管101和NMOS晶体管105组成一个反相器107，同理，PMOS晶体管102和NMOS晶体管106也组成一个反相器108，反相器107的输出与反相器108的输入相连，反相器108的输出与反相器107的输入相连，彼此形成一个闭环，从而在109点和110点对数字信号“0”或“1”进行锁存。NMOS晶体管103，104作为开关管，其栅极和字线WL相连，用于控制位线BL以及BLB对节点109，110的访问。PMOS晶体管101，102的源极与存储单元工作电源VDD相连，NMOS晶体管105，106的源极与存储单元工作的地VSS相连。
为了保证其稳定性，现有技术中往往引入额外的读写辅助电路。比如，将字线WL的开启电压适当降低，从而减弱NMOS晶体管103，104在读操作中的驱动能力，来提高SRAM读操作的稳定性。相应的在写操作中为了补偿驱动能力的减弱，会采用在位线BL或位线BLB施加负压的方式以提高存储单元的写能力。这在一定程度上增加了电路的复杂程度，并且额外的辅助电路也会使整个存储器的面积变大。
发明内容
本发明的目的在于，提供一种SRAM存储单元，解决以上技术问题；
本发明的目的还在于，提供一种提高SRAM存储单元的读写稳定性的电路，解决以上技术问题。
本发明所解决的技术问题可以采用以下技术方案来实现：
本发明提供一种SRAM存储单元，包括，
一第一开关器件(303)，于一字线(WL)和一写字线(WWL)的作用下可控制地连接一第一位线(BL)至一第一存储节点()；
一第二开关器件(304)，于所述字线(WL)和所述写字线(WWL)的作用下可控制地连接一第二位线(BLB)至一第二存储节点()；
一第一反相单元，串联于所述第一开关器件(303)与所述第二开关器件(304)之间，所述第一反相单元设有第一输入端和第一输出端，于所述第一输出端处定义所述第一存储节点()；
一第二反相单元，串联于所述第一开关器件(303)与所述第二开关器件(304)之间，所述第二反相单元设有第二输入端和第二输出端，所述第二输入端与所述第一输出端连接，所述第二输出端与所述第一输入端连接，于所述第二输出端处定义所述第二存储节点()。
本发明的SRAM存储单元，所述第一反相单元包括，
第一PMOS管(301)，所述第一PMOS管(301)可控制地连接于第一工作电源(PGL)和所述第一存储节点()之间；
第一NMOS管(305)，所述第一NMOS管(305)的控制端与所述第一PMOS管(301)的控制端连接，所述第一NMOS管(305)可控制地连接于所述第一存储节点()与一接地端(VSS)之间。
本发明的SRAM存储单元，所述第二反相单元包括，
第二PMOS管(302)，所述第二PMOS管(302)可控制地连接于第二工作电源(PGR)和所述第二存储节点()之间；
第二NMOS管(306)，所述第二NMOS管(306)的控制端与所述第二PMOS管(302)的控制端连接，所述第二NMOS管(306)可控制地连接于所述第二存储节点()与所述接地端(VSS)之间。
本发明的SRAM存储单元，所述第一开关器件(303)和/或所述第二开关器件(304)采用独立栅模式的FINFET器件，其控制端包括第一栅极(gate1)和第二栅极(gate2)，其第一栅极(gate1)连接所述写字线(WWL)，其第二栅极(gate2)连接所述字线(WL)。
本发明的SRAM存储单元，所述第一PMOS管(301)采用独立栅模式的FINFET器件；和/或，所述第一NMOS管(305)采用共栅模式的FINFET器件。
本发明的SRAM存储单元，所述第二PMOS管(302)采用独立栅模式的FINFET器件；
和/或，所述第二NMOS管(306)采用共栅模式的FINFET器件。
本发明的SRAM存储单元，所述写字线(WWL)连接一逻辑与运算单元的输出端，所述逻辑与运算单元的输入端分别连接所述字线(WL)和一写控制信号(Write)。
本发明还提供一种提高SRAM存储单元的读写稳定性的电路，其中，包括复数个上述的SRAM存储单元，每一所述SRAM存储单元分别连接一字线(WL)和一写字线(WWL)；还包括，
一电源控制模块，所述电源控制模块用以输出所述第一工作电源(PGL)和所述第二工作电源(PGR)；所述电源控制模块包括，
第一控制端口，用以与所述第一位线(BL)连接；
第二控制端口，用以与所述第二位线(BLB)连接；
每一所述SRAM存储单元的第一位线(BL)相连接；每一所述SRAM存储单元的第二位线(BLB)相连接。
本发明的提高SRAM存储单元的读写稳定性的电路，所述电源控制模块包括，
一第三PMOS管(401)，于一第一控制信号作用下可控制地提供电源电压(VDD)至所述第一工作电源(PGL)；
一第四PMOS管(402)，于一第二控制信号作用下可控制地提供电源电压(VDD)至所述第二工作电源(PGR)。
本发明的提高SRAM存储单元的读写稳定性的电路，
所述第一控制端口通过一第一反相器(403)提供所述第一控制信号；
所述第二控制端口通过一第二反相器(404)提供所述第二控制信号。
本发明的提高SRAM存储单元的读写稳定性的电路，
所述第三PMOS管(401)采用独立栅模式的FINFET器件；
所述第四PMOS管(402)采用独立栅模式的FINFET器件。
有益效果：由于采用以上技术方案，本发明与传统的SRAM存储单元相比，有着更好的读写能力，在不用添加过多额外电路的前提下提高SRAM存储单元的可靠性，降低了电路设计的复杂程度，并且节省了面积。
附图说明
图1为传统的SRAM存储单元结构图；
图2为本发明的SRAM存储单元结构图；
图3为本发明的提高SRAM存储单元的读写稳定性的电路；
图4为本发明的电源控制模块电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
以下结合读写操作原理分析影响图1中SRAM存储单元稳定性的原因：
在SRAM存储单元的写操作中，字线WL提供一个高电平，将NMOS晶体管103，104打开。假设存储节点109为逻辑高电平“1”，相应的节点110存储的就是逻辑低电平“0”，位线BL为逻辑低电平“0”，位线BLB为逻辑高电平“1”。NMOS晶体管103打开后，位线BL会强制将节点109拉低至逻辑低电平“0”，相应的节点110会被抬高至“1”，从而完成一次写操作。其中，NMOS晶体管103和PMOS晶体管101驱动能力的强弱对比，决定了SRAM存储单元写能力。NMOS晶体管103驱动能力越强，PMOS晶体管101的驱动能力越弱，则该单元就拥有更好的写能力。
在SRAM存储单元的读操作中，字线WL提供一个高电平，将NMOS晶体管103，104打开。假设存储节点109为逻辑低电平“0”，相应的节点110存储的就是逻辑高电平“1”，位线BL和BLB在SRAM读操作之前都预充电到逻辑高电平“1”。在字线WL变为高电平后，NMOS晶体管103，104打开，将节点109，110分别连接到位线BL和BLB，由于节点109起始为逻辑低电平，会形成由位线BL通过NMOS晶体管103，105到地VSS的电流通路，导致位线BL电平下降，同时节点109的电平会有所升高。在存储单元另外一侧，由于节点110和位线BLB都为逻辑高电平，几乎不会产生电流，所以位线BLB的电位仍旧处于逻辑高电平的状态。位线BL和BLB之间形成的电压差将被送至灵敏放大器，从而使存储器读出“0”数据，完成读操作。整个读操作过程中，如果节点109的电位上升到一定程度，达到了NMOS晶体管106的阈值电压，那么NMOS晶体管106将会开启，从而将节点110下拉至逻辑低电平“0”，使得存储单元内的信息被破坏。为了避免这样的情况发生，需要减弱NMOS晶体管103的驱动能力，保证SRAM存储单元的稳定性。
综合上述对SRAM读写操作原理的分析可以得出，为了提高SRAM存储单元的稳定性，对NMOS晶体管103，104有着相反的要求，写操作中需要NMOS晶体管103，104拥有较强的驱动能力，但在读操作过程中，拥有较强驱动能力的NMOS晶体管103，104又会使存储单元的信息被误写。
参照图2，本发明提供一种SRAM存储单元，包括，
一第一开关器件303，于一字线WL和一写字线WWL的作用下可控制地连接一BL至一第一存储节点；
一第二开关器件304，于字线WL和写字线WWL的作用下可控制地连接一第二位线BLB至一第二存储节点；
一第一反相单元，串联于第一开关器件303与第二开关器件304之间，第一反相单元设有第一输入端和第一输出端，于第一输出端处定义第一存储节点；
一第二反相单元，串联于第一开关器件303与第二开关器件304之间，第二反相单元设有第二输入端和第二输出端，第二输入端与第一输出端连接，第二输出端与第一输入端连接，于第二输出端处定义第二存储节点。
本发明的SRAM存储单元，第一反相单元包括，
第一PMOS管301，第一PMOS管301可控制地连接于第一工作电源PGL和第一存储节点之间；
第一NMOS管305，第一NMOS管305的控制端与第一PMOS管301的控制端连接，第一NMOS管305可控制地连接于第一存储节点与一接地端VSS之间。
本发明的SRAM存储单元，第二反相单元包括，
第二PMOS管302，第二PMOS管302可控制地连接于第二工作电源PGR和第二存储节点之间；
第二NMOS管306，第二NMOS管306的控制端与第二PMOS管302的控制端连接，第二NMOS管306可控制地连接于第二存储节点与接地端VSS之间。
本发明的SRAM存储单元，第一开关器件303和/或第二开关器件304采用独立栅模式的FINFET器件，其控制端包括第一栅极gate1和第二栅极gate2，其第一栅极gate1连接写字线WWL，其第二栅极gate2连接字线WL。
本发明的SRAM存储单元，第一PMOS管301采用独立栅模式的FINFET器件；和/或，第一NMOS管305采用共栅模式的FINFET器件。
本发明的SRAM存储单元，第二PMOS管302采用独立栅模式的FINFET器件；
和/或，第二NMOS管306采用共栅模式的FINFET器件。
FINFET器件，称为鳍式场效晶体管，是一种新的互补式金氧半导体(CMOS)晶体管。与传统的MOS器件结构不同，FINFET器件的栅极gate，源极source，漏极drain都置于衬底之上，栅极gate横跨在有源区之上，三面包围形成沟道从而连接源极source，漏极drain，基于这种结构，栅极gate对沟道的控制能力大大增强。独立栅模式的FINFET器件，是在共栅模式的基础上，将顶端的栅材料进行刻蚀，从而形成两个独立的栅极gate1，gate2，增加了栅极对沟道控制的灵活性，可以在两个独立栅极施加不同的电压来调整器件的性能。
本发明利用FINFET结构的器件，根据读写操作SRAM存储单元要求，对两个独立的栅极分别进行控制，从而提高SRAM存储单元的读写能力。通过独立栅的灵活可变性对传递SRAM存储单元及外围电路进行改良，意在解决SRAM存储单元对读写能力要求的不一致所带的各种负面效应。
本发明的SRAM存储单元，写字线WWL连接一逻辑与运算单元的输出端，逻辑与运算单元的输入端分别连接字线WL和一写控制信号Write。
一种具体实施例，第一PMOS管301和第二PMOS管302采用独立栅模式的FINFET器件；第一NMOS管305和第二NMOS管306采用共栅模式的FINFET器件。第一开关器件303和第二开关器件304采用NMOS晶体管，独立栅模式的FINFET器件；其第一栅极gate1与写字线WWL连接，第二栅极gate2与字线WL连接；第一PMOS管301和第二PMOS管302的第一栅极gate1都与电源电压VDD相连，使得其第一栅极gate1都为关断状态，依靠第二栅极gate2来控制第一PMOS管301和第二PMOS管302的开启和关断，与通过第一栅极gate1和第二栅极gate2共同控制沟道的器件相比，其驱动能力有所减弱，这在一定程度上能够提高存储单元的写能力。
而对于读操作而言，第一PMOS管301和第二PMOS管302仅通过第二栅极gate2来控制也完全能够满足维持原来数据的要求。与传统存储单元所不同的是，第一PMOS管301和第二PMOS管302的源极没有共同连接到电源电压VDD，而是分别于第一工作电源PGL和第二工作电源PGR连接。第一工作电源PGL和第二工作电源PGR由一电源控制模块201输出。第一开关器件303和第二开关器件304的第一栅极gate1与写字线WWL相连，第二栅极gate2与字线WL相连，使得在读操作中，仅仅第二栅极gate2会被拉升到高电平，而与写字线WWL相连的第一栅极gate1处于关断状态，使得在此过程中第一开关器件303和第二开关器件304都只有第二栅极gate2会开启，拥有相对较小的驱动能力，能够帮助提高读操作的稳定性，防止由于第一开关器件303和第二开关器件304较第一NMOS管305和第二NMOS管306驱动能力过大而导致存储单元的信息被破坏。在写操作时，写字线WWL也被拉升到逻辑高电平，使得第一开关器件303和第二开关器件304的第一栅极gate1、第二栅极gate2一起开启，加强了驱动能力，提高了存储单元的写能力。第一NMOS管305和第二NMOS管306采用共栅模式的FINFET器件，共栅模式的FINFET器件的栅极对沟道三面包围，拥有最强的驱动能力，能够提高读操作的稳定性以及速度。
本发明还提供一种提高SRAM存储单元的读写稳定性的电路，参照图2、图3、图4，其中，包括复数个上述的SRAM存储单元(202、。。。、203)，每一SRAM存储单元分别连接一字线WL和一写字线WWL；还包括，
一电源控制模块201，电源控制模块201用以输出第一工作电源PGL和第二工作电源PGR；电源控制模块201包括，
第一控制端口，用以与BL连接；
第二控制端口，用以与第二位线BLB连接；
每一SRAM存储单元的BL相连接；每一SRAM存储单元的第二位线BLB相连接。
本发明的提高SRAM存储单元的读写稳定性的电路，电源控制模块201包括，
一第三PMOS管401，于一第一控制信号作用下可控制地提供电源电压VDD至第一工作电源PGL；
一第四PMOS管402，于一第二控制信号作用下可控制地提供电源电压VDD至第二工作电源PGR。
本发明的提高SRAM存储单元的读写稳定性的电路，
第一控制端口通过一第一反相器403提供第一控制信号；
第二控制端口通过一第二反相器404提供第二控制信号。
本发明的提高SRAM存储单元的读写稳定性的电路，
第三PMOS管401采用独立栅模式的FINFET器件；
第四PMOS管402采用独立栅模式的FINFET器件。
本发明正是采用了FINFET器件的这种灵活性，对SRAM存储单元加以修改，来提高其读写的稳定性。SRAM存储单元(202、…、203)为修改后的SRAM存储单元，由n+1个单元构成一列，为简易显示，图中仅以202，203作为代表，同一列的所有存储单元位线BL连接在一起，与电源控制模块201相连，图中第一工作电源PGL、第二工作电源PGR、第二位线BLB也为相同方式与电源控制模块201连接。逻辑与门运算单元204、205将字线WL0或WLn和一写控制信号Write做逻辑与计算，当存储器处于写操作时，写控制信号Write为逻辑高电平，此时如果字线WL0或WLn被拉升到逻辑高电平，那么写字线WWL0或WWLn也将被置为逻辑高电平。如果存储器处于读操作，则写控制信号Write为逻辑低电平“0”，此时如果字线WL0或WLn被拉升至高电平，写字线WWL0或WWLn将始终保持逻辑低电平。
一种具体实施例，第三PMOS管401为PMOS晶体管，第四PMOS管402为PMOS晶体管。
第三PMOS管401和第四PMOS管402的源极可以都与电源电压VDD相连，其第二栅极gate2都与逻辑低电平相连，使得第三PMOS管401和第四PMOS管402始终处于开启状态，漏极分别连接第一工作电源PGL和第二工作电源PGR。第一工作电源PGL与第一PMOS管301的源极连接，第二工作电源PGR与第二PMOS管302的源极连接。
在写操作时，假设BL为逻辑低电平“0”，那么第二位线BLB为逻辑高电平，BL通过第一反相器403后，第三PMOS管401的第一栅极gate1为逻辑高电平，第二位线BLB通过第二反相器404后，第四PMOS管402的第一栅极gate1为逻辑低电平，使得第三PMOS管401的驱动能力降低，从而进一步减弱了第一PMOS管301的驱动能力，提供存储单元的写能力。
本发明与传统的SRAM存储单元相比，有着更好的读写能力，在不用添加过多额外电路的前提下提高SRAM存储单元的可靠性，降低了电路设计的复杂程度，并且节省了面积。
以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (5)
1.一种SRAM存储单元，其特征在于，包括，
一第一开关器件(303)，于一字线(WL)和一写字线(WWL)的作用下可控制地连接一第一位线(BL)至一第一存储节点；
一第二开关器件(304)，于所述字线(WL)和所述写字线(WWL)的作用下可控制地连接一第二位线(BLB)至一第二存储节点；
一第一反相单元，串联于所述第一开关器件(303)与所述第二开关器件(304)之间，所述第一反相单元设有第一输入端和第一输出端，于所述第一输出端处定义所述第一存储节点；
一第二反相单元，串联于所述第一开关器件(303)与所述第二开关器件(304)之间，所述第二反相单元设有第二输入端和第二输出端，所述第二输入端与所述第一输出端连接，所述第二输出端与所述第一输入端连接，于所述第二输出端处定义所述第二存储节点；所述第一反相单元包括，
第一PMOS管(301)，所述第一PMOS管(301)可控制地连接于第一工作电源(PGL)和所述第一存储节点之间；
第一NMOS管(305)，所述第一NMOS管(305)的控制端与所述第一PMOS管(301)的控制端连接，所述第一NMOS管(305)可控制地连接于所述第一存储节点与一接地端(VSS)之间；所述第二反相单元包括，
第二PMOS管(302)，所述第二PMOS管(302)可控制地连接于第二工作电源(PGR)和所述第二存储节点之间；
第二NMOS管(306)，所述第二NMOS管(306)的控制端与所述第二PMOS管(302)的控制端连接，所述第二NMOS管(306)可控制地连接于所述第二存储节点与所述接地端(VSS)之间；
所述第一开关器件(303)和/或所述第二开关器件(304)采用独立栅模式的FINFET器件，其控制端包括第一栅极(gate1)和第二栅极(gate2)，其第一栅极(gate1)连接所述写字线(WWL)，其第二栅极(gate2)连接所述字线(WL)，所述写字线(WWL)连接一逻辑与运算单元的输出端，逻辑与运算单元的输入端分别连接所述字线(WL)和写控制信号(Write)；
在读操作时，使所述第二栅极(gate2)拉升到高电平，所述第一栅极(gate1)关断；
在写操作时，使所述第一栅极(gate1)及所述第二栅极(gate2)一起开启。
2.根据权利要求1所述的SRAM存储单元，其特征在于，所述第一PMOS管(301)采用独立栅模式的FINFET器件；和/或，所述第一NMOS管(305)采用共栅模式的FINFET器件。
3.根据权利要求1所述的SRAM存储单元，其特征在于，所述第二PMOS管(302)采用独立栅模式的FINFET器件；
和/或，所述第二NMOS管(306)采用共栅模式的FINFET器件。
4.根据权利要求1所述的SRAM存储单元，其特征在于，所述写字线(WWL)连接一逻辑与运算单元的输出端，所述逻辑与运算单元的输入端分别连接所述字线(WL)和一写控制信号(Write)。
5.提高SRAM存储单元的读写稳定性的电路，其特征在于，包括复数个权利要求1至4任意一项所述的SRAM存储单元，每一所述SRAM存储单元分别连接一字线(WL)和一写字线(WWL)；还包括，
一电源控制模块(201)，所述电源控制模块(201)用以输出所述第一工作电源(PGL)和所述第二工作电源(PGR)；所述电源控制模块(201)包括，
第一控制端口，用以与所述第一位线(BL)连接；
第二控制端口，用以与所述第二位线(BLB)连接；
每一所述SRAM存储单元的第一位线(BL)相连接；每一所述SRAM存储单元的第二位线(BLB)相连接；所述电源控制模块(201)包括，
一第三PMOS管(401)，于一第一控制信号作用下可控制地提供电源电压(VDD)至所述第一工作电源(PGL)；
一第四PMOS管(402)，于一第二控制信号作用下可控制地提供电源电压(VDD)至所述第二工作电源(PGR)；
所述第一控制端口通过一第一反相器(403)提供所述第一控制信号；
所述第二控制端口通过一第二反相器(404)提供所述第二控制信号；所述第三PMOS管(401)和所述第四PMOS管(402)采用独立栅模式的FINFET器件；所述第三PMOS管(401)和所述第四PMOS管(402)的源极都与所述电源电压(VDD)相连，所述第二栅极(gate2)都与逻辑低电平相连，使得所述第三PMOS管(401)和所述第四PMOS管(402)始终处于开启状态，漏极分别连接所述第一工作电源(PGL)和所述第二工作电源(PGR)；
所述第一工作电源(PGL)与第一PMOS管(301)的源极连接；所述第二工作电源(PGR)与第二PMOS管(302)的源极连接。
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