CN105448328A - 一种sram存储单元、sram存储器及其控制方法 - Google Patents

Abstract

本发明提供一种SRAM存储单元、SRAM存储器及其控制方法，所述存储单元包括：第一上拉晶体管和第一级联下拉晶体管，所述第一上拉晶体管与第一级联下拉晶体管的栅极连接在一起构成第一反相器，其中所述第一级联下拉晶体管由第一下拉晶体管和第三下拉晶体管级联构成；第二上拉晶体管和第二级联下拉晶体管，所述第二上拉晶体管与第二级联下拉晶体管的栅极连接在一起构成第二反相器，其中所述第二级联下拉晶体管由第二下拉晶体管和第四下拉晶体管级联构成；所述第一反相器与所述第二反相器交叉耦合。根据本发明的存储单元，可明显提高SRAM存储单元的读取静态噪声容限，提高了SRAM存储单元的读操作性能以及良率。

Description

一种SRAM存储单元、SRAM存储器及其控制方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种SRAM存储单元、具有该SRAM存储单元的SRAM存储器及该SRAM存储器的控制方法。

背景技术

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM(StaticRandomAccessMemory，静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。

静态噪声容限SNM是衡量存储单元抗干扰能力的一个重要参数，其定义为存储单元所能承受的最大直流噪声的幅值，若超过这个值，存储结点的状态将发生错误翻转。静态噪声容限包括读取静态噪声容限(readstaticnoisemargin，简称RSNM)和写噪声容限(WriteNoiseMargin，简称WNM)，其限制了SRAM存储单元的良率，因此在SRAM尺寸不断减小的现状下，如何维持足够大的RSNM和WNM以提升产品的良率仍然是目前需要研究的一个主要课题。

因此，有必要提出一种新的技术方案，以改善SRAM单元的静态噪声容限。

发明内容

针对现有技术的不足，本发明提供一种SRAM存储单元，包括：

第一上拉晶体管和第一级联下拉晶体管，所述第一上拉晶体管与第一级联下拉晶体管的栅极连接在一起构成第一反相器，其中所述第一级联下拉晶体管由第一下拉晶体管和第三下拉晶体管级联构成；

第二上拉晶体管和第二级联下拉晶体管，所述第二上拉晶体管与第二级联下拉晶体管的栅极连接在一起构成第二反相器，其中所述第二级联下拉晶体管由第二下拉晶体管和第四下拉晶体管级联构成；

所述第一反相器与所述第二反相器交叉耦合。

进一步，还包括第一传输晶体管和第二传输晶体管、第一位线、第一补充位线和第一字线。

进一步，所述第三下拉晶体管的源极连接电源Vss，所述第三下拉晶体管的漏极连接所述第一下拉晶体管的源极和所述第一传输晶体管的源极。

进一步，所述第一下拉晶体管的漏极连接所述第一上拉晶体管的漏极以及所述第二上拉晶体管的栅极。

进一步，所述第四下拉晶体管的源极连接电源Vss，所述第四下拉晶体管的漏极连接所述第二下拉晶体管的源极和所述第二传输晶体管的源极。

进一步，所述第二下拉晶体管的漏极连接所述第二上拉晶体管的漏极和所述第一上拉晶体管的栅极。

进一步，所述第一上拉晶体管和第二上拉晶体管为PMOS晶体管，所述第一下拉晶体管、所述第二下拉晶体管、所述第三下拉晶体管和所述第四下拉晶体管为NMOS晶体管。

进一步，所述第一上拉晶体管的源极和所述第二上拉晶体管的源极与电源Vdd相连。

进一步，所述第一传输晶体管和第二传输晶体管的漏极分别连接所述第一位线和所述第一补充位线，所述第一传输晶体管和第二传输晶体管的栅极与所述第一字线相连。

进一步，还包括第三传输晶体管和第四传输晶体管、第二位线、第二补充位线以及第二字线。

进一步，所述第三传输晶体管和所述第四传输晶体管的漏极分别连接所述第二位线和所述第二补充位线。

进一步，所述第三传输晶体管和所述第四传输晶体管的栅极与所述第二字线相连。

进一步，所述第三下拉晶体管的漏极连接所述第一下拉晶体管的源极和所述第三传输晶体管的源极；所述第一下拉晶体管的漏极连接所述第一上拉晶体管的漏极、所述第二上拉晶体管的栅极和所述第一传输晶体管的源极。

进一步，所述第四下拉晶体管的源极连接电源Vss，所述第四下拉晶体管的漏极连接所述第二下拉晶体管的源极和所述第四传输晶体管的源极；所述第二下拉晶体管的漏极连接所述第二上拉晶体管的漏极、所述第一上拉晶体管的栅极和所述第二传输晶体管的源极。

进一步，所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管和所述第四传输晶体管为NMOS晶体管。

本发明还提供一种SRAM存储器，包括若干个上述的SRAM存储单元。

本法另外还提供一种基于上述的SRAM存储器的控制方法，包括：

对所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到位线对上的信息作为输入；以及

对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将所述读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。

综上所述，根据本发明的存储单元，可明显提高SRAM存储单元的读取静态噪声容限，提高了SRAM存储单元的读操作性能以及良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1a为现有的一种6TSRAM存储单元的电路图；

图1b为现有的一种8TSRAM存储单元的电路图；

图2为根据本发明实施例一的单端口SRAM存储单元的电路图；

图3a为现有的6TSRAM的二分之一存储单元的电路图以及输入电压与输出电压关系的曲线图；

图3b为为本发明实施例一中的二分之一存储单元的电路图以及输入电压与输出电压关系的曲线图；

图4为读取静态噪声容限的曲线对比图，其中，(a)为传统6TSRAM存储单元，(b)为本发明实施例一的单端口SRAM存储单元；

图5为根据本发明实施例二的双端口SRAM存储单元的电路图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

现有的一种6TSRAM存储单元的电路图，如图1a所示，包括位线对(BL、BLb)、字线(WL)、上拉晶体管(PU-1、PU-2)、下拉晶体管(PD-1、PD-2)、传输门晶体管(PG-1、PG-2)。其中，PU-1与PD-1构成第一反相器，PU-2与PD-2构成第二反相器，第一反相器与第二反相器交叉耦合，并且，上拉晶体管PU-1和PU-2的源极连接至电源电压Vdd，下拉晶体管PD-1和PD-2的源极接地。

而常用的一种双端口8TSRAM存储单元的电路图如图1b所示，现有的8TSRAM存储单元(如图1b所示)包括第一位线对(BL1、BL1b)和第二位线对(BL2、BL2b)、字线对(WLa、WLb)、上拉晶体管(PU-1、PU-2)、下拉晶体管(PD-1、PD-2)、传输晶体管(PG-1、PG-2、PG-3、PG-4)。

静态噪声容限SNM是衡量存储单元抗干扰能力的一个重要参数，其定义为存储单元所能承受的最大直流噪声的幅值，若超过这个值，存储结点的状态将发生错误翻转。静态噪声容限包括读取静态噪声容限(readstaticnoisemargin，简称RSNM)和写噪声容限(WriteNoiseMargin，简称WNM)，其大小限制了SRAM存储单元的良率，因此在SRAM尺寸不断减小的现状下，如何维持足够大的RSNM和WNM以提升产品的良率仍然是目前需要研究的一个主要课题。

鉴于此，本发明提出了一种新的SRAM存储单元结构。

实施例一

下面，参照图2来描述本发明实施例的单端口SRAM单元的电路图。

本发明实施例一的单端口SRAM存储单元，如图2所示，该SRAM存储单元包括：第一位线BL、第二补充位线BLb、第一字线WL、第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一级联下拉晶体管、第二级联下拉晶体管、第一传输晶体管PG-1和第二传输晶体管PG-2。其中，所述第一级联下拉晶体管由第一下拉晶体管PD-1和第三下拉晶体管PD-3级联构成，所述第二级联下拉晶体管由第二下拉晶体管PD-2和第四下拉晶体管PD-4级联构成。

进一步，所述第三下拉晶体管PD-3的源极连接电源Vss，例如接地端、共同端或是低于电源Vdd的电压状态，第三下拉晶体管PD-3的漏极连接第一下拉晶体管PD-1的源极和第一传输晶体管PG-1的源极；所述第一下拉晶体管PD-1的漏极连接第一上拉晶体管PU-1的漏极以及第二上拉晶体管PU-2的栅极，第一下拉晶体管PD-1和第三下拉晶体管PD-3级联形成第一下拉晶体管级联。

进一步，所述第四下拉晶体管PD-4的源极连接电源Vss，例如接地端、共同端或是低于电源Vdd的电压状态。第四下拉晶体管PD-4的漏极连接第二下拉晶体管PD-2的源极和第二传输晶体管PG-2的源极；所述第二下拉晶体管PD-2的漏极连接第二上拉晶体管PU-2的漏极和第一上拉晶体管PU-1的栅极，第二下拉晶体管PD-2和第四下拉晶体管PD-4形成级联。其中，第一上拉晶体管PU-1与第一级联下拉晶体管的栅极连接在一起构成第一反相器，第二上拉晶体管PU-2与第二级联下拉晶体管的栅极连接在一起构成第二反相器，所述第一反相器与所述第二反相器交叉耦合，用以存储表示“0”或“1”的数据，如图2所示。

进一步，所述第一上拉晶体管PU-1和第二上拉晶体管PU-2为PMOS晶体管，第一下拉晶体管PD-1、第二下拉晶体管PD-2、第三下拉晶体管PD-3和第四下拉晶体管PD-4为NMOS晶体管。

进一步，第一上拉晶体管PU-1的源极和第二上拉晶体管PU-2的源极与电源Vdd相连。第一传输晶体管PG-1和第二传输晶体管PG-2的漏极分别连接第一位线BL和第一补充位线BLb，第一传输晶体管PG-1和第二传输晶体管PG-2的栅极与第一字线WL相连，以控制从存储单元中读取或写入数据。

如图3a-3b所示，其中图3a为现有6TSRAM的二分之一存储单元的电路图以及输入电压与输出电压关系的曲线图，图3b为本发明实施例一中的二分之一存储单元的电路图以及输入电压与输出电压关系的曲线图。将输入电压Vin从零升高到电源电压Vdd，由图3a和3b可以看出，本发明中引入的级联下拉晶体管和传输晶体管能够抑制输出电压Vout从电源电压Vdd快速降低到低水平，只有在输入电压Vin的值足够高时，才能使输出电压Vout降低到低水平，这意味着本发明实施例的存储单元具有比较高的读取静态噪声容限值，在读取操作时可以抵抗比较大的干扰。

读取静态噪声容限RSNM定义为读操作时在SRAM存储数值不变的情况下，其内部存储结点所能容忍的最大直流噪声容限。表现为SRAM读操作VTC曲线中能够容纳的较小正方形的边长。RSNM数值越大，SRAM读操作性能越好，反之读操作性能越差。如图4所示，(a)图示出了HSPICE模拟的现有6TSRAM存储单元的SNM曲线图，其中(b)图示出了HSPICE模拟的本发明实施例一中SRAM存储单元的SNM曲线图。由图可以看出本发明实施例中采用级联下拉晶体管的存储单元的读取静态噪声容限比现有的6TSRAM存储单元的RSNM增大了至少30％。

综上所述，根据本发明实施例的存储单元，可明显提高SRAM存储单元的读取静态噪声容限，提高了SRAM存储单元的读操作性能以及良率。

实施例二

下面，参照图5来描述本发明实施例的半导体器件。图5为本发明实施例二的双端口SRAM存储单元的电路图。

本发明实施例的SRAM存储单元，如图5所示，该SRAM存储单元包括：第一位线BL1、第一补充位线BL1b、第二位线BL2、第二补充位线BL2b、第一字线WLa、第二字线WLb、第一上拉晶体管PU-1、第二上拉晶体管PU-2、第一级联下拉晶体管、第二级联下拉晶体管、第一传输晶体管PG-1、第二传输晶体管PG-2、第三传输晶体管PG-3和第四传输晶体管PG-4。

其中，所述第一级联下拉晶体管由第一下拉晶体管PD-1和第三下拉晶体管PD-3级联构成，所述第二级联下拉晶体管由第二下拉晶体管PD-2和第四下拉晶体管PD-4级联构成。其中，所述第三下拉晶体管PD-3的源极连接电源Vss，例如接地端、共同端或是低于电源Vdd的电压状态，第三下拉晶体管PD-3的漏极连接第一下拉晶体管PD-1的源极和第三传输晶体管PG-3的源极；所述第一下拉晶体管PD-1的漏极连接第一上拉晶体管PU-1的漏极、第二上拉晶体管PU-2的栅极和第一传输晶体管PG-1的源极，第一下拉晶体管PD-1和第三下拉晶体管PD-3形成第一下拉晶体管级联。

进一步，所述第四下拉晶体管PD-4的源极连接电源Vss，例如接地端、共同端或是低于电源Vdd的电压状态，第四下拉晶体管PD-4的漏极连接第二下拉晶体管PD-2的源极和第四传输晶体管PG-4的源极；所述第二下拉晶体管PD-2的漏极连接第二上拉晶体管PU-2的漏极、第一上拉晶体管PU-1的栅极和第二传输晶体管PG-2的源极，第二下拉晶体管PD-2和第四下拉晶体管PD-4形成级联。其中，第一上拉晶体管PU-1与第一级联下拉晶体管的栅极连接在一起构成第一反相器，第二上拉晶体管PU-2与第二级联下拉晶体管的栅极连接在一起构成第二反相器，所述第一反相器与所述第二反相器交叉耦合，用以存储表示“0”或“1”的数据，如图5所示。

进一步，第一上拉晶体管PU-1的源极和第二上拉晶体管PU-2的源极与电源Vdd相连。第一传输晶体管PG-1和第二传输晶体管PG-2的漏极分别连接第一位线BL1和第一补充位线BL1b，第三传输晶体管PG-3和第四传输晶体管PG-4的漏极分别连接第二位线BL2和第二补充位线BL2b，第一传输晶体管PG-1和第二传输晶体管PG-2的栅极与第一字线WLa相连，第三传输晶体管PG-3和第四传输晶体管PG-4的栅极与第二字线WLb相连，以控制从存储单元中读取或写入数据。

进一步，第二字线WLb作为读字线，与传统的双端口SRAM相比，其读取静态噪声容限有很大的提升。第一字线WLa作为写字线。其结构与传统的双端口SRAM相同，写噪声容限WNM的大小由下拉晶体管和上拉晶体管决定。因此本发明实施例的双端口SRAM存储单元的WNM与传统的双端口SRAM存储单元的WNM值相近。

因此，本发明实施例的双端口SRAM存储单元能够提升存储单元的读取噪声容限，而且不会对写噪声容限产生影响，进而提高了SRAM存储单元的读操作性能以及良率。

实施例三

本发明还提供了一种SRAM存储器，所述SRAM存储器包括实施例一所述的SRAM存储单元，或实施例二所述的SRAM存储单元，其中所述存储器中可以包括若干所述SRAM存储单元，其中，所述SRAM存储单元可以沿着行方向排列或以其他方式排列。

本发明还提供了一种所述SRAM存储器的控制方法，所述控制方法包括：

对所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到位线对上的信息作为输入；以及

对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将所述读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。

进一步，将与所述多个所述存储单元中的第一选定者对应的所述写字线设置为高电位，并同时将与所述多个存储单元中的第二选定者对应的所述读字线设置为高电位，以便同时对所述第一选定者进行写操作和对所述第二选定者进行读操作。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种SRAM存储单元，包括：

第一上拉晶体管和第一级联下拉晶体管，所述第一上拉晶体管与第一级联下拉晶体管的栅极连接在一起构成第一反相器，其中所述第一级联下拉晶体管由第一下拉晶体管和第三下拉晶体管级联构成；

第二上拉晶体管和第二级联下拉晶体管，所述第二上拉晶体管与第二级联下拉晶体管的栅极连接在一起构成第二反相器，其中所述第二级联下拉晶体管由第二下拉晶体管和第四下拉晶体管级联构成；

所述第一反相器与所述第二反相器交叉耦合。

2.根据权利要求1所述的存储单元，其特征在于，还包括第一传输晶体管和第二传输晶体管、第一位线、第一补充位线和第一字线。

3.根据权利要求2所述的存储单元，其特征在于，所述第三下拉晶体管的源极连接电源Vss，所述第三下拉晶体管的漏极连接所述第一下拉晶体管的源极和所述第一传输晶体管的源极。

4.根据权利要求1所述的存储单元，其特征在于，所述第一下拉晶体管的漏极连接所述第一上拉晶体管的漏极以及所述第二上拉晶体管的栅极。

5.根据权利要求2所述的存储单元，其特征在于，所述第四下拉晶体管的源极连接电源Vss，所述第四下拉晶体管的漏极连接所述第二下拉晶体管的源极和所述第二传输晶体管的源极。

6.根据权利要求1所述的存储单元，其特征在于，所述第二下拉晶体管的漏极连接所述第二上拉晶体管的漏极和所述第一上拉晶体管的栅极。

7.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管和第二上拉晶体管为PMOS晶体管，所述第一下拉晶体管、所述第二下拉晶体管、所述第三下拉晶体管和所述第四下拉晶体管为NMOS晶体管。

8.根据权利要求1所述的存储单元，其特征在于，所述第一上拉晶体管的源极和所述第二上拉晶体管的源极与电源Vdd相连。

9.根据权利要求1所述的存储单元，其特征在于，所述第一传输晶体管和第二传输晶体管的漏极分别连接所述第一位线和所述第一补充位线，所述第一传输晶体管和第二传输晶体管的栅极与所述第一字线相连。

10.根据权利要求2所述的存储单元，其特征在于，还包括第三传输晶体管和第四传输晶体管、第二位线、第二补充位线以及第二字线。

11.根据权利要求10所述的存储单元，其特征在于，所述第三传输晶体管和所述第四传输晶体管的漏极分别连接所述第二位线和所述第二补充位线。

12.根据权利要求10所述的存储单元，其特征在于，所述第三传输晶体管和所述第四传输晶体管的栅极与所述第二字线相连。

13.根据权利要求10所述的存储单元，其特征在于，所述第三下拉晶体管的漏极连接所述第一下拉晶体管的源极和所述第三传输晶体管的源极；所述第一下拉晶体管的漏极连接所述第一上拉晶体管的漏极、所述第二上拉晶体管的栅极和所述第一传输晶体管的源极。

14.根据权利要求10所述的存储单元，其特征在于，所述第四下拉晶体管的源极连接电源Vss，所述第四下拉晶体管的漏极连接所述第二下拉晶体管的源极和所述第四传输晶体管的源极；所述第二下拉晶体管的漏极连接所述第二上拉晶体管的漏极、所述第一上拉晶体管的栅极和所述第二传输晶体管的源极。

15.根据权利要求10所述的存储单元，其特征在于，所述第一传输晶体管、所述第二传输晶体管、所述第三传输晶体管和所述第四传输晶体管为NMOS晶体管。

16.一种SRAM存储器，其特征在于，所述SRAM存储器包括若干个如权利要求1-15中任一项所述的SRAM存储单元。

17.一种基于权利要求16所述的SRAM存储器的控制方法，其特征在于，所述控制方法包括：

对所述存储单元中的选定者进行写操作时，将与所述选定者对应的写字线设置为高电位，外围电路传递到位线对上的信息作为输入；以及

对多个所述存储单元中的选定者进行读操作时，将与所述选定者对应的读字线设置为低电位，将所述读位线设置为高电位，并将未选定者对应的读字线设置为高电位，以通过所述读位线读取所述选定者中的信息。