CN101740116B - 8晶体管型低漏电静态随机存取内存单元 - Google Patents

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Abstract

本发明揭露一种静态随机存取内存(static random access memory，SRAM)单元，包含一对交错耦合反向器，含有第一储存节点，以及第一N型金属氧化物半导体晶体管，含有栅极，第一与第二源/漏极，分别与第一储存节点，读入字符线(read word-line，RWL)以及第一读入位线(read bit-line，RBL)相连，读入字符线以及第一读入位线在进行读取动作时被启动，而在进行写入动作时不被启动。

Description

8晶体管型低漏电静态随机存取内存单元
技术领域
本发明是有关于一种静态随机存取内存(static random access memory，SRAM)单元，且特别是有关于一种可以在超低电压下运作的静态随机存取内存单元。
背景技术
半导体内存装置包含，举例来说，静态随机存取内存(static random accessmemory，SRAM)以及动态随机存取内存(dynamic random access memory，DRAM)。动态随机存取内存单元仅包含一晶体管与一电容，所以可以提供高度的整合。但是动态随机存取内存需要持续的刷新，因此耗电量及缓慢的速度限制，造成动态随机存取内存主要被用于计算机的主存储器中。另一方面，静态随机存取内存属于双稳态，意指只要有适当电源供给，则可持续维持静态随机存取内存的状态。静态随机存取内存可以较高的速度以及较低的电耗运作，因此计算机高速缓存皆使用静态随机存取内存。其它应用包含嵌入式内存以及网络设备内存。
一种广为人知的静态随机存取内存的传统结构，是一个6晶体管型(6-transistor，6T)单元，包含六个金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管。简单地说，一个6晶体管型静态随机存取内存单元100，如图1所绘示，包含两个相同的交错耦合反向器102和104，此两个交错耦合反向器102和104形成锁存电路(latch circuit)，意即其中一个反向器的输出，连接至另外一个反相器的输入。此锁存电路被连接在电源以及地面之间。每一个交错耦合反向器102或104皆包含一下拉式N型金属氧化物半导体晶体管115或125，以及一上拉式P型金属氧化物半导体晶体管110或120。这些交错耦合反向器的输出成为两个储存节点C和D，当其中一个储存节点被拉至低电压时，另外一个储存节点会被拉至高电压。互补式位线对150和155分别经由一对传递栅极晶体管130和135，而与此对储存节点C和D相配。此对传递栅极晶体管130和135的栅极通常会连接至字符线140。当字符线切换至系统高电压(Vcc)时，传递栅极晶体管130和135会被开启，以允许位线对150和155分别可以由储存节点C和D而得到数据。当字符线切换至系统低电压(Vss)时，传递栅极晶体管130和135会被关闭，虽然仍会有些许漏电，但储存节点C和D与位线对150和155基本上是分开的。虽然如此，只要Vcc维持在一临界值之上，储存节点C和D的状态便可以继续维持下去。
然而，当制程渐渐偏向深次微米(deep submicron)技术时，传统的6晶体管型静态随机内存单元100遇到许多的挑战。挑战之一是使用很低的运作电压以配合晶体管的小尺寸。此低运作电压造成读取动作的不稳定，因为晶体管的临界电压与此低运作电压相较之下太大，因此仅有很小的转换边限(switchingmargin)。另一个挑战是在进行读取动作时，储存节点C和D分别被直接耦合至位线150和155，因此容易受到电荷分享效应(charge sharing effect)的影响，电荷分享效应亦会造成读取动作的不稳定，特别是当位线150和155连接有庞大数量单元时。
因此，需要一种静态随机存取内存单元，即使在低运作电压和庞大的单元阵列下，仍可以稳定运作。
发明内容
因此，本发明的目的在于提供一种静态随机存取内存单元，即使在低运作电压和庞大的单元阵列下，仍可以稳定运作。
为了实现上述目的，本发明揭露一种静态随机存取内存(static randomaccess memory，SRAM)单元，包含一对交错耦合反向器，含有第一储存节点，以及第一N型金属氧化物半导体晶体管，含有栅极，第一与第二源/漏极，分别与第一储存节点，读入字符线(read word-line，RWL)以及第一读入位线(readbit-line，RBL)相连，读入字符线以及第一读入位线在进行读取动作时被启动，而在进行写入动作时不被启动。
为了实现上述目的，本发明另揭露一种静态随机存取内存单元，包含：一对交错耦合反向器，含有一第一及一第二储存节点，其中该第一及一第二储存节点为互补；一第一N型金属氧化物半导体晶体管，含有一栅极，一第一与一第二源/漏极，分别与该第一储存节点，一读入字符线以及一第一读入位线相连；以及一第二N型金属氧化物半导体晶体管，含有一栅极，一第三与一第四源/漏极，分别与该第二储存节点，该读入字符线以及一第二读入位线相连，其中该读入字符线，该第一以及该第二读入位线在进行一读取动作时被启动，而在进行任一写入动作时不被启动，且该第一以及该第二读入位线被同步地启动。
为了实现上述目的，本发明又揭露一种静态随机存取内存单元，包含：一对交错耦合反向器，含有一第一储存节点；一第一N型金属氧化物半导体晶体管，含有一栅极，一第一与一第二源/漏极，分别与该第一储存节点，一读入字符线以及一第一读入位线相连，该读入字符线以及该第一读入位线在进行一读取动作时被启动，而在进行任一写入动作时不被启动；以及一第二N型金属氧化物半导体晶体管，含有一栅极，一第三与一第四源/漏极，分别与一写入字符线，该第一储存节点，以及一第一写入位线相连，该写入字符线以及该第一写入位线在进行一写入动作时被启动，而在进行任一读取动作时不被启动。
本发明的静态随机存取内存单元，可分开写入及读取的路径以减小写入/读取干扰，因此可以用很低的电压运作。
附图说明
本发明说明书所附的附图以及其余部份，皆用以描述本发明的不同实施例。参照多个不同实施例，依照本发明所提供的系统的组件及运作，对于本发明会有更清楚的概念。在本发明所提供的各种不同观点及实施例之中，相似的组件符号被用以标示相似的组件(若这些组件符号不只出现一次)。参照所附附图以及本发明的说明书，本发明能更明显易懂，所附附图的说明如下：
图1是绘示一种传统的6晶体管型静态随机存取内存单元；
图2是绘示依照本发明一实施方式的一种8晶体管型静态随机存取内存单元；
图3是绘示一种写入选择电路，在图2的8晶体管型静态随机存取内存单元中使用；
图4是绘示依照本发明另一实施方式的一种写入选择电路，在图2的8晶体管型静态随机存取内存单元中使用。
【主要组件符号说明】
100：6晶体管型静态随机存取内存单元
102：交错耦合反向器
104：交错耦合反向器
110：上拉式P型金属氧化物半导体晶体管
115：下拉式N型金属氧化物半导体晶体管
120：上拉式P型金属氧化物半导体晶体管
125：下拉式N型金属氧化物半导体晶体管
130：传递栅极晶体管
135：传递栅极晶体管
140：写入字符线
150：写入位线
155：写入位线
200：8晶体管型静态随机存取内存单元
205：N型金属氧化物半导体晶体管
215：N型金属氧化物半导体晶体管
220：读入字符线
250：读入位线
255：读入位线
300：8晶体管型静态随机存取内存单元
302：写入选择电路
310：P型金属氧化物半导体晶体管
315：N型金属氧化物半导体晶体管
400：10晶体管型静态随机存取内存单元
402：写入选择线
410：传递栅极晶体管
415：传递栅极晶体管
C：储存节点
D：储存节点
具体实施方式
本发明揭露一种8晶体管型静态随机存取内存单元，可分开写入及读取的路径以减小写入/读取干扰，因此8晶体管型静态随机存取内存单元可以用很低的电压运作。
依照本发明一实施方式，揭露一种静态随机存取内存(static random accessmemory，SRAM)单元，包含一对交错耦合反向器，含有第一储存节点；以及第一N型金属氧化物半导体晶体管，含有栅极，第一与第二源/漏极，分别与第一储存节点，读入字符线(read word-line，RWL)以及第一读入位线(read bit-line，RBL)相连，读入字符线以及第一读入位线在进行读取动作时被启动，而在进行写入动作时不被启动。
请参照图2，其绘示依照本发明一实施方式的一种8晶体管型静态随机存取内存单元200。此8晶体管型静态随机存取内存单元200是加入两个晶体管205和215至传统的6晶体管型静态随机存取内存单元100(如图1)而构成。N型金属氧化物半导体晶体管205的栅极，源极和漏极分别连接至静态随机存取内存的储存节点D，读入位线(read-bit line，RBL)250以及读入字符线(read-wordline，RWL)220。N型金属氧化物半导体晶体管215的栅极，源极和漏极分别连接至静态随机存取内存的储存节点C，互补式读入位线(complementary readbit-line，RBLB)255以及读入字符线220。读入字符线220，读入位线250以及互补式读入位线255在进行读取动作时被启动，而在进行写入动作时不被启动。字符线140变成写入字符线(write word-line，WWL)。此对位线150和155变成一对写入位线(write but-line，WBL)。写入字符线和写入位线在进行写入动作时被启动，而在进行读取动作时不被启动。显而易见地，静态随机存取内存单元200的功能组件，例如数据储存，仍能由静态随机存取内存单元200中的静态随机存取内存单元100所执行。
在进行写入动作时，写入字符线(write word-line，WWL)140会被启动或切换至高电压(VDD)，进而启动传递栅极晶体管130和135。写入位线150和155的驱动电压会分别被传递至储存节点C和D，并改变储存节点的原本状态。储存节点的原本状态是由交错耦合反向器102和104维持。此写入动作与传统的6晶体管型静态随机存取内存单元的写入动作没有分别。
在进行读取动作之前，读入字符线220被拉至高电压状态，而读入位线250和互补式读入位线255则被调整至一事先设定的电压，通常是高电压。在进行读取动作之前，读入字符线220被改变成低电压(VSS)，且被调整至事先设定的电压的读入位线250和互补式读入位线255亦不需要再做此调整。如果储存节点C储存一高电压，N型金属氧化物半导体晶体管215会保持关闭，而互补式读入位线255在进行读取动作时保持高电压状态。在此情形下，储存节点D储存一低电压，而N型金属氧化物半导体晶体管205会被开启，且读入位线250会被拉至低电压状态。而读入位线250与互补式读入位线255之间的电压差会被一感应放大器(未绘示于图中)所感应。另一方面，如果储存节点C和D分别储存低电压和高电压，则读入位线250会保持在高电压状态，而互补式读入位线255会被拉至低电压状态。因此会读取到一相反数据。
请参照图2，8晶体管型静态随机存取内存单元200相较于图1的6晶体管型静态随机存取内存单元100的一个优点为此N型金属氧化物半导体晶体管205及215的栅极分别被连接至储存节点D及C，则储存节点D及C的负荷将大幅减少。事实上，读入位线250及互补式读入位线255并非分别地被储存节点D及C所驱动，反而是储存节点D及C的驱动能力被N型金属氧化物半导体晶体管205及215所放大。因此，8晶体管型静态随机存取内存单元200的读取感应速度会变得更快。相同的读入位线250及互补式读入位线255可以包含更多数目的静态随机存取内存单元200。在驱动读入位线250及互补式读入位线255时，储存节点D及C在传递栅极晶体管的源极和漏极之间并没有电压降。因此，此8晶体管型静态随机存取内存单元200可以比图1的6晶体管型静态随机存取内存单元100在更低的电压供应之下运作。
图3是绘示一使用于图2的8晶体管型静态随机存取内存单元200的写入选择电路302。写入选择电路302包含P型金属氧化物半导体晶体管310以及N型金属氧化物半导体晶体管315，形成一个反向器。此P型金属氧化物半导体晶体管310的源极连接至一y选择线(y select line，YL)。典型上，y选择线以一列(column)的方式连接至所有的8晶体管型静态随机存取内存单元200。此写入选择电路302的输入是连接至一x选择线(x select line，XL)，此写入选择电路302的输出是连接至写入字符线140。一行(row)事先设定数量的8晶体管型静态随机存取内存单元200只包含一个写入选择电路302。此x选择线的运作如全域字符线(global word-line)而写入字符线140是局部字符线(localword-line)。只有在x选择线与y选择线都被启动的状况之下，写入字符线140才会被启动。加入写入选择电路302是为了减少对8晶体管型静态随机存取内存单元200的干扰。显而易见地，x选择线与y选择线可以任意地在列或行的方向运作，例如x选择线可以在列的方向运作，y选择线可以在行的方向运作。
依照本发明又一实施方式，揭露一种静态随机存取内存(static randomaccess memory，SRAM)单元，包含一对交错耦合反向器，含有第一储存节点；第一N型金属氧化物半导体晶体管，含有栅极，第一与一第二源/漏极，分别与第一储存节点，读入字符线(read word-line，RWL)以及第一读入位线(readbit-line，RBL)相连，读入字符线以及第一读入位线在进行读取动作时被启动，而在进行写入动作时不被启动；以及第二N型金属氧化物半导体晶体管，含有栅极，第三与第四源/漏极，分别与写入字符线(write word-line，WWL)，第一储存节点，以及第一写入位线(write bit-line，WBL)相连，写入字符线以及第一写入位线在进行写入动作时被启动，而在进行读取动作时不被启动。
图4绘示另一使用于图2的8晶体管型静态随机存取内存单元200的写入选择电路。此写入选择电路是加入两个额外的传递栅极晶体管410以及415至8晶体管型静态随机存取内存单元200。因此，此新的静态随机存取内存单元400有10个晶体管(10-T)。此N型金属氧化物半导体晶体管410位于储存节点C以及写入位线150之间，与N型金属氧化物半导体的传递栅极晶体管130串联。N型金属氧化物半导体晶体管415位于储存节点D以及互补式写入位线155之间，与N型金属氧化物半导体的传递栅极晶体管135串联。N型金属氧化物半导体晶体管的栅极410与415连接至写入选择线402。一区块静态随机存取内存单元400可连接至同一个写入选择线402，而另外区块的静态随机存取内存单元400可以拥有自己的写入选择线。此设计在进行写入动作时，仅允许其中一个静态随机存取内存单元400被启动，因此干扰可以减到最低。
上述说明提供许多不同的实施例，或是用以应用本发明多个不同特征的实施例。描述特定成份或制程的实施例以更明白地阐述本发明。当然，这些实施例并非用以限制本发明的范围。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此项技术的人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视权利要求书所界定的范围为准。

Claims (5)

1.一种静态随机存取内存单元，其特征在于，包含：
一对交错耦合反向器，含有一第一储存节点及一第二储存节点，其中该第一储存节点及一第二储存节点为互补；
一第一N型金属氧化物半导体晶体管，含有一栅极，一第一漏极与一第二源极，其中该第一N型金属氧化物半导体晶体管的该栅极与该第一储存节点相连，该第一漏极与一读入字符线相连，以及该第二源极与一第一读入位线相连；
一第二N型金属氧化物半导体晶体管，含有一栅极，一第三漏极与一第四源极，其中该第二N型金属氧化物半导体晶体管的该栅极与该第二储存节点相连，该第三漏极与该读入字符线相连，以及该第四源极与一第二读入位线相连；
一第三N型金属氧化物半导体晶体管，含有一栅极，一第五源/漏极与一第六源/漏极，其中该第三N型金属氧化物半导体晶体管的该栅极与一写入字符线相连，该第五源/漏极与该第一储存节点相连，以及该第六源/漏极与一第一写入位线相连；
一第四N型金属氧化物半导体晶体管，含有一栅极，一第七源/漏极与一第八源/漏极，其中该第四N型金属氧化物半导体晶体管的该栅极与该写入字符线相连，该第七源/漏极与该第二储存节点相连，以及该第八源/漏极与一第二写入位线相连；以及
一第一写入选择电路，该第一写入选择电路含有一电压供应点，一输入以及一输出，其中该电压供应点与一第一选择线相连，该输入与一第二选择线相连，以及该输出与该写入字符线相连；
其中该读入字符线，该第一读入位线以及该第二读入位线在进行一读取动作时被启动，而在进行任一写入动作时不被启动，且该第一读入位线以及该第二读入位线被同步地启动。
2.根据权利要求1所述的静态随机存取内存单元，其特征在于，该读入字符线的启动包含由一数据维护状态至一数据存取状态的一电压改变。
3.根据权利要求1所述的静态随机存取内存单元，其特征在于，还包含：
其中该写入字符线，该第一写入位线与该第二写入位线在进行一写入动作时被启动，而在进行任一读取动作时不被启动，且该第一写入位线以及该第二写入位线被同步地启动。
4.根据权利要求3所述的静态随机存取内存单元，其特征在于，该写入字符线的启动包含由一数据维护状态至一数据存取状态的一电压改变。
5.一种静态随机存取内存单元，其特征在于，包含：
一对交错耦合反向器，含有一第一储存节点及一第二储存节点，其中该第一储存节点及一第二储存节点为互补；
一第一N型金属氧化物半导体晶体管，含有一栅极，一第一漏极与一第二源极，其中该第一N型金属氧化物半导体晶体管的该栅极与该第一储存节点相连，该第一漏极与一读入字符线相连，以及该第二源极与一第一读入位线相连；
一第二N型金属氧化物半导体晶体管，含有一栅极，一第三漏极与一第四源极，其中该第二N型金属氧化物半导体晶体管的该栅极与该第二储存节点相连，该第三漏极与该读入字符线相连，以及该第四源极与一第二读入位线相连；
一第三N型金属氧化物半导体晶体管，含有一栅极，一第五源/漏极与一第六源/漏极，其中该第三N型金属氧化物半导体晶体管的该栅极与一写入字符线相连，该第五源/漏极与该第一储存节点相连，以及该第六源/漏极与一第一写入位线相连；
一第四N型金属氧化物半导体晶体管，含有一栅极，一第七源/漏极与一第八源/漏极，其中该第四N型金属氧化物半导体晶体管的该栅极与该写入字符线相连，该第七源/漏极与该第二储存节点相连，以及该第八源/漏极与一第二写入位线相连；以及
一第二写入选择电路，该第二写入选择电路包含：
一第五N型金属氧化物半导体晶体管，位于该第一储存节点以及该第一写入位线之间，与该第三N型金属氧化物半导体晶体管配对并串联；以及
一第六N型金属氧化物半导体晶体管，位于该第二储存节点以及该第二写入位线之间，与该第四N型金属氧化物半导体晶体管配对并串联；
其中该读入字符线，该第一读入位线以及该第二读入位线在进行一读取动作时被启动，而在进行任一写入动作时不被启动，且该第一读入位线以及该第二读入位线被同步地启动。
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