JPH0512876A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH0512876A JPH0512876A JP3164665A JP16466591A JPH0512876A JP H0512876 A JPH0512876 A JP H0512876A JP 3164665 A JP3164665 A JP 3164665A JP 16466591 A JP16466591 A JP 16466591A JP H0512876 A JPH0512876 A JP H0512876A
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- Japan
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- read
- fet
- semiconductor memory
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明に係る半導体メモリ回路は、データ読
み出し時のデータ線の充放電時間を短縮する。 【構成】 本発明に係る半導体メモリ回路は、トランジ
スタと負荷素子とから構成されるインバータ回路を２回
路用いて構成されたフリップフロップ回路を基本的構成
要素とする。そして読み出し専用のデータ線を設ける。
インバータ回路の出力端に制御電極が接続されるととも
に当該出力端の信号に基づきインバータ回路の状態に応
じた信号が現われる電極が上記読み出し専用のデータ線
に接続された出力トランジスタと、この出力トランジス
タの残りの電極が接続された読み出し用ワード線とを備
える。
み出し時のデータ線の充放電時間を短縮する。 【構成】 本発明に係る半導体メモリ回路は、トランジ
スタと負荷素子とから構成されるインバータ回路を２回
路用いて構成されたフリップフロップ回路を基本的構成
要素とする。そして読み出し専用のデータ線を設ける。
インバータ回路の出力端に制御電極が接続されるととも
に当該出力端の信号に基づきインバータ回路の状態に応
じた信号が現われる電極が上記読み出し専用のデータ線
に接続された出力トランジスタと、この出力トランジス
タの残りの電極が接続された読み出し用ワード線とを備
える。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータや各種通
信機器に用いられて、高速動作可能な半導体メモリ回路
に関するものである。
信機器に用いられて、高速動作可能な半導体メモリ回路
に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ回路は、図２に示さ
れるようにゲート・ソース間を短絡させたＦＥＴ２１、
２３を負荷とし、この負荷にドレインが接続されたＦＥ
Ｔ２２、２４を入力トランジスタとするインバータ回路
が２回路接続されフリップフロップ回路とされている。
ＦＥＴ２５、２６はトランスファゲートであって、ワー
ド線Ｘに与えられる信号（電圧）に応じて、データ線
Ｙ、Ｙと上記各インバータ回路の出力端（点）Ａ、Ｂと
を連絡させる。ＦＥＴ２１、２３のドレインには電圧Ｖ
D D が与えられ、ＦＥＴ２２、２４のソースには電圧Ｖ
SSが与えられている。かかる半導体メモリ回路におい
て、データの読み出しを行うためには、ワード線Ｘにハ
イレベルの電圧を与えてトランジスタファゲートである
ＦＥＴ２５、２６を導通状態とし、Ａ点の電位をデータ
線Ｙに、Ｂ点の電位をデータ線Ｙに伝達させる。また、
データの書き込みを行うためには、再びワード線Ｘにハ
イレベルの電圧を与えてトランスファゲートを開き、デ
ータ線Ｙ、Ｙに書き込みたい状態に応じた信号を与え
る。
れるようにゲート・ソース間を短絡させたＦＥＴ２１、
２３を負荷とし、この負荷にドレインが接続されたＦＥ
Ｔ２２、２４を入力トランジスタとするインバータ回路
が２回路接続されフリップフロップ回路とされている。
ＦＥＴ２５、２６はトランスファゲートであって、ワー
ド線Ｘに与えられる信号（電圧）に応じて、データ線
Ｙ、Ｙと上記各インバータ回路の出力端（点）Ａ、Ｂと
を連絡させる。ＦＥＴ２１、２３のドレインには電圧Ｖ
D D が与えられ、ＦＥＴ２２、２４のソースには電圧Ｖ
SSが与えられている。かかる半導体メモリ回路におい
て、データの読み出しを行うためには、ワード線Ｘにハ
イレベルの電圧を与えてトランジスタファゲートである
ＦＥＴ２５、２６を導通状態とし、Ａ点の電位をデータ
線Ｙに、Ｂ点の電位をデータ線Ｙに伝達させる。また、
データの書き込みを行うためには、再びワード線Ｘにハ
イレベルの電圧を与えてトランスファゲートを開き、デ
ータ線Ｙ、Ｙに書き込みたい状態に応じた信号を与え
る。
【０００３】
【発明が解決しようとする課題】ところで，通常のメモ
リにおいては、データ線Ｙ、Ｙには少なくとも数十個の
メモリセルが接続され、データ線Ｙ、Ｙの長さは数ｍｍ
に及ぶことがある。従って、メモリリードに際しては、
このような大きな配線容量を持つデータ線Ｙ、Ｙに対
し、小さなメモリセルの電荷で充放電しなければなら
ず、高速メモリアクセスを行うためには、このデータ線
Ｙ、Ｙに対する充法電時間の短縮が課題となる。
リにおいては、データ線Ｙ、Ｙには少なくとも数十個の
メモリセルが接続され、データ線Ｙ、Ｙの長さは数ｍｍ
に及ぶことがある。従って、メモリリードに際しては、
このような大きな配線容量を持つデータ線Ｙ、Ｙに対
し、小さなメモリセルの電荷で充放電しなければなら
ず、高速メモリアクセスを行うためには、このデータ線
Ｙ、Ｙに対する充法電時間の短縮が課題となる。
【０００４】そこで、様々な付加回路をデータ線に接続
することによって、信号振幅を制限する手法や、プリチ
ャージを行う手法等が試みられている。しかしながら、
データ線の信号振幅を制限すると、動作余裕度が狭くな
り、特に、素子特性の不揃いが十分に解決されていない
ＧａＡｓ ＭＥＳＦＥＴ等では歩留りが低下し、高速動
作と高歩留りとの両立は困難であった。これに対し、プ
リチャージを行うためにはプリチャージ時間を要し、高
速化には限度があった。
することによって、信号振幅を制限する手法や、プリチ
ャージを行う手法等が試みられている。しかしながら、
データ線の信号振幅を制限すると、動作余裕度が狭くな
り、特に、素子特性の不揃いが十分に解決されていない
ＧａＡｓ ＭＥＳＦＥＴ等では歩留りが低下し、高速動
作と高歩留りとの両立は困難であった。これに対し、プ
リチャージを行うためにはプリチャージ時間を要し、高
速化には限度があった。
【０００５】そこで、本発明では、歩留りを低下させる
ことなく、データ読み出し時のデータ線充放電時間の短
縮化を図り、高速動作可能な半導体メモリ回路を提供す
ることを目的とする。
ことなく、データ読み出し時のデータ線充放電時間の短
縮化を図り、高速動作可能な半導体メモリ回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、トランジスタ
と負荷素子とから構成されるインバータ回路を２回路用
いて構成されたフリップフロップ回路を有する半導体メ
モリ回路において、書き込むデータが与えられる書き込
み用データ線と、読み出したデータが現われる読み出し
用データ線と、インバータ回路の出力端が接続されると
ともに当該出力端の信号に基づきインバータ回路の状態
に応じた信号が現われる電極が読み出し用データ線に接
続された出力トランジスタと、この出力トランジスタの
残りの電極が接続された読み出し用ワード線とを備える
ことを特徴とする。
と負荷素子とから構成されるインバータ回路を２回路用
いて構成されたフリップフロップ回路を有する半導体メ
モリ回路において、書き込むデータが与えられる書き込
み用データ線と、読み出したデータが現われる読み出し
用データ線と、インバータ回路の出力端が接続されると
ともに当該出力端の信号に基づきインバータ回路の状態
に応じた信号が現われる電極が読み出し用データ線に接
続された出力トランジスタと、この出力トランジスタの
残りの電極が接続された読み出し用ワード線とを備える
ことを特徴とする。
【０００７】
【作用】本発明に係る半導体メモリ回路は、以上の通り
に構成されるので、読み出し用ワード線を介して出力ト
ランジスタを制御することにより、読み出し用データ線
が出力トランジスタにドライブされて、インバータ回路
の状態に応じた信号が上記読み出し用データ線に現われ
ることになる。
に構成されるので、読み出し用ワード線を介して出力ト
ランジスタを制御することにより、読み出し用データ線
が出力トランジスタにドライブされて、インバータ回路
の状態に応じた信号が上記読み出し用データ線に現われ
ることになる。
【０００８】
【実施例】以下、添付図面の図１を参照して、本発明の
一実施例に係る半導体メモリ回路を説明する。
一実施例に係る半導体メモリ回路を説明する。
【０００９】この半導体メモリ回路にあっても、ゲート
・ソース間を短絡させたＦＥＴ２１、２３を負荷とし
て、この負荷にドレインが接続されたＦＥＴ２２、２４
を入力トランジスタとするインバータ回路が２回路接続
されたフリップフロップ回路を基本的構成要素とする。
ＦＥＴ２５、２６はトランスファゲートであって、書き
込み用ワード線ＸW に与えらえる電圧に応じて書き込み
用データ線ＹW 、Ｙ W と上記各インバータ回路の出力端
（点）Ａ、Ｂとを連絡させる。ＦＥＴ２１、２３のドレ
インには電圧ＶDDが与えられ、ＦＥＴ２２、２４のソー
スには電圧ＶSSが与えられる。
・ソース間を短絡させたＦＥＴ２１、２３を負荷とし
て、この負荷にドレインが接続されたＦＥＴ２２、２４
を入力トランジスタとするインバータ回路が２回路接続
されたフリップフロップ回路を基本的構成要素とする。
ＦＥＴ２５、２６はトランスファゲートであって、書き
込み用ワード線ＸW に与えらえる電圧に応じて書き込み
用データ線ＹW 、Ｙ W と上記各インバータ回路の出力端
（点）Ａ、Ｂとを連絡させる。ＦＥＴ２１、２３のドレ
インには電圧ＶDDが与えられ、ＦＥＴ２２、２４のソー
スには電圧ＶSSが与えられる。
【００１０】本実施例では、出力トランジスタであるＦ
ＥＴ１、２を設けている。ＦＥＴ１、２はゲートが各イ
ンバータ回路の出力端（点）Ｂ、Ａにそれぞれ接続され
るとともに、ドレインが読み出し用（専用の）データ線
ＹR 、Ｙ R にそれぞれ接続されている。そして更に、読
み出し専用の読み出し用ワード線ＸR が設けられ、この
読み出し用ワード線ＸRとＦＥＴ１、２のソースとが接
続されている。
ＥＴ１、２を設けている。ＦＥＴ１、２はゲートが各イ
ンバータ回路の出力端（点）Ｂ、Ａにそれぞれ接続され
るとともに、ドレインが読み出し用（専用の）データ線
ＹR 、Ｙ R にそれぞれ接続されている。そして更に、読
み出し専用の読み出し用ワード線ＸR が設けられ、この
読み出し用ワード線ＸRとＦＥＴ１、２のソースとが接
続されている。
【００１１】かかる半導体メモリ回路において、データ
の書き込みを行うためには、書き込み用ワード線ＸW に
ハイレベルの電圧を与えてトランスファゲートであるＦ
ＥＴ２５、２６を導通状態として、書き込み用データ線
ＹW 、Ｙ W に書き込みたい状態に応じた信号を与える。
一方、データの読み出しを行うためには、読み出し用ワ
ード線ＸR にロウレベルの電圧を与えると出力トランジ
スタであるＦＥＴ１、２が動作可能状態となる。ここ
で、ＦＥＴ２１を負荷とするインバータ回路の出力端Ｂ
の電位がハイレベルで、ＦＥＴ２３を負荷とするインバ
ータ回路の出力端Ａの電位がロウレベルであるとする
と、ＦＥＴ１は導通状態となり、ＦＥＴ２は遮断状態と
なる。この結果、読み出し用データ線ＹR にはロウレベ
ルの電圧が現われ、読み出し用データ線Ｙ R にはハイレ
ベルの電圧が現われる。
の書き込みを行うためには、書き込み用ワード線ＸW に
ハイレベルの電圧を与えてトランスファゲートであるＦ
ＥＴ２５、２６を導通状態として、書き込み用データ線
ＹW 、Ｙ W に書き込みたい状態に応じた信号を与える。
一方、データの読み出しを行うためには、読み出し用ワ
ード線ＸR にロウレベルの電圧を与えると出力トランジ
スタであるＦＥＴ１、２が動作可能状態となる。ここ
で、ＦＥＴ２１を負荷とするインバータ回路の出力端Ｂ
の電位がハイレベルで、ＦＥＴ２３を負荷とするインバ
ータ回路の出力端Ａの電位がロウレベルであるとする
と、ＦＥＴ１は導通状態となり、ＦＥＴ２は遮断状態と
なる。この結果、読み出し用データ線ＹR にはロウレベ
ルの電圧が現われ、読み出し用データ線Ｙ R にはハイレ
ベルの電圧が現われる。
【００１２】このように本実施例では、データの読み出
し時には出力トランジスタであるＦＥＴ１、２によって
読み出し専用のデータ線ＹR 、Ｙ R を駆動するため、メ
モリセル内の少ない電荷によりデータ線を充放電する従
来回路に比べて高速で充放電が行われ、高速動作が確保
される。
し時には出力トランジスタであるＦＥＴ１、２によって
読み出し専用のデータ線ＹR 、Ｙ R を駆動するため、メ
モリセル内の少ない電荷によりデータ線を充放電する従
来回路に比べて高速で充放電が行われ、高速動作が確保
される。
【００１３】なお、実施例ではトランジスタ数及び信号
線数が増加するため単位メモリセルの面積が増大するこ
とになるが、比較的小規模なメモリ容量であっても高速
動作が必要である分野、例えば、ＣＰＵ内部に用いるレ
ジスタファイル等においては最適なものである。
線数が増加するため単位メモリセルの面積が増大するこ
とになるが、比較的小規模なメモリ容量であっても高速
動作が必要である分野、例えば、ＣＰＵ内部に用いるレ
ジスタファイル等においては最適なものである。
【００１４】
【発明の効果】以上、説明したように本発明によれば、
データの読み出し時には読み出し専用のデータ線を、出
力トランジスタが駆動することになるため、従来のメモ
リセル内の電荷よりはるかに容量の大きい電荷で上記デ
ータ線の充放電がなされ、高速動作を可能とする。
データの読み出し時には読み出し専用のデータ線を、出
力トランジスタが駆動することになるため、従来のメモ
リセル内の電荷よりはるかに容量の大きい電荷で上記デ
ータ線の充放電がなされ、高速動作を可能とする。
【図１】本発明の一実施例に係る半導体メモリ回路の構
成図。
成図。
【図２】従来の半導体メモリ回路の構成図。
１、２…ＦＥＴ（出力トランジスタ） ２１、２３…ＦＥＴ（負荷） ２２、２４…ＦＥＴ（入力トランジスタ） ２５、２６…ＦＥＴ（トランスファゲート） ＸR …読み出し用ワード線 ＸW …書き込み用ワード線 ＹR 、Ｙ R …読み出し用データ線 ＹW 、Ｙ W …書き込み用データ線
Claims (1)
- 【特許請求の範囲】 【請求項１】 トランジスタと負荷素子とから構成され
るインバータ回路を２回路用いて構成されたフリップフ
ロップ回路を有する半導体メモリ回路において、 書き込むデータが現われる書き込み用データ線と、 読み出したデータが現われる読み出し用データ線と、 前記インバータ回路の出力端が接続されるとともに当該
出力端の信号に基づきインバータ回路の状態に応じた信
号が現われる電極が前記読み出し用データ線に接続され
た出力トランジスタと、 この出力トランジスタの残りの電極が接続された読み出
し用ワード線とを備えることを特徴とする半導体メモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164665A JPH0512876A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164665A JPH0512876A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512876A true JPH0512876A (ja) | 1993-01-22 |
Family
ID=15797497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164665A Pending JPH0512876A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512876A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123237A (ja) * | 2008-11-19 | 2010-06-03 | Taiwan Semiconductor Manufacturing Co Ltd | ８トランジスタ型低リークｓｒａｍセル |
-
1991
- 1991-07-04 JP JP3164665A patent/JPH0512876A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010123237A (ja) * | 2008-11-19 | 2010-06-03 | Taiwan Semiconductor Manufacturing Co Ltd | ８トランジスタ型低リークｓｒａｍセル |
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