JPH0512879A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH0512879A JPH0512879A JP3164670A JP16467091A JPH0512879A JP H0512879 A JPH0512879 A JP H0512879A JP 3164670 A JP3164670 A JP 3164670A JP 16467091 A JP16467091 A JP 16467091A JP H0512879 A JPH0512879 A JP H0512879A
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- JP
- Japan
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- fet
- line
- data
- semiconductor memory
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Abstract
(57)【要約】
【目的】 本発明の係る半導体メモリ回路は、データ読
み出し時のデータ線の充放電時間を短縮する。 【構成】 本発明に係る半導体メモリ回路は、トランジ
スタと負荷素子とから構成されるインバータ回路を２回
路用いて構成されたフリップフロップを基本構成とす
る。そして、インバータ回路の出力端に制御電極が接続
されるとともに、当該出力端の信号に基づきインバータ
回路の状態に応じた信号が現われる電極がデータ線に接
続された出力トランジスタと、この出力トランジスタの
残りの電極が接続された読み出し用ワード線とを備えて
いる。
み出し時のデータ線の充放電時間を短縮する。 【構成】 本発明に係る半導体メモリ回路は、トランジ
スタと負荷素子とから構成されるインバータ回路を２回
路用いて構成されたフリップフロップを基本構成とす
る。そして、インバータ回路の出力端に制御電極が接続
されるとともに、当該出力端の信号に基づきインバータ
回路の状態に応じた信号が現われる電極がデータ線に接
続された出力トランジスタと、この出力トランジスタの
残りの電極が接続された読み出し用ワード線とを備えて
いる。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータや各種通
信機器に用いられて、高速動作可能な半導体メモリ回路
に関するものである。
信機器に用いられて、高速動作可能な半導体メモリ回路
に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ回路は、図２に示さ
れるように、ゲート・ソース間を短絡させたＦＥＴ２
１、２３を負荷とし、この負荷にドレインが接続された
ＦＥＴ２２、２４を入力トランジスタとするインバータ
回路が２回路接続されフリップフロップ回路とされてい
る。ＦＥＴ２５、２６はトランスファゲートであって、
ワード線Ｘに与えられる信号（電圧）に応じてデータ線
Ｙ、Ｙと上記各インバータ回路の出力端（点）Ａ、Ｂと
を連絡させる。ＦＥＴ２１、２３のドレインには電圧Ｖ
D D が与えられ、ＦＥＴ２２、２４のソースには電圧Ｖ
SSが与えられている。かかる半導体メモリ回路におい
て、データの読み出しを行うためには、ワード線Ｘにハ
イレベルの電圧を与えてトランジスタファゲートである
ＦＥＴ２５、２６を導通状態とし、Ａ点の電位をデータ
線Ｙに、Ｂ点の電位をデータ線Ｙに伝達させる。また、
データの書き込みを行うためには、再びワード線Ｘにハ
イレベルの電圧を与えてトランスファゲートを開き、デ
ータ線Ｙ、Ｙに書き込みたい状態に応じた信号を与え
る。
れるように、ゲート・ソース間を短絡させたＦＥＴ２
１、２３を負荷とし、この負荷にドレインが接続された
ＦＥＴ２２、２４を入力トランジスタとするインバータ
回路が２回路接続されフリップフロップ回路とされてい
る。ＦＥＴ２５、２６はトランスファゲートであって、
ワード線Ｘに与えられる信号（電圧）に応じてデータ線
Ｙ、Ｙと上記各インバータ回路の出力端（点）Ａ、Ｂと
を連絡させる。ＦＥＴ２１、２３のドレインには電圧Ｖ
D D が与えられ、ＦＥＴ２２、２４のソースには電圧Ｖ
SSが与えられている。かかる半導体メモリ回路におい
て、データの読み出しを行うためには、ワード線Ｘにハ
イレベルの電圧を与えてトランジスタファゲートである
ＦＥＴ２５、２６を導通状態とし、Ａ点の電位をデータ
線Ｙに、Ｂ点の電位をデータ線Ｙに伝達させる。また、
データの書き込みを行うためには、再びワード線Ｘにハ
イレベルの電圧を与えてトランスファゲートを開き、デ
ータ線Ｙ、Ｙに書き込みたい状態に応じた信号を与え
る。
【０００３】
【発明が解決しようとする課題】ところで，通常のメモ
リにおいては、データ線Ｙ、Ｙには少なくとも数十個の
メモリセルが接続され、データ線Ｙ、Ｙの長さは数ｍｍ
に及ぶことがある。従って、メモリリードに際しては、
このような大きな配線容量を持つデータ線Ｙ、Ｙに対
し、小さなメモリセルの電荷で充放電しなければなら
ず、高速メモリアクセスを行うためには、このデータ線
Ｙ、Ｙに対する充法電時間の短縮が課題となる。
リにおいては、データ線Ｙ、Ｙには少なくとも数十個の
メモリセルが接続され、データ線Ｙ、Ｙの長さは数ｍｍ
に及ぶことがある。従って、メモリリードに際しては、
このような大きな配線容量を持つデータ線Ｙ、Ｙに対
し、小さなメモリセルの電荷で充放電しなければなら
ず、高速メモリアクセスを行うためには、このデータ線
Ｙ、Ｙに対する充法電時間の短縮が課題となる。
【０００４】そこで、様々な付加回路をデータ線に接続
することによって、信号振幅を制限する手法や、プリチ
ャージを行う手法等が試みられている。しかしながら、
データ線の信号振幅を制限すると、動作余裕度が狭くな
り、特に、素子特性の不揃いが十分に解決されていない
ＧａＡｓ−ＭＥＳＦＥＴ等では歩留りが低下し、高速動
作と高歩留りとの両立は困難であった。これに対し、プ
リチャージを行うためにはプリチャージ時間を要し、高
速化には限度があった。
することによって、信号振幅を制限する手法や、プリチ
ャージを行う手法等が試みられている。しかしながら、
データ線の信号振幅を制限すると、動作余裕度が狭くな
り、特に、素子特性の不揃いが十分に解決されていない
ＧａＡｓ−ＭＥＳＦＥＴ等では歩留りが低下し、高速動
作と高歩留りとの両立は困難であった。これに対し、プ
リチャージを行うためにはプリチャージ時間を要し、高
速化には限度があった。
【０００５】そこで、本発明では、歩留りを低下させる
ことはなくデータ読み出し時のデータ線充放電時間の短
縮化を図り、高速動作可能な半導体メモリ回路を提供す
ることを目的とする。
ことはなくデータ読み出し時のデータ線充放電時間の短
縮化を図り、高速動作可能な半導体メモリ回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、トランジスタ
と負荷素子とから構成されるインバータ回路を２回路用
いて構成されたフリップフロップ回路を有する半導体メ
モリ回路であって、インバータ回路の出力端に制御電極
が接続されるとともに当該出力端の信号に基づきインバ
ータ回路の状態に応じた信号が現われる電極がデータ線
に接続された出力トランジスタと、この出力トランジス
タの残りの電極が接続された読み出し用ワード線とを備
えることを特徴とする。
と負荷素子とから構成されるインバータ回路を２回路用
いて構成されたフリップフロップ回路を有する半導体メ
モリ回路であって、インバータ回路の出力端に制御電極
が接続されるとともに当該出力端の信号に基づきインバ
ータ回路の状態に応じた信号が現われる電極がデータ線
に接続された出力トランジスタと、この出力トランジス
タの残りの電極が接続された読み出し用ワード線とを備
えることを特徴とする。
【０００７】
【作用】本発明に係る半導体メモリ回路は、以上の通り
に構成されるので、読み出し用ワード線を介して出力ト
ランジスタを制御することにより、データ線が出力トラ
ンジスタにドライブされてインバータ回路の状態に応じ
た信号がデータ線に現われ、ることになる。
に構成されるので、読み出し用ワード線を介して出力ト
ランジスタを制御することにより、データ線が出力トラ
ンジスタにドライブされてインバータ回路の状態に応じ
た信号がデータ線に現われ、ることになる。
【０００８】
【実施例】以下、添付図面の図１を参照して、本発明の
一実施例に係る半導体メモリ回路を説明する。
一実施例に係る半導体メモリ回路を説明する。
【０００９】この半導体メモリ回路にあっても、ゲート
・ソース間を短絡させたＦＥＴ２１、２３を負荷とし、
この負荷にドレインが接続されたＦＥＴ２２、２４を入
力トランジスタとするインバータ回路が２回路接続され
たフリップフロップ回路を基本的構成要素とする。ＦＥ
Ｔ２５、２６はトランスファゲートであって、書き込み
用ワード線ＸW に与えられる電圧に応じて、データ線
Ｙ、Ｙと上記各インバータ回路の出力端（点）Ａ、Ｂと
を連絡させる。ＦＥＴ２１、２３のドレインには電圧Ｖ
DDが与えられ、ＦＥＴ２２、２４のソースには電圧ＶSS
が与えられている。
・ソース間を短絡させたＦＥＴ２１、２３を負荷とし、
この負荷にドレインが接続されたＦＥＴ２２、２４を入
力トランジスタとするインバータ回路が２回路接続され
たフリップフロップ回路を基本的構成要素とする。ＦＥ
Ｔ２５、２６はトランスファゲートであって、書き込み
用ワード線ＸW に与えられる電圧に応じて、データ線
Ｙ、Ｙと上記各インバータ回路の出力端（点）Ａ、Ｂと
を連絡させる。ＦＥＴ２１、２３のドレインには電圧Ｖ
DDが与えられ、ＦＥＴ２２、２４のソースには電圧ＶSS
が与えられている。
【００１０】本実施例では、出力トランジスタであるＦ
ＥＴ１、２を設けている。ＦＥＴ１、２は、ゲートが各
インバータ回路の出力端（点）Ｂ、Ａにそれぞれ接続さ
れるとともに、ドレインがデータ線Ｙ、Ｙにそれぞれ接
続されている。そして、更に読み出し専用の読み出し用
ワード線ＸR が設けられ、この読み出し用ワード線ＸR
とＦＥＴ１、２のソースとが接続されている。
ＥＴ１、２を設けている。ＦＥＴ１、２は、ゲートが各
インバータ回路の出力端（点）Ｂ、Ａにそれぞれ接続さ
れるとともに、ドレインがデータ線Ｙ、Ｙにそれぞれ接
続されている。そして、更に読み出し専用の読み出し用
ワード線ＸR が設けられ、この読み出し用ワード線ＸR
とＦＥＴ１、２のソースとが接続されている。
【００１１】かかる半導体メモリ回路において、データ
の書き込みを行うためには、書き込み用ワード線ＸW に
ハイレベルの電圧を与えてトランスファゲートであるＦ
ＥＴ２５、２６を導通状態として、データ線Ｙ、Ｙに書
き込みたい状態に応じた信号を与える。一方、データの
読み出しを行うためには、読み出し用ワード線ＸR にロ
ウレベルの電圧を与えると、出力トランジスタであるＦ
ＥＴ１、ＦＥＴ２が動作可能状態となる。ここで、ＦＥ
Ｔ２１を負荷とするインバータ回路の出力端Ｂの電位が
ハイレベルで、ＦＥＴ２３を負荷とするインバータ回路
の出力端Ａの電位がロウレベルであるとすると、ＦＥＴ
１は導通状態となり、ＦＥＴ２は遮断状態となる。この
結果、データ線Ｙにはロウレベルの電圧が現われ、デー
タ線Ｙにはハイレベルの電圧が現われる。
の書き込みを行うためには、書き込み用ワード線ＸW に
ハイレベルの電圧を与えてトランスファゲートであるＦ
ＥＴ２５、２６を導通状態として、データ線Ｙ、Ｙに書
き込みたい状態に応じた信号を与える。一方、データの
読み出しを行うためには、読み出し用ワード線ＸR にロ
ウレベルの電圧を与えると、出力トランジスタであるＦ
ＥＴ１、ＦＥＴ２が動作可能状態となる。ここで、ＦＥ
Ｔ２１を負荷とするインバータ回路の出力端Ｂの電位が
ハイレベルで、ＦＥＴ２３を負荷とするインバータ回路
の出力端Ａの電位がロウレベルであるとすると、ＦＥＴ
１は導通状態となり、ＦＥＴ２は遮断状態となる。この
結果、データ線Ｙにはロウレベルの電圧が現われ、デー
タ線Ｙにはハイレベルの電圧が現われる。
【００１２】このような本実施例では、データ読み出し
時には出力トランジスタであるＦＥＴ１、２によってデ
ータ線Ｙ、Ｙを駆動するため、メモリセル内の少ない電
荷によりデータ線を充放電する従来回路に比べ高速で充
放電が行われ、高速動作が確保される。
時には出力トランジスタであるＦＥＴ１、２によってデ
ータ線Ｙ、Ｙを駆動するため、メモリセル内の少ない電
荷によりデータ線を充放電する従来回路に比べ高速で充
放電が行われ、高速動作が確保される。
【００１３】なお、実施例ではトランジスタ数及び信号
線数が増加するため、単位メモリセルの面積が増大する
ことになるが、比較的小規模なメモリ容量であっても高
速動作が必要である分野、例えばＣＰＵ内部に用いるレ
ジスタファイル等においては最適なものである。
線数が増加するため、単位メモリセルの面積が増大する
ことになるが、比較的小規模なメモリ容量であっても高
速動作が必要である分野、例えばＣＰＵ内部に用いるレ
ジスタファイル等においては最適なものである。
【００１４】
【発明の効果】以上、詳細に説明したように本発明によ
れば、データの読み出し時にはデータ線を出力トランジ
スタが駆動することになるため、従来のメモリセル内の
電荷よりはるかに容量の大きい電荷でデータ線の充放電
がなされ、高速動作を可能とする。
れば、データの読み出し時にはデータ線を出力トランジ
スタが駆動することになるため、従来のメモリセル内の
電荷よりはるかに容量の大きい電荷でデータ線の充放電
がなされ、高速動作を可能とする。
【図１】本発明の一実施例に係る半導体メモリ回路の構
成図。
成図。
【図２】従来の半導体メモリ回路の構成図。
１、２…ＦＥＴ（出力トランジスタ） ２１、２３…ＦＥＴ（負荷） ２２、２４…ＦＥＴ（入力トランジスタ） ２５、２６…ＦＥＴ（トランスファゲート） ＸR …読み出し用ワード線 ＸW …書き込み用ワード線 Ｙ、Ｙ…データ線
Claims (1)
- 【特許請求の範囲】 【請求項１】 トランジスタと負荷素子とから構成され
るインバータ回路を２回路用いて構成されたフリップフ
ロップ回路を有する半導体メモリ回路において、 前記インバータ回路の出力端に制御電極が接続されると
ともに当該出力端の信号に基づきインバータ回路の状態
に応じた信号が現われる電極がデータ線に接続された出
力トランジスタと、 この出力トランジスタの残りの電極が接続された読み出
し用ワード線とを備えることを特徴とする半導体メモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164670A JPH0512879A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164670A JPH0512879A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512879A true JPH0512879A (ja) | 1993-01-22 |
Family
ID=15797601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164670A Pending JPH0512879A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152876A (ja) * | 2006-12-19 | 2008-07-03 | Nec Electronics Corp | 半導体装置 |
-
1991
- 1991-07-04 JP JP3164670A patent/JPH0512879A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008152876A (ja) * | 2006-12-19 | 2008-07-03 | Nec Electronics Corp | 半導体装置 |
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