CN101923893B - 静态随机存取存储器阵列 - Google Patents

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Abstract

一种静态随机存取存储器阵列，包括一第一、第二SRAM单元，上述第一SRAM单元具有一第一读取端口和一第一写入端口；上述第二SRAM单元具有一第二读取端口和一第二写入端口。上述第一、第二SRAM单元位于相同的行并且沿着行方向排列。一第一字元线耦接至上述第一SRAM单元，一第二字元线耦接上述上述第二SRAM单元，一读取位元线耦接上述第一、第二SRAM单元，其中上述读取位元线沿着列方向展开并且垂直于行方向，一写入位元线耦接上述第一、第二SRAM单元。减少SRAM单元的芯片使用面积，却仍然能保留着8T双端口SRAM单元的优势，改良后的正电源供应电压最小值与改良后静态噪声边线SNM仍保留着。

Description

静态随机存取存储器阵列
技术领域
本发明涉及集成电路设计，尤其涉及双端口静态随机存取存储器的设计。
背景技术
静态随机存取存储器(Static random access memory；以下简称SRAM)广泛地使用在集成电路上，SRAM单元的优点在于不需刷新(refresh)即可保留数据。SRAM单元可包括不同数个的晶体管，并且通常依据晶体管的数量来称呼SRAM，例如六晶体管(six-transistor，以下简称6T)SRAM、八晶体管(eight-transistor，以下简称8T)SRAM之类。基本上这些晶体管构成一种数据闩锁用以储存一个位元，额外的晶体管则用以控制晶体管的存取。SRAM通常被排列成具有列(column)与行(row)的阵列。SRAM单元的每一个行(row)连接一个字元线(word-line)，用来决定SRAM单元是否该被选取。SRAM单元的每一个列(column)连接一个位元线(bit-line)或者一对互补的位元线(a pairof complementary bit-lines)，用以将一位元储存至SRAM单元中，或者从SRAM单元读出(read from)一位元。
当SRAM单元整合至系统芯片(system-on-chip，SOC)时，传统的SRAM单元面临必须减少电源损耗和增加速度的要求。然而传统6T SRAM在减少电源损耗时需降低工作电压(operation voltage)，这会降低正电源供应电压最小值(Vcc_min)，因而影响SRAM单元的稳定性，并且降低静态噪声边限(staticnoise margin；SNM)。
为了解决这些问题，开发出了8T SRAM单元。图1是传统8T双端口SRAM单元，包含两个PMOS晶体管110与112以及两个NMOS晶体管114与116。传递闸(pass-gate)晶体管118与120由写入字元线(write word-line；WWL)所控制而形成写入端口传递闸(write-port pass-gate)。写入线(write-line)WBL与WBLB是用以写入数据至SRAM单元。传递闸晶体管122与124构成SRAM单元的读取端口(read-port)，其中传递闸晶体管124由读取字元线(read word-line；RWL)所控制。读取线(read-line)RBL用来从SRAM单元读取数据。
图1所示的8T SRAM单元适用于多工比值(multiplexing ratio)等于1的情形，其中多工比值用以表示有多少列(column)共用一个多工器。在这样的情况下，一个列只会共用一个多工器，这样8T SRAM单元会降低静态噪声边限(SNM)与正电源供应电压最小值(Vcc_min)而不会影响8T SRAM单元的稳定性。然而，如果多工比值大于1，会有比1还多的列(column)共用多工器，8T SRAM单元必须在写入读取边限(write-read margin；WRM)与静态噪声边限(SNM)间做取舍，并且限制正电源供应电压最小值的减少幅度。
照惯例，为了解决8T SRAM单元在假读取(dummy read)操作中降低正电源供应电压最小值所造成的不稳定性问题，故会使用回写(write back)技术，而回写技术是读取经假读取后所储存在SRAM单元的数据，并且回写至SRAM单元，用以确保已储存数据的稳定性。然而这样需增加额外的电路和芯片面积。
发明内容
有鉴于此，本发明提供一种静态随机存取存储器阵列，包括：一第一静态随机存取存储器单元，包括一第一读取端口以及一第一写入端口；一第二静态随机存取存储器单元，包括一第二读取端口以及一第二写入端口，上述第一静态随机存取存储器单元以及上述第二静态随机存取存储器单元位于一相同行上且沿着一行方向排列；一第一字元线，耦接至上述第一静态随机存取存储器单元；一第二字元线，耦接至上述第二静态随机存取存储器单元；一读取位元线，耦接至上述第一、第二静态随机存取存储器单元，其中上述读取位元线以一列方向延伸并垂直于上述行方向；以及一写入位元线，耦接至上述第一、第二静态随机存取存储器单元。
本发明亦提供另外一种静态随机存取存储器阵列，包括：一第一静态随机存取存储器单元，包括：一第一读取端口，包括一第一读取端口传递闸晶体管；以及一第一写入端口，包括一第一写入端口传递闸晶体管；一第二静态随机存取存储器单元，包括：一第二读取端口，包括一第二读取端口传递闸晶体管；以及一第二写入端口，包括一第二写入端口传递闸晶体管；一第一字元线，耦接至上述第一读取端口传递闸晶体管的一栅极和上述第二写入端口传递闸晶体管的一栅极；一第二字元线耦接至上述第二读取端口传递闸晶体管的一栅极和上述第一写入端口传递闸晶体管的一栅极；一读取位元线，连接至上述第一读取端口传递闸晶体管的一源极/漏极和上述第二读取端口传递闸晶体管的一源极/漏极；一第一写入位元线，连接至上述第一写入端口传递闸晶体管的一源极/漏极和上述第二写入端口传递闸晶体管的一源极/漏极；一正电源供应节点，具有一正电源供应电压；一第一n型金属氧化物半导体晶体管，具有一源极至漏极路径，串联连接于上述正电源供应节点和上述读取位元线之间；以及一第二n型金属氧化物半导体晶体管，具有一源极至漏极路径，串联连接于上述正电源供应节点和上述第一写入位元线之间。
本发明亦提供一种静态随机存取存储器阵列包括：一第一静态随机存取存储器单元，包括一第一读取端口和一第一写入端口；一第二静态随机存取存储器单元，包括一第二读取端口和一第二写入端口；一第一写入字元线，耦接至上述第一写入端口，用以控制上述第一写入端口；一第二写入字元线，耦接至上述第二写入端口，用以控制上述第二写入端口；一第一读取字元线，耦接至上述第一读取端口，用以控制上述第一读取端口；一第二读取字元线，耦接至上述第二读取端口，用以控制上述第二读取端口；以及一读取位元线，连接至上述第一读取端口的输出端和上述第二读取端口的输出端。
本发明具有许多优势，经由共用相邻列之间的位元线，减少SRAM单元的芯片使用面积，却仍然能保留着8T双端口SRAM单元的优势，改良后的正电源供应电压最小值(Vcc_min)与改良后静态噪声边线SNM仍保留着。
为了让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下。
附图说明
图1为习知8T SRAM单元。
图2为本发明的SRAM单元的一实施例，其中位于同行上的两SRAM单元共用位元线，每一行SRAM单元连接至两条字元线。
图3为图2的SRAM阵列重复绘制。
图4为SRAM单元的另一实施例，其中位于同行上的两SRAM单元共用位元线，每一行SRAM单元两条字元线和两条读取字元线。
图5为SRAM单元的另一实施例，其中位于同行上的两SRAM单元共用位元线，每一个SRAM单元内的传递闸晶体管都连接到相同的字元线。
并且，上述附图中的附图标记说明如下：
WBL、WBLB：写入线；
WWL：写入字元线；
RWL：读取字元线；
RBL：读取线；
W_PU1、W_PU2、W_PU1’、W_PU2’：写入端口上拉晶体管；
W_PG1、W_PG1’、W_PG2、W_PG2’：写入端口传递闸晶体管；
W_PD1、W_PD1’、W_PD2、W_PD2’：写入端口下拉晶体管；
R_PG、R_PG’：读取端口传递闸晶体管；
R_PD、R_PD’：读取端口下拉晶体管；
W_WL1、W_WL2：字元线；
W_BL2、W_BL2、W_BLB：写入位元线；
R_BL：读取位元线；
YMUX1、YMUX2：Y方向多工线；
R_WL1、R_WL2：读取字元线；
VCC：正电源供应电压；
VSS：操作电压；
Node_1～2、Node_1’、Node_2、Node_2’：储存节点；
Cell_1、Cell_2、Cell(B+1)、Cell(B+2)：静态随机存取存储器单元；
A、A’：节点；
10、12、14：栅极；
30：n型金属氧化物半导体晶体管；
110、112、114、116、118、120、122、124：晶体管；
200：静态随机存取存储器阵列。
具体实施方式
在下面的说明中会讨论较佳实施例的做法与使用。不管如何，本发明所提供的概念被受肯定在于具有创造性及适用性且可实现在各式各样的具体环境中。具体实施方式的讨论仅会对本发明的做法及使用的实施方法作描述，但不会局限本发明的范围。
本发明提供一种新的八晶体管(8T)双端口静态随机存取存储器(dual-portSRAM)，下文将讨论其实施例的操作与变化。本文采用相同的符号以表示相同的元件。虽本发明实施例以八晶体管(8T)的SRAM为例，但不限定于此晶体管数目的SRAM。
图2为SRAM阵列的一实施例。如图所示SRAM阵列200包括8T型式的SRAM单元Cell_1与Cell_2。SRAM单元Cell_1与Cell_2位在SRAM阵列200的同一行(row)上且位在相邻的列(column)中，其中SRAM阵行200由多个行(row)与多个列(column)所构成。接下来会详细讨论SRAM单元Cell_1的结构。除了SRAM单元Cell_2为SRAM单元Cell_1旋转180度和使用不同的方式连接至字元线之外，SRAM单元Cell_2与Cell_1具有相同的结构。SRAM单元Cell_2使用相同于SRAM单元Cell_1的元件标记并加上标号(’)。
SRAM单元Cell_1包括写入端口上拉(pull-up)晶体管W_PU1与W_PU2、写入端口下拉(pull-down)晶体管W_PD1与W_PD2以及写入端口传递闸晶体管W_PG1与W_PG2。写入端口上拉晶体管W_PU1与W_PD1的漏极互为连接，写入端口上拉晶体管W_PU2与W_PD2的漏极互为连接，写入端口上拉晶体管W_PU1与W_PU2和写入端口下拉晶体管W_PD1与W_PD2交叉耦接构成一数据闩锁。写入端口传递闸晶体管W_PG1具有一源极/漏极(输出端)连接写入位元线W_BL1，以及一源极/漏极连接储存节点(storagenode)Node_1，同时写入端口传递闸晶体管W_PG2具有一源极/漏极(输出端)连接写入位元线W_BLB，以及一源极/漏极连接储存节点Node_2。储存节点Node_1与Node_2为互补节点，通常为相反的逻辑电平(opposite logic level；逻辑为相对高或低)。写入端口传递闸晶体管W_PG1与W_PG2的栅极10与12连接字元线W_WL1。SRAM单元Cell_1耦接正电源供应电压VCC与操作电压VSS，其中操作电压VSS的电压值低于正电源供应电压VCC。
写入端口上拉晶体管W_PU1与W_PU2、写入端口下拉晶体管W_PD1与W_PD2，以及写入端口传递闸晶体管W_PG1与W_PG2构成SRAM单元Cell_1的写入端口，其中写入端口上拉晶体管W_PU1与W_PD1和写入端口传递闸晶体管W_PG1构成第一写入端口(write-port)，写入端口上拉晶体管W_PU2与W_PD2和写入端口传递闸晶体管W_PG2构成第二写入端口。写入端口用以写入数据至SRAM单元Cell_1。储存在SRAM单元Cell_1的数据经由读取端口下拉(read pull-down)晶体管R_PD与读取端口(read-port)传递闸晶体管R_PG来进行读取。读取端口传递闸晶体管R_PG的栅极14连接至字元线W_WL2，其中字元线W_WL2电性和实体上皆与字元线W_WL1分离。读取端口传递闸晶体管R_PG的源极/漏极(输出端)连接到读取位元线R_BL。当执行写入操作时，读取端口传递闸晶体管R_PG通过关闭(施以逻辑电平为低的信号至)字元线W_WL2而加以截止；同时写入端口传递闸晶体管W_PG1与写入端口传递闸晶体管W_PG2通过开启(施以逻辑电平为高的信号至)字元线W_WL1加以导通。因此，数据可经由写入位元线W_BL1与写入位元线W_BLB被写入至SRAM单元Cell_1。相反地，当执行读取操作时，写入端口传递闸晶体管W_PG1与W_PG2通过关闭字元线W_WL1加以截止，同时读取端口传递闸晶体管R_PG则通过开启字元线W_WL2加以导通。读取端口下拉晶体管R_PD具有一源极/漏极连接到读取端口传递闸晶体管R_PG的源极/漏极，以及另一个源极/漏极(连接到节点A)连接至Y方向多工线YMUX1。Y方向多工线YMUX1连接至所有位于同一列的读取端口下拉晶体管R_PD的源极/漏极。另外一个实施例则将节点A连接操作电压VSS取代连接至Y方向多工线YMUX1。
SRAM单元Cell_2具有与SRAM单元Cell_1相同的结构，包括写入端口上拉晶体管W_PU1’与W_PU2’、写入端口下拉晶体管W_PD1’与W_PD2’、写入端口传递闸晶体管W_PG1’与W_PG2’、读取端口下拉晶体管R_PD’与R_PG’。字元线的连接则与SRAM单元Cell_1不同，写入端口传递闸晶体管W_PG1’的栅极10’与写入端口传递闸晶体管W_PG2’的栅极12’连接字元线W_WL2，读取端口传递闸晶体管R_PG’的栅极14’连接至字元线W_WL1。换句话说，SRAM单元Cell_1使用字元线W_WL1当作写入字元线、字元线W_WL2当作读取字元线；相反地，SRAM单元Cell_2使用字元线W_WL2当作写入字元线、字元线W_WL1当作读取字元线。读取端口下拉晶体管R_PD’具有一个源极/漏极连接至读取端口传递闸晶体管R_PG’的源极/漏极，以及另一个源极/漏极(连接至节点A’)则连接至Y方向多工线YMUX2。Y方向多工线YMUX2连接至所有位于同一列的读取端口下拉晶体管R_PD’的源极/漏极。另外一个实施例则将节点A’连接操作电压VSS取代连接至Y方向多工线YMUX2。
当SRAM单元Cell_1执行写入操作时，字元线W_WL1会开启，而字元线W_WL2会关闭，因此数据不会写入SRAM单元Cell_2，反之亦然。当SRAM单元Cell_1执行读取操作时，字元线W_WL2会开启，而字元线W_WL1会关闭，因此不会从SRAM单元Cell_2读取数据，反之亦然。对应地，实施例中所具有的多工比值为2，此代表每对相邻的列共用一个多工器，每一次只有从一对相邻的列中的一列读取数据。此外，写入位元线W_BLB由SRAM单元Cell_1与SRAM单元Cell_2所共用，并且被位在SRAM阵列的第1列的全部的SRAM单元Cell_1与位在SRAM阵列的第2列的全部的SRAM单元Cell_2所共用。这意味着写入位元线W_BL(W_BL1或W_BL2)和写入位元线W_BLB可替换参照(interchangeable)。
尽管未绘于图2中，但第1列的左边仍有一列SRAM单元，写入位元线W_BL1由第1列SRAM单元与左边一列SRAM单元所共享(请参阅图3，假设B为0)。换言之，平均而言，第1列只使用一半的写入位元线W_BL1。类似地，第2列的右边仍有一列SRAM单元，写入位元线W_BL2由第2列SRAM单元与右边一列SRAM单元所共享。换言之，平均而言，第2列只使用一半的写入位元线W_BL2。因此，第1列与第2列平均只使用一条写入位元线W_BL(一半的写入位元线W_BL1与一半的写入位元线W_BL2)。在SRAM阵列200中，全部读取位元线R_BL的数量是SRAM阵列200的全部列数量的一半。写入位元线的差动对总数(all differential pairs of write bit-lines)为(因为写入位元线W_BL1与W_BL2的总数为列的数量加1)SRAM阵列200列总数的一半。因此，第1列与第2列SRAM单元会共用读取位元线R_BL与写入位元线W_BL(W_BL1与W_BL2的其中一者)与写入位元线W_BLB。于是，布局位元线所需的芯片面积有效地减少二分之一，也因此降低SRAM阵列200所使用的芯片面积。
因为SRAM单元Cell_1与Cell_2共用字元线W_WL1与W_WL2，当从SRAM单元Cell_1和Cell_2其中之一读取时，另外一个SRAM单元则经历假读取(dummy read)。举例来说，当从SRAM单元Cell_1读取时，如果SRAM单元Cell_2的静态噪声边线(SNM)电平为低，SRAM单元Cell_2则会变得不稳定。通过使用n型金属氧化物半导体晶体管30取代p型金属氧化物半导体晶体管，用以预充电(pre-charge)写入位元线W_BLB与W_BL1/W_BL2的方式来减少SRAM单元Cell_2不稳定的问题。使用n型金属氧化物半导体晶体管30的情况下，写入位元线W_BLB与W_BL1/W_BL2的电压为(VCC-Vt)，其中Vt为n型金属氧化物半导体晶体管30的临界电压(thresholdvoltage)。SRAM单元的稳定性因此提升。相较之下，如果使用p型金属氧化物半导体晶体管来控制预充电，则写入位元线W_BLB与W_BL1/W_BL2的电压会等于正电源供应电压VCC，因此SRAM单元Cell_2与Cell_1会失去稳定。
图3绘出SRAM阵列200的更多元件，其中包括两相邻的第A行与第(A+1)行以及四个相邻的第B列至第(B+3)列。值得注意地，位在同一列上的相邻两单元，例如SRAM单元Cell_(B+1)与Cell_(B+2)具有相同的结构，如同图2所示。与图2不同的地方，图3在SRAM阵列200所额外增加的部分为图2的SRAM阵列200的重复绘制，并且其应用已在前述段落提过。
图4为SRAM阵列的另一个实施例。此实施例中，读取端口传递闸晶体管R_PG的栅极14连接至读取字元线R_WL1，读取端口传递闸晶体管R_PG’的栅极14’连接至读取字元线R_WL2，而读取字元线R_WL2是与读取字元线R_WL1、W_WL1与W_WL2互相分开独立的。此实施例虽然具有较多余的字元线(the overhead of additional word-lines)，但在SRAM单元Cell_1与SRAM单元Cell_2或任何其他SRAM阵列200上的SRAM单元假读取(dummy read)发生减少，因此具有更好正电源供应电压最小值(Vcc_min)的改良效果。在此实施例，预充电到写入位元线W_BLB与W_BL1/W_BL2会执行使用n型金属氧化物半导体晶体管如图2所示，或者用p型金属氧化物半导体晶体管取代图2的n型金属氧化物半导体晶体管。再次说明，重复绘制图4的结构可产生类似图3的SRAM阵列，除了阵列的每一行连接至四个字元线，如读取字元线R_WL1与R_WL2以及字元线W_WL1与W_WL2。
图5为SRAM阵列的另一个实施例，此实施例类似于图2的实施例，除了读取端口传递闸晶体管R_PG的栅极14连接至字元线W_WL1，读取端口传递闸晶体管R_PG’的栅极14’连接至字元线W_WL2。同样地，读取下拉晶体管R_PD的源极/漏极可连接至Y方向多工线(参照图2)或操作电压VSS，读取下拉晶体管R_PD’的源极/漏极连接至Y方向多工线(参照图2)或操作电压VSS。同样地，写入位元线W_BL1、W_BL2与W_BLB连接至n型金属氧化物半导体晶体管30，并且被n型金属氧化物半导体晶体管30所预充电，不过这些位元线亦可连接至p型金属氧化物半导体晶体管并被PMOS晶体管所预充电。同样地，读取位元线R_BL亦可连接至n型金属氧化物半导体晶体管30，并且被n型金属氧化物半导体晶体管30所预充电。在其他实施例中，读取位元线R_BL亦可连接至p型金属氧化物半导体晶体管并被PMOS晶体管所预充电。
本发明实施例具有许多优势，例如经由共用相邻列之间的位元线，减少SRAM单元的芯片使用面积，却仍然能保留着8T双端口SRAM单元的优势，例如改良后的正电源供应电压最小值(Vcc_min)与改良后静态噪声边线SNM仍保留着。
虽然本发明已以较佳实施例公开如上，然而其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作更动、替代与润饰。举例来说，任何本领域普通技术人员可轻易理解此处所述的许多特征、功能、工艺及材料可在本发明的范围内作更动。再者，本发明的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何本领域普通技术人员可从本发明揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大体相同功能或获得大体相同结果皆可使用于本发明中。因此，本发明的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一权利要求构成个别的实施例，且本发明的保护范围也包括各个权利要求及实施例的组合。

Claims (9)

1.一种静态随机存取存储器阵列，包括：
一第一静态随机存取存储器单元，包括一第一读取端口以及一第一写入端口；
一第二静态随机存取存储器单元，包括一第二读取端口以及一第二写入端口，上述第一静态随机存取存储器单元以及上述第二静态随机存取存储器单元位于一相同行上且沿着一行方向排列；
一第一字元线，耦接至上述第一静态随机存取存储器单元；
一第二字元线，耦接至上述第二静态随机存取存储器单元；
一读取位元线，耦接至上述第一、第二静态随机存取存储器单元，其中上述读取位元线以一列方向延伸并垂直于上述行方向；以及
一写入位元线，耦接至上述第一、第二静态随机存取存储器单元；
其中每一个上述第一、第二静态随机存取存储器单元包括：
一写入端口传递闸晶体管，构成写入端口；以及
一读取端口传递闸晶体管，构成读取端口，其中上述第一静态随机存取存储器单元的上述读取端口传递闸晶体管的栅极和上述第二静态随机存取存储器单元的上述写入端口传递闸晶体管的栅极连接至上述第一字元线，并且上述第二静态随机存取存储器单元的上述读取端口传递闸晶体管的栅极和上述第一静态随机存取存储器单元的上述写入端口传递闸晶体管的栅极连接至上述第二字元线。
2.一种静态随机存取存储器阵列，包括：
一第一静态随机存取存储器单元，包括一第一读取端口以及一第一写入端口；
一第二静态随机存取存储器单元，包括一第二读取端口以及一第二写入端口，上述第一静态随机存取存储器单元以及上述第二静态随机存取存储器单元位于一相同行上且沿着一行方向排列；
一第一字元线，耦接至上述第一静态随机存取存储器单元；
一第二字元线，耦接至上述第二静态随机存取存储器单元；
一读取位元线，耦接至上述第一、第二静态随机存取存储器单元，其中上述读取位元线以一列方向延伸并垂直于上述行方向；以及
一写入位元线，耦接至上述第一、第二静态随机存取存储器单元；
其中每一个上述第一、第二静态随机存取存储器单元包括：
一写入端口传递闸晶体管，构成写入端口；以及
一读取端口传递闸晶体管，构成读取端口，其中上述第一静态随机存取存储器单元的上述读取端口传递闸晶体管的栅极和上述写入端口传递闸晶体管的栅极连接至上述第一字元线，并且上述第二静态随机存取存储器单元的上述读取端口传递闸晶体管的栅极和上述写入端口传递闸晶体管的栅极连接至上述第二字元线。
3.一种静态随机存取存储器阵列，包括：
一第一静态随机存取存储器单元，包括一第一读取端口以及一第一写入端口；
一第二静态随机存取存储器单元，包括一第二读取端口以及一第二写入端口，上述第一静态随机存取存储器单元以及上述第二静态随机存取存储器单元位于一相同行上且沿着一行方向排列；
一第一字元线，耦接至上述第一静态随机存取存储器单元；
一第二字元线，耦接至上述第二静态随机存取存储器单元；
一读取位元线，耦接至上述第一、第二静态随机存取存储器单元，其中上述读取位元线以一列方向延伸并垂直于上述行方向；以及
一写入位元线，耦接至上述第一、第二静态随机存取存储器单元；
其中每一个上述第一、第二静态随机存取存储器包括一写入端口传递闸晶体管和一读取端口传递闸晶体管，写入端口传递闸晶体管构成写入端口，读取端口传递闸晶体管构成读取端口；
上述第一字元线和上述第二字元线为写入字元线；
上述第一静态随机存取存储器单元的上述写入端口传递闸晶体管的栅极连接至上述第一字元线；
上述第二静态随机存取存储器单元的上述写入端口传递闸晶体管的栅极连接至上述第二字元线；
上述第一静态随机存取存储器单元的上述读取端口传递闸晶体管的栅极连接至一第一读取字元线；并且
上述第二静态随机存取存储器单元的上述读取端口传递闸晶体管的栅极连接至一第二读取字元线。
4.一种静态随机存取存储器阵列，包括：
一第一静态随机存取存储器单元，包括：一第一读取端口，由一第一读取端口传递闸晶体管构成；以及一第一写入端口，由一第一写入端口传递闸晶体管构成；
一第二静态随机存取存储器单元，包括：一第二读取端口，由一第二读取端口传递闸晶体管构成；以及一第二写入端口，由一第二写入端口传递闸晶体管构成；
一第一字元线，耦接至上述第一读取端口传递闸晶体管的一栅极和上述第二写入端口传递闸晶体管的一栅极；
一第二字元线耦接至上述第二读取端口传递闸晶体管的一栅极和上述第一写入端口传递闸晶体管的一栅极；
一读取位元线，连接至上述第一读取端口传递闸晶体管的一源极/漏极和上述第二读取端口传递闸晶体管的一源极/漏极；
一第一写入位元线，连接至上述第一写入端口传递闸晶体管的一源极/漏极和上述第二写入端口传递闸晶体管的一源极/漏极；
一正电源供应节点，具有一正电源供应电压；
一第一n型金属氧化物半导体晶体管，具有一源极和一漏极，分别耦接至上述正电源供应节点和上述读取位元线；以及
一第二n型金属氧化物半导体晶体管，具有一源极和一漏极，分别连接于上述正电源供应节点和上述第一写入位元线。
5.如权利要求4所述的静态随机存取存储器阵列，其中，
所述第一静态随机存取存储器单元还包括：第二写入端口传递闸晶体管，栅极连接至第二字元线；
所述第二静态随机存取存储器单元还包括：第一写入端口传递闸晶体管，栅极连接至第一字元线；
并且，所述静态随机存取存储器阵列还包括：
一第二写入位元线，连接至上述第一静态随机存取存储器单元的第二写入端口传递闸晶体管的一源极/漏极；以及
一第三写入位元线，连接至上述第二静态随机存取存储器单元的第一写入端口传递闸晶体管的源极/漏极，其中上述第一写入位元线、上述第二写入位元线和上述第三写入位元线是分开独立的线；
其中静态随机存取存储器阵列还包括第三静态随机存取存储器单元，上述第二写入位元线由上述第一静态随机存取存储器单元和一第三静态随机存取存储器单元所共用，上述第三静态随机存取存储器单元与上述第二静态随机存取存储器单元分别设置于上述第一静态随机存取存储器单元相异侧，上述第一写入位元线不为上述第三静态随机存取存储器单元所共用。
6.如权利要求4所述的静态随机存取存储器阵列，其中上述第一、第二静态随机存取存储器单元为一静态随机存取存储器阵列的一部分，上述静态随机存取存储器阵列的读取位元线总数和写入位元线的差动对总数为上述静态随机存取存储器阵列的列总数的二分之一。
7.如权利要求6所述的静态随机存取存储器阵列，还包括：
一第一Y方向多工线，连接至一第一读取下拉晶体管的源极/漏极；以及
一第二Y方向多工线，连接至一第二读取下拉晶体管的源极/漏极；
其中上述第一静态随机存取存储器单元还包括上述第一读取下拉晶体管，上述第一读取下拉晶体管的漏极/源极连接至上述第一读取端口传递闸晶体管的漏极/源极，上述第二静态随机存取存储器单元还包括上述第二读取下拉晶体管，上述第二读取下拉晶体管的漏极/源极连接至上述第二读取端口传递闸晶体管的漏极/源极。
8.一种静态随机存取存储器阵列，包括：
一第一静态随机存取存储器单元，包括一第一读取端口和一第一写入端口；
一第二静态随机存取存储器单元，包括一第二读取端口和一第二写入端口；
一第一写入字元线，耦接至上述第一写入端口，用以控制上述第一写入端口；
一第二写入字元线，耦接至上述第二写入端口，用以控制上述第二写入端口；
一第一读取字元线，耦接至上述第一读取端口，用以控制上述第一读取端口；
一第二读取字元线，耦接至上述第二读取端口，用以控制上述第二读取端口；以及
一读取位元线，连接至上述第一读取端口的输出端和上述第二读取端口的输出端；
其中每一个上述第一、第二静态随机存取存储器单元包括：
一写入端口传递闸晶体管，构成写入端口；以及
一读取端口传递闸晶体管，构成读取端口，其中上述第一静态随机存取存储器单元的上述读取端口传递闸晶体管的栅极和上述第二静态随机存取存储器单元的上述写入端口传递闸晶体管的栅极连接至上述第一写入字元线，并且上述第二静态随机存取存储器单元的上述读取端口传递闸晶体管的栅极和上述第一静态随机存取存储器单元的上述写入端口传递闸晶体管的栅极连接至上述第二写入字元线。
9.如权利要求8所述的静态随机存取存储器阵列，还包括一第一写入位元线，耦接至上述第一写入端口的输出端和上述第二写入端口的输出端，其中上述第一静态随机存取存储器单元还包括一第三写入端口，上述第二静态随机存取存储器单元还包括一第四写入端口，并且上述静态随机存取存储器阵列还包括：
一第二写入位元线，耦接至上述第三写入端口的输出端；以及
一第三写入位元线，耦接至上述第四写入端口的输出端；
一第三静态随机存取存储器单元；
其中上述第一、第二、第三写入位元线为分开独立的位元线；
其中上述第二写入位元线由上述第一静态随机存取存储器单元和第三静态随机存取存储器单元所共用，上述第三静态随机存取存储器单元与上述第二静态随机存取存储器单元分别设置于上述第一静态随机存取存储器单元相异侧，上述第一写入位元线不为上述第三静态随机存取存储器单元所共用。
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