CN110970071B - 低功耗静态随机存取存储器的存储单元及应用 - Google Patents

低功耗静态随机存取存储器的存储单元及应用 Download PDF

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Abstract

本发明提供了一种低功耗新型静态随机存取存储器的存储单元，其特征在于，包括五条字线及四条位线，五条字线分别为字线一、字线二、字线三、字线四及字线5，四条位线分别为位线一、位线二、位线三及位线四。本发明的结构与最先进的技术相比，能耗缩小为原来的24.5％，并具体具有如下优点：利用了cmos沟道电流和栅极电压成正相关的特点，以及用一组模拟电压值作为栅极电压驱动SRAM的结果是，在相同的开启时间中，位线上的电压模拟值代表了乘法的结果。

Description

低功耗静态随机存取存储器的存储单元及应用
技术领域
本发明涉及一种基于输入数据的二位乘二位的低功耗静态随机存取存储器的存储单元，本发明还涉及一种上述SRAM储存单元的应用结构。
背景技术
基于输入数据的存内计算单元是实现存内计算多位乘法的新型静态随机存取存储器的存储单元。在传统的计算机体系结构中，数据的运算需要多个时钟周期，而且需要大量额外功耗。存内计算的方法使得存储单元同时具备了运算的功能，在读取过程中直接读出计算结果。在存内运算的模式下，有输出精度和能耗的权衡。存内计算的读取速度与传统所对应的内存的读取速度应该接近。
基于输入数据的存内计算单元在静态随机存储存取器中的实现基于传统的8T 位单元结构，运用模拟数字转换器。在一次读取过程中直接读出一个二位乘二位的乘法结果，实现了多位乘法的基本单元，为多位乘法的存内计算模式提供了可能。
在实现乘法的静态随机存取存储器中，需要的电路模块有：行译码器、列译码器、预充电模块、位单元阵列、传感放大器、写驱动。实现一次二位乘二位所需要的信号有：时钟信号、地址信号、从外部输入的二位乘数信息、存储在位单元阵列中的被乘数信息。
在8T的静态随机存取存储器位单元中，存储信息的读取通过某一行的字线信号控制读出。放电结果表现在位线上。当两个8T位单元共享一条位线时，在读取过程结束后，这条位线的模拟电压值就是这两个8T位单元共同放电的结果。
被乘数存储在两个共享一条位线的两个8T位单元中。改变8T位单元的存储点和位线相连的通道晶体管的宽度，宽度越大、放电速度越快，代表了存储的高位信息。宽度小的对应存储相对低位的信息。
乘数与地址信号一起输入行译码器，对应字线上的四种不同电压值的电压驱动，放电结束后的位线的模拟电压值就代表了一次乘法运算的结果。
模拟方法的缺点是输出的精度固定，而且随着精度的提高，对模数转换的精度和速度都有很高的要求。同时模拟电压值所带来的位线的电压摆幅较大，为了输出结果的稳定性，例如区分二位乘二位的乘法结果：0、1、2、3、4、6、9这七个数字，位线的电压摆幅应在1伏特，而且一般情况不能降低。
这种乘法的操作也可以通过数字方法实现，数字方法是在位单元阵列中实现分部的加法和移位加，从而实现乘法，由于不需要区分模拟电压值，这种数字方式的好处是位单元阵列可以选用一些低功耗设计来降低位线电压，只要位单元阵列可以做到正常读写，就可以完成这些操作，从而降低能耗。
这种方式的拓展性很好，可以任意改变输入数据和权重的位数，而且输出结果的精度可以任意选取，可以做到全精度的计算。
在一个读取周期中，开启一或两条字线，中间进位和是否进行相加操作的标志在位单元底部的两行寄存器中存储。这种方法的计算方式是数字的，属于一种内存旁计算，基于传统结构的改进。
计算结果是一位加法的结果，多位加法是一位加法在多周期的一种实现，多位乘法是多位移位加法在多周期实现。通过一些时序信号来进行控制，以及需要一些额外的寄存器存储进位信息和移位信息。
数字方法的缺点是需要多于一个的时钟周期，例如一个四位加法的运算需要四个时钟周期，一个二位乘法需要七个时钟周期。这种方法以每列为单位并行运算，在每一列的计算过程中串行运算，所以需要多个时钟周期。
发明内容
本发明的目的是提供一种可以直接用于二位乘二位乘法计算的新型SRAM储存单元，并且对读入功耗进行了优化。
为了达到上述目的，本发明的技术方案是提供了一种低功耗静态随机存取存储器的存储单元，是直接用于二位乘二位乘法计算的SRAM储存单元，其特征在于，包括五条字线及四条位线，五条字线分别为字线一、字线二、字线三、字线四及字线五，四条位线分别为位线一、位线二、位线三及位线四，将控制写入位线一、位线二、位线三及位线四的字线一、字线二、字线三、字线四与输入数据结合，让读取位线的模拟电压值所表示的乘法只用于乘数和被乘数不同的情况，从而将读取位线达到的电压摆幅降低，其中：
位线一与NMOS管Q1的源极相连，字线二与NMOS管Q1的栅极相连，NMOS管Q1的漏极分别连接PMOS管Q2的漏极、PMOS管Q3的栅极、NMOS管Q4的漏极及NMOS管Q5的栅极，PMOS管Q2的源极及PMOS管Q3的源极接VCC，NMOS管Q4的源极及NMOS管Q5的源极接地；
NMOS管Q6的漏极分别连接PMOS管Q2的栅极、PMOS管Q3的漏极、NMOS管Q4的栅极、NMOS管Q5的漏极及NMOS管Q7的栅极，NMOS管Q6的栅极与字线一相连，NMOS管Q6的源极与位线二相连；
NMOS管Q7的源极接地，NMOS管Q7的漏极与NMOS管Q8的漏极相连，NMOS管Q8的栅极连接字线五，NMOS管Q8的源极连接读取位线；
位线四与NMOS管Q9的源极相连，字线四与NMOS管Q9的栅极相连，NMOS管Q9的漏极分别连接PMOS管Q10的漏极、PMOS管Q11的栅极、NMOS管Q12的漏极及NMOS管Q13的栅极，PMOS管Q10的源极及PMOS管Q11的源极接VCC，NMOS管Q12的源极及NMOS管Q13的源极接地；
NMOS管Q14的漏极分别连接PMOS管Q10的栅极、PMOS管Q11的漏极、NMOS管Q12的栅极、NMOS管Q13的漏极及NMOS管Q15的栅极，NMOS管Q14的栅极与字线三相连，NMOS管Q14的源极与位线三相连；
NMOS管Q15的源极接地，NMOS管Q15的漏极与NMOS管Q16的漏极相连，NMOS管Q16的栅极连接字线五，NMOS管Q16的源极连接读取位线；
改变8T位单元的存储点和读取位线相连的通道晶体管的宽度，宽度越大、放电速度越快，代表了存储的高位信息，宽度小的对应存储低位的信息，其中，由PMOS管Q2、PMOS管Q3、NMOS管Q4、NMOS管Q5、NMOS管Q6、NMOS管Q7及 NMOS管Q8组成一个8T位单元，由PMOS管Q10、PMOS管Q11、NMOS管Q12的栅极、NMOS管Q13、NMOS管Q14、NMOS管Q15、NMOS管Q16组成另一个8T位单元；
NMOS管Q8的栅极与NMOS管Q16的栅极相连，并且共同连接字线五；
NMOS管Q8的源极与NMOS管Q16的源极相连，并且共同连接读取位线。
本发明的另一个技术方案是提供了一种上述的低功耗静态随机存取存储器的存储单元构成的阵列，其特征在于，包括N行M列的如权利要求1所述的存储单元，对于第m列存储单元中第n行存储单元而言，m=1,2,…,M，n=1,2,…,N，有：
当前存储单元的字线一、字线二、字线三、字线四与第n位输入相连，当前存储单元的位线一、位线二、位线三及位线四与当前第m列存储单元中的其他所有存储单元的位线一、位线二、位线三及位线四形成第m位输出，当前存储单元的读取位线与第m列存储单元中第n+1行存储单元的字线五相连。
本发明的结构与最先进的技术相比，能耗缩小为原来的24.5%，并具体具有如下优点：
（1）利用了cmos沟道电流和栅极电压成正相关的特点，用一组模拟电压值作为栅极电压驱动SRAM进行读操作，操作的结果是，在相同的开启时间中，位线上的电压模拟值代表了乘法的结果。
（2）在已有的二位乘二位的SRAM位单元的基础上，将控制写入位线（BL）的字线（WWL）与输入数据结合，让模拟电压值所表示的乘法只用于乘数和被乘数不同的情况，从而将读取位线（RBL）可能达到的电压摆幅降低。
（3）同时，基于本发明的结构提出了一种基于输入情况计算二位乘二位乘法的存算一体的新方法。
附图说明
图1为本发明提供的一种低功耗静态随机存取存储器的存储单元的示意图。
图2为本发明的应用结构示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
如图1所示，本发明提供的一种低功耗静态随机存取存储器的存储单元，包括五条字线及四条位线，五条字线分别为字线一WWL1、字线二WWL1B、字线三WWL2、字线四WWL2B及字线五RWL，四条位线分别为位线一BL1L、位线二BL1R、位线三BL2L及位线四BL2R，其中：
位线一BL1L与NMOS管Q1的源极相连，字线二WWL1B与NMOS管Q1的栅极相连，NMOS管Q1的漏极分别连接PMOS管Q2的漏极、PMOS管Q3的栅极、NMOS管Q4的漏极及NMOS管Q5的栅极，PMOS管Q2的源极及PMOS管Q3的源极接VCC，NMOS管Q4的源极及NMOS管Q5的源极接地；
NMOS管Q6的漏极分别连接PMOS管Q2的栅极、PMOS管Q3的漏极、NMOS管Q4的栅极、NMOS管Q5的漏极及NMOS管Q7的栅极，NMOS管Q6的栅极与字线一WWL1相连，NMOS管Q6的源极与位线二BL1R相连；
NMOS管Q7的源极接地，NMOS管Q7的漏极与NMOS管Q8的漏极相连，NMOS管Q8的栅极连接字线5RWL，NMOS管Q8的源极连接读取位线RBL；
位线四BL2R与NMOS管Q9的源极相连，字线四WWL2B与NMOS管Q9的栅极相连，NMOS管Q9的漏极分别连接PMOS管Q10的漏极、PMOS管Q11的栅极、NMOS管Q12的漏极及NMOS管Q13的栅极，PMOS管Q10的源极及PMOS管Q11的源极接VCC，NMOS管Q12的源极及NMOS管Q13的源极接地；
NMOS管Q14的漏极分别连接PMOS管Q10的栅极、PMOS管Q11的漏极、NMOS管Q12的栅极、NMOS管Q13的漏极及NMOS管Q15的栅极，NMOS管Q14的栅极与字线三WWL2相连，NMOS管Q14的源极与位线三BL2L相连；
NMOS管Q15的源极接地，NMOS管Q15的漏极与NMOS管Q16的漏极相连，NMOS管Q16的栅极连接字线5RWL，NMOS管Q16的源极连接读取位线RBL。
如图2所示，为本发明的一种应用结构，包括N行M列的上述的存储单元，对于第m列存储单元中第n行存储单元而言，m=1,2,…,M，n=1,2,…,N，有：
当前存储单元的字线一WWL1、字线二WWL1B、字线三WWL2、字线四WWL2B与基于输入内容的译码器给出的第n位输入相连，当前存储单元的位线一BL1L、位线二BL1R、位线三BL2L及位线四BL2R与当前第m列存储单元中的其他所有存储单元的位线一BL1L、位线二BL1R、位线三BL2L及位线四BL2R形成第m位输出提供给数据分析模块，当前存储单元的读取位线RBL与第m列存储单元中第n+1行存储单元的字线五RWL相连。
本发明基于传统的静态随机存取存储器的工作模式，在一次读取过程中，打开一行位单元，进行一次二位乘二位的乘法操作。例如计算一个二进制10×11的过程，字线一WWL1为1，字线二WWL1B为0，字线三WWL2为0，字线四WWL2B为1，位单元中储存的高位QH为1，低位QL为1。字线五RWL的电压值为0.73v。这时位线一BL1L、位线二BL1R、位线三BL2L均不放电，位线四BL2R放电，此时输入输出不相同，结果为共用模拟位线的模拟电压值。通过数模分析模块得到结果为0110。

Claims (2)

1.一种低功耗静态随机存取存储器的存储单元，是直接用于二位乘二位乘法计算的SRAM储存单元，其特征在于，包括五条字线及四条位线，五条字线分别为字线一(WWL1)、字线二(WWL1B)、字线三(WWL2)、字线四(WWL2B)及字线五(RWL)，四条位线分别为位线一(BL1L)、位线二(BL1R)、位线三(BL2L)及位线四(BL2R)，将控制写入位线一(BL1L)、位线二(BL1R)、位线三(BL2L)及位线四(BL2R)的字线一(WWL1)、字线二(WWL1B)、字线三(WWL2)、字线四(WWL2B)与输入数据结合，让读取位线(RBL)的模拟电压值所表示的乘法只用于乘数和被乘数不同的情况，从而将读取位线(RBL)达到的电压摆幅降低，其中：
位线一(BL1L)与NMOS管Q1的源极相连，字线二(WWL1B)与NMOS管Q1的栅极相连，NMOS管Q1的漏极分别连接PMOS管Q2的漏极、PMOS管Q3的栅极、NMOS管Q4的漏极及NMOS管Q5的栅极，PMOS管Q2的源极及PMOS管Q3的源极接VCC，NMOS管Q4的源极及NMOS管Q5的源极接地；
NMOS管Q6的漏极分别连接PMOS管Q2的栅极、PMOS管Q3的漏极、NMOS管Q4的栅极、NMOS管Q5的漏极及NMOS管Q7的栅极，NMOS管Q6的栅极与字线一(WWL1)相连，NMOS管Q6的源极与位线二(BL1R)相连；
NMOS管Q7的源极接地，NMOS管Q7的漏极与NMOS管Q8的漏极相连，NMOS管Q8的栅极连接字线五(RWL)，NMOS管Q8的源极连接读取位线(RBL)；
位线四(BL2R)与NMOS管Q9的源极相连，字线四(WWL2B)与NMOS管Q9的栅极相连，NMOS管Q9的漏极分别连接PMOS管Q10的漏极、PMOS管Q11的栅极、NMOS管Q12的漏极及NMOS管Q13的栅极，PMOS管Q10的源极及PMOS管Q11的源极接VCC，NMOS管Q12的源极及NMOS管Q13的源极接地；
NMOS管Q14的漏极分别连接PMOS管Q10的栅极、PMOS管Q11的漏极、NMOS管Q12的栅极、NMOS管Q13的漏极及NMOS管Q15的栅极，NMOS管Q14的栅极与字线三(WWL2)相连，NMOS管Q14的源极与位线三(BL2L)相连；
NMOS管Q15的源极接地，NMOS管Q15的漏极与NMOS管Q16的漏极相连，NMOS管Q16的栅极连接字线五(RWL)，NMOS管Q16的源极连接读取位线(RBL)；
改变8T位单元的存储点和读取位线(RBL)相连的通道晶体管的宽度，宽度越大、放电速度越快，代表了存储的高位信息，宽度小的对应存储低位的信息，其中，由PMOS管Q2、PMOS管Q3、NMOS管Q4、NMOS管Q5、NMOS管Q6、NMOS管Q7及NMOS管Q8组成一个8T位单元，由PMOS管Q10、PMOS管Q11、NMOS管Q12的栅极、NMOS管Q13、NMOS管Q14、NMOS管Q15、NMOS管Q16组成另一个8T位单元；
NMOS管Q8的栅极与NMOS管Q16的栅极相连，并且共同连接字线五(RWL)；
NMOS管Q8的源极与NMOS管Q16的源极相连，并且共同连接读取位线(RBL)。
2.一种如权利要求1所述的低功耗静态随机存取存储器的存储单元构成的阵列，其特征在于，包括N行M列的如权利要求1所述的存储单元，对于第m列存储单元中第n行存储单元而言，m＝1,2,…,M，n＝1,2,…,N，有：
当前存储单元的字线一(WWL1)、字线二(WWL1B)、字线三(WWL2)、字线四(WWL2B)与第n位输入相连，当前存储单元的位线一(BL1L)、位线二(BL1R)、位线三(BL2L)及位线四(BL2R)与当前第m列存储单元中的其他所有存储单元的位线一(BL1L)、位线二(BL1R)、位线三(BL2L)及位线四(BL2R)形成第m位输出，当前存储单元的读取位线(RBL)与第m列存储单元中第n+1行存储单元的字线五(RWL)相连。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110970071B (zh) * 2019-09-26 2022-07-05 上海科技大学 低功耗静态随机存取存储器的存储单元及应用
CN112151091B (zh) * 2020-09-29 2023-03-21 中科南京智能技术研究院 一种8t sram单元及存内计算装置
CN112233712B (zh) * 2020-12-14 2021-03-05 中科院微电子研究所南京智能技术研究院 一种6t sram存算装置、存算系统及存算方法
CN114496022B (zh) * 2022-04-18 2022-11-29 中科南京智能技术研究院 一种基于8t sram的多比特权重量化电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421265B1 (en) * 2001-03-22 2002-07-16 Integrated Devices Technology, Inc. DRAM-based CAM cell using 3T or 4T DRAM cells
US8164945B2 (en) * 2009-05-21 2012-04-24 Texas Instruments Incorporated 8T SRAM cell with two single sided ports
CN105469823A (zh) * 2014-09-12 2016-04-06 上海华虹宏力半导体制造有限公司 存储器阵列

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7400523B2 (en) * 2006-06-01 2008-07-15 Texas Instruments Incorporated 8T SRAM cell with higher voltage on the read WL
US7626850B2 (en) * 2007-04-17 2009-12-01 Texas Instruments Incorporated Systems and devices for implementing sub-threshold memory devices
US8179715B2 (en) * 2009-05-21 2012-05-15 Texas Instruments Incorporated 8T SRAM cell with four load transistors
US8320163B2 (en) * 2009-06-10 2012-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Eight-transistor SRAM memory with shared bit-lines
US8958254B2 (en) * 2012-02-22 2015-02-17 Texas Instruments Incorporated High performance two-port SRAM architecture using 8T high performance single port bit cell
CN105336363B (zh) * 2014-05-29 2018-01-26 展讯通信（上海）有限公司 Sram存储单元、存储阵列及存储器
CN108447515A (zh) * 2018-02-12 2018-08-24 宁波大学 一种基于FinFET的读写分离存储单元
CN109784483B (zh) 2019-01-24 2022-09-09 电子科技大学 基于fd-soi工艺的二值化卷积神经网络内存内计算加速器
CN110058839B (zh) * 2019-03-21 2023-02-03 安徽大学 一种基于静态随机存储器内存内减法的电路结构
CN110970071B (zh) * 2019-09-26 2022-07-05 上海科技大学 低功耗静态随机存取存储器的存储单元及应用

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6421265B1 (en) * 2001-03-22 2002-07-16 Integrated Devices Technology, Inc. DRAM-based CAM cell using 3T or 4T DRAM cells
US8164945B2 (en) * 2009-05-21 2012-04-24 Texas Instruments Incorporated 8T SRAM cell with two single sided ports
CN105469823A (zh) * 2014-09-12 2016-04-06 上海华虹宏力半导体制造有限公司 存储器阵列

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