CN114496022B - 一种基于8t sram的多比特权重量化电路 - Google Patents

一种基于8t sram的多比特权重量化电路 Download PDF

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Abstract

本发明涉及存内计算技术领域，特别是涉及一种基于8T SRAM的多比特权重量化电路，包括矩阵式排列的8T SRAM，各列8T SRAM的读位线共线连接，且各读位线均通过电容连接公共连接端VSS；各8T SRAM均包括6T‑SRAM、管N5和管N6；管N5的栅极与6T‑SRAM中权重存储节点连接，管N5的源极接VSS，管N5的漏极连接管N6源极，管N6的栅极连接读字线，管N6的漏极连接读位线；各个8T SRAM中管N5和N6的沟道宽度相同，每行8T SRAM中各管N5的沟道宽度不同，每列8T SRAM中各管N5的沟道宽度相同。本发明减少了比特权重的量化占用的电路面积。

Description

一种基于8T SRAM的多比特权重量化电路
技术领域
本发明涉及存内计算技术领域，特别是涉及一种基于8T SRAM的多比特权重量化电路。
背景技术
通过调研Mahmut E. Sinangil等人所著的一篇JSSC文献‘A 7-nm Compute-in-Memory SRAM Macro Supporting Multi-Bit Input, Weight and Output and Achieving351 TOPS/W and 372.4 GOPS’，发现其中对于多比特权重的量化是通过电容完成的，而电容会占据较大的电路面积。
发明内容
本发明的目的是提供一种基于8T SRAM的多比特权重量化电路，减少了比特权重的量化占用的电路面积。
为实现上述目的，本发明提供了如下方案：
一种基于8T SRAM的多比特权重量化电路，包括矩阵式排列的8T SRAM，各行8TSRAM的读字线共线连接，各列8T SRAM的读位线共线连接，且各读位线均通过电容连接公共连接端VSS；各8T SRAM均包括6T-SRAM、晶体管N5和晶体管N6；所述6T-SRAM用于写权重和存储权重，晶体管N5的栅极与6T-SRAM中权重存储节点连接，晶体管N5的源极连接公共连接端VSS，晶体管N5的漏极连接晶体管N6源极，晶体管N6的栅极连接读字线，晶体管N6的漏极连接读位线；各个8T SRAM中晶体管N5和晶体管N6的沟道宽度相同，每行8T SRAM中各晶体管N5的沟道宽度不同，每列8T SRAM中各晶体管N5的沟道宽度相同。
可选地，所述矩阵式排列的8T SRAM共4列，各列8T SRAM中晶体管N5的沟道宽度分别为W、2*W、4*W和8*W。
可选地，所述6T-SRAM包括晶体管N1、晶体管N2、晶体管N3、晶体管N4、晶体管P1和晶体管P2；晶体管P1的源极和晶体管P2的源极均与电源VDD连接，晶体管P1的栅极分别与晶体管N1的栅极、晶体管P2的漏极、晶体管N2的漏极和晶体管N4的源极连接，晶体管P2的栅极分别与晶体管N2的栅极、晶体管P1的漏极、晶体管N1的漏极和晶体管N3的源极连接，晶体管N1的源极和晶体管N2的源极均连接公共连接端VSS，晶体管N3的栅极和晶体管N4的栅极均连接字线，晶体管N3的漏极连接位线非，晶体管N4的漏极连接位线，晶体管P2的漏极与晶体管N2的漏极的连接处为所述权重存储节点。
可选地，所述晶体管N1、所述晶体管N2、所述晶体管N3和所述晶体管N4均为NMOS晶体管。
可选地，所述晶体管P1和所述晶体管P2均为PMOS晶体管。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种基于8T SRAM的多比特权重量化电路，通过每行8T SRAM中权重读取晶体管N5和N6的尺寸不同实现多比特权重的量化，降低了多比特权重量化的电路占用面积。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种基于8T SRAM的多比特权重量化电路结构示意图；
图2为本发明8T SRAM结构示意图；
图3为本发明4Bit权重的第0比特位电路结构示意图；
图4为本发明4Bit权重的第1比特位电路结构示意图；
图5为本发明4Bit权重的第2比特位电路结构示意图；
图6为本发明4Bit权重的第3比特位电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于8T SRAM的多比特权重量化电路，减少了比特权重的量化占用的电路面积。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。图1为本发明一种基于8T SRAM的多比特权重量化电路结构示意图，图2为本发明8T SRAM结构示意图，如图1-图2所示，一种基于8T SRAM的多比特权重量化电路，包括矩阵式排列的8T SRAM，各行8T SRAM的读字线RWL共线连接，各列8TSRAM的读位线RBL共线连接，且各读位线RBL均通过电容连接公共连接端VSS；各8T SRAM均包括6T-SRAM、晶体管N5和晶体管N6；所述6T-SRAM用于写权重和存储权重，晶体管N5的栅极与6T-SRAM中权重存储节点Q连接，晶体管N5的源极连接公共连接端VSS，晶体管N5的漏极连接晶体管N6源极，晶体管N6的栅极连接读字线RWL，晶体管N6的漏极连接读位线RBL；各个8TSRAM中晶体管N5和晶体管N6的沟道宽度相同，每行8T SRAM中各晶体管N5的沟道宽度不同，每列8T SRAM中各晶体管N5的沟道宽度相同。
通过每行8T SRAM中各晶体管N5的沟道宽度不同，实现多比特权重的量化。
晶体管N5和晶体管N6为权重读取晶体管。
所述6T-SRAM包括晶体管N1、晶体管N2、晶体管N3、晶体管N4、晶体管P1和晶体管P2；晶体管P1的源极和晶体管P2的源极均与电源VDD连接，晶体管P1的栅极分别与晶体管N1的栅极、晶体管P2的漏极、晶体管N2的漏极和晶体管N4的源极连接，晶体管P2的栅极分别与晶体管N2的栅极、晶体管P1的漏极、晶体管N1的漏极和晶体管N3的源极连接，晶体管N1的源极和晶体管N2的源极均连接公共连接端VSS，晶体管N3的栅极和晶体管N4的栅极均连接字线WL，晶体管N3的漏极连接位线非BLB，晶体管N4的漏极连接位线BL，晶体管P2的漏极与晶体管N2的漏极的连接处为所述权重存储节点Q，晶体管P1的漏极为权重值非存储节点QB，节点QB处权重值非与权重值相反。
所述晶体管N1、所述晶体管N2、所述晶体管N3和所述晶体管N4均为NMOS晶体管。
所述晶体管P1和所述晶体管P2均为PMOS晶体管。
图2-图6中符号说明：
BL(Bit Line)：位线，电路工作在存储模式时，用于传输权重。
BLB(Bit Line Bar)：位线非，电路工作在存储模式时，用于传输权重非。
WL(Word Line)：字线，控制存储模式下的写权重操作。
RWL(Read Word Line)：读字线，控制存储模式/计算模式下的读权重操作。
RBL(Read Bit Line)：读位线，读取权重后的权重输出路径。
Q：权重值存储节点。
QB：权重值非存储节点，权重值非与权重值相反。
VDD：电路最高电位。
VSS：电路最低电位。
8T SRAM有写权重和读权重两种机制。写权重操作：以写‘0’为例，先将位线BL预充电至低电位，位线非BLB预充电至高电位，待电位稳定后，使能字线WL，使晶体管N3和N4打开，节点Q就通过位线BL放电至低电位，实现了Q节点的写‘0’操作，而由于位线非BLB为高电平，所以节点QB被充电至高电位。读权重操作：读‘1’，先将读位线RBL预充电至高电位，因为节点Q存储的是数据‘1’（高电平），所以当读字线RWL开启的时候，读权重通路打开，读位线RBL通过读权重通路向电源地放电，以使读位线RBL在读‘1’前后有电位的变化；读‘0’时，仍需要先将读位线RBL预充电至高电平，因节点Q存储的是数据‘0’（低电平），所以晶体管N5不导通，读权重通路关断，读位线上没有电位的变化，通过测量读位线上电压的变化情况就可以知道存储的单比特权重信息。
所述矩阵式排列的8T SRAM共4列，各列8T SRAM中晶体管N5的沟道宽度分别为W、2*W、4*W和8*W。
RBL[0]、RBL[1]、RBL[2]和RBL[3]分别为4列8T SRAM的读位线，RWL[0]、RWL[1]、…、RWL[i]分别为各行8T SRAM的读字线。图1中虚线框表示一行的8T SRAM。
由于多比特权重的不同权重位具有不同的权重比重，所以本发明通过改变N5和N6两个权重读取晶体管的尺寸来量化相应权重位的权重比重。因为比特位越高，权重比重越大，最高比特位的权重比重是最低位的8倍，次高位的比重是最低位的4倍，次低位的比重是最低位的2倍，所以如图3~图6所示，图3为图1中虚线框中第一列，即第0比特位（最低位）用沟道宽度为W的权重读取晶体管量化权重比重，图4为图1中虚线框中第二列，即第1比特位（次低位）用沟道宽度为2*W的权重读取晶体管量化权重比重，图5为图1中虚线框中第三列，即第2比特位（次高位）用沟道宽度为4*W的权重读取晶体管量化权重比重，图6为图1中虚线框中第四列，即第3比特位（最高位）用沟道宽度为8*W的权重读取晶体管量化权重比重。图1表示(i+1)个4Bit权重单元的存算电路实现效果，其中，每一行表示一个4Bit权重单元，每个4Bit权重单元中表示不同权重比重的4个8T SRAM共用一条读字线RWL，但是不同行的读字线RWL相互独立，不同行之间表示相同权重比重的8T SRAM的读位线RBL连接在一起并均连接至电容C上。
公式（1）~（4）：
Figure 478507DEST_PATH_IMAGE001
（1）
Figure 222341DEST_PATH_IMAGE002
（2）
Figure 74061DEST_PATH_IMAGE003
（3）
Figure 725491DEST_PATH_IMAGE004
（4）
式（1）、（2）分别为晶体管工作在饱和区和线性区时的电流，其中系数K由晶体管的载流子迁移率和单位面积的栅氧化层电容大小决定，W、L分别是晶体管的沟道宽度和沟道长度，Vgs、Vds和Vth分别是晶体管的栅源电压、漏源电压和阈值电压，K是晶体管的沟道长度调制系数，由器件本身的特性决定，无论晶体管工作在饱和区还是线性区，其电流大小皆与沟道宽度成正比；式（3）表示电流与电荷量之间的关系，其中，ΔQ表示电流为I时Δt的时间范围内流入或流出某个节点的电荷量；式（4）表示大小为C的电容上ΔQ电荷量的变化会引起ΔV的电压变化。
将以上公式（1）~（4）的原理应用到8T SRAM单元中就是晶体管沟道宽度为2*W的权重读取晶体管对读位线RBL的放电速度是沟道宽度为W的权重读取晶体管对读位线RBL放电速度的2倍，其能够在相同的时间内产生2倍于沟道宽度为W的权重读取晶体管在读位线RBL上产生的电压变化，同理，沟道宽度为4*W和8*W的权重读取晶体管在相同时间内在读位线RBL上产生的电压变化是沟道宽度为W的权重读取晶体管在读位线上产生的电压变化的4倍和8倍，由此，在电路中完成了对多比特权重不同权重位的量化。此外，该电路还可以根据权重需求改变权重读取晶体管的沟道宽度以表示更多比特位的权重。
本发明一种基于8T SRAM的多比特权重量化电路的技术效果如下：
1）稳定性好，本发明多比特权重电路是基于8T SRAM存储单元电路进行设计的，所以避免了“读干扰”等破坏电路稳定性的问题。
2）高效率，本发明多比特权重电路能根据实际权重位宽的需求调整权重读取晶体管的沟道宽度，得到自己所需的多比特权重，相较于单比特权重，多比特权重在进行计算时具有更高效率。
3）面积优化，本发明多比特权重电路使用晶体管来量化多比特权重，相对于使用电容量化多比特权重的设计，优化了电路面积。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (3)

1.一种基于8T SRAM的多比特权重量化电路，其特征在于，包括矩阵式排列的8T SRAM，各行8T SRAM的读字线共线连接，各列8T SRAM的读位线共线连接，且各读位线均通过电容连接公共连接端VSS；各8T SRAM均包括6T-SRAM、晶体管N5和晶体管N6；所述6T-SRAM用于写权重和存储权重，晶体管N5的栅极与6T-SRAM中权重存储节点连接，晶体管N5的源极连接公共连接端VSS，晶体管N5的漏极连接晶体管N6源极，晶体管N6的栅极连接读字线，晶体管N6的漏极连接读位线；各个8T SRAM中晶体管N5和晶体管N6的沟道宽度相同，每行8T SRAM中各晶体管N5的沟道宽度不同，每列8T SRAM中各晶体管N5的沟道宽度相同；
所述矩阵式排列的8T SRAM共4列，各列8T SRAM中晶体管N5的沟道宽度分别为W、2*W、4*W和8*W；
通过每行8T SRAM中权重读取晶体管N5和N6的尺寸不同实现多比特权重的量化；
第一列，即第0比特位用沟道宽度为W的权重读取晶体管量化权重比重，第二列，即第1比特位用沟道宽度为2*W的权重读取晶体管量化权重比重，第三列，即第2比特位用沟道宽度为4*W的权重读取晶体管量化权重比重，第四列，第3比特位用沟道宽度为8*W的权重读取晶体管量化权重比重；第0比特位为最低位，第1比特位为次低位，第2比特位为次高位，第3比特位为最高位；
所述6T-SRAM包括晶体管N1、晶体管N2、晶体管N3、晶体管N4、晶体管P1和晶体管P2；晶体管P1的源极和晶体管P2的源极均与电源VDD连接，晶体管P1的栅极分别与晶体管N1的栅极、晶体管P2的漏极、晶体管N2的漏极和晶体管N4的源极连接，晶体管P2的栅极分别与晶体管N2的栅极、晶体管P1的漏极、晶体管N1的漏极和晶体管N3的源极连接，晶体管N1的源极和晶体管N2的源极均连接公共连接端VSS，晶体管N3的栅极和晶体管N4的栅极均连接字线，晶体管N3的漏极连接位线非，晶体管N4的漏极连接位线，晶体管P2的漏极与晶体管N2的漏极的连接处为所述权重存储节点；
8T SRAM有写权重和读权重两种机制；写权重操作：以写‘0’为例，先将位线BL预充电至低电位，位线非BLB预充电至高电位，待电位稳定后，使能字线WL，使晶体管N3和N4打开，节点Q就通过位线BL放电至低电位，实现了Q节点的写‘0’操作，而由于位线非BLB为高电平，所以节点QB被充电至高电位；读权重操作：读‘1’，先将读位线RBL预充电至高电位，因为节点Q存储的是数据‘1’，所以当读字线RWL开启的时候，读权重通路打开，读位线RBL通过读权重通路向电源地放电，以使读位线RBL在读‘1’前后有电位的变化；读‘0’时，仍需要先将读位线RBL预充电至高电平，因节点Q存储的是数据‘0’，所以晶体管N5不导通，读权重通路关断，读位线上没有电位的变化，通过测量读位线上电压的变化情况就可以知道存储的单比特权重信息；
公式(1)～(4)：
I＝1/2·K·W/L·(Vgs-Vth)2·(1+λVds) (1)
Figure FDF0000019845890000021
ΔQ＝I·Δt (3)
ΔV＝ΔQ/C (4)
式(1)、(2)分别为晶体管工作在饱和区和线性区时的电流，其中系数K由晶体管的载流子迁移率和单位面积的栅氧化层电容大小决定，W、L分别是晶体管的沟道宽度和沟道长度，Vgs、Vds和Vth分别是晶体管的栅源电压、漏源电压和阈值电压，K是晶体管的沟道长度调制系数，由器件本身的特性决定，无论晶体管工作在饱和区还是线性区，其电流大小皆与沟道宽度成正比；式(3)表示电流与电荷量之间的关系，其中，ΔQ表示电流为I时Δt的时间范围内流入或流出某个节点的电荷量；式(4)表示大小为C的电容上ΔQ电荷量的变化会引起ΔV的电压变化；
将以上公式(1)～(4)的原理应用到8T SRAM单元中就是晶体管沟道宽度为2*W的权重读取晶体管对读位线RBL的放电速度是沟道宽度为W的权重读取晶体管对读位线RBL放电速度的2倍，其能够在相同的时间内产生2倍于沟道宽度为W的权重读取晶体管在读位线RBL上产生的电压变化，同理，沟道宽度为4*W和8*W的权重读取晶体管在相同时间内在读位线RBL上产生的电压变化是沟道宽度为W的权重读取晶体管在读位线上产生的电压变化的4倍和8倍，由此，在电路中完成了对多比特权重不同权重位的量化；此外，还根据权重需求改变权重读取晶体管的沟道宽度以表示更多比特位的权重。
2.根据权利要求1所述的基于8T SRAM的多比特权重量化电路，其特征在于，所述晶体管N1、所述晶体管N2、所述晶体管N3和所述晶体管N4均为NMOS晶体管。
3.根据权利要求1所述的基于8T SRAM的多比特权重量化电路，其特征在于，所述晶体管P1和所述晶体管P2均为PMOS晶体管。
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