CN111429956A - 一种多模式可计算的sram单元电路及其控制方法 - Google Patents

一种多模式可计算的sram单元电路及其控制方法 Download PDF

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Abstract

本发明公开了一种多模式可计算的SRAM单元电路及其控制方法。包括两个结构相同的逻辑子电路，包括由反向串联的MOSFET晶体管构成的两个反向器、两个存取管及两组计算和读取单元；两个反向器的MOSFET晶体管间引出连接到两个逻辑存储单元中节点；存取管的源极分别连接到接位B，存取管的漏极接到逻辑存储单元中节点，存取管的栅极接第三字线；两组计算和读取单元对称布置并接多条位线和字线。本发明实现了多模式的存储器内运算，在不使用大量外部计算电路的情况下，能够方便实现存储器内的加法等算术运算，较大的节省了芯片的面积，且计算并行执行，没有带宽的限制，提高了运算速度。

Description

一种多模式可计算的SRAM单元电路及其控制方法
技术领域
本发明属于集成电路设计开发领域的一种可逻辑计算的电路及其控制方法，更具体说涉及了一种可以实现多模式计算功能的能进行存储的SRAM单元电路及其控制方法。
背景技术
传统的计算机都是采用冯诺依曼的体系架构，存储器和CPU是独立的两个设备，CPU需要从存储器中获取数据进行计算，然后再存入存储器，两者不均衡的发展速度将会导致存储器的存取速度严重滞后于CPU的计算速度，从而限制CPU的速度。于是学界提出了一种存储器内直接进行计算的概念，SRAM作为一种快速存储器，能够利用存储单元之间位线的操作实现“或非”逻辑运算功能，但传统的CMOS 6T或者8T SRAM结构只能实现存储单元之间单一模式的逻辑运算，更复杂的计算需要依靠大量外部计算电路，需要占用比较大的面积，运算速度也会受到限制。
发明内容
本发明的目的是克服现有SRAM计算单元电路中技术的不足，提供一种结构合理，读/写稳定，具有多种模式的，可以进行多位并行逻辑运算的SRAM单元电路及控制方法。
本发明所采用的技术方案是：
本发明中是由MOSFET晶体管构成的两个反相器交叉耦合所组成的逻辑值存储基本元件，所述逻辑值存储基本元件包含两个反向器。
包括两个结构相同的逻辑子电路，每个逻辑子电路包括由两个反向串联的P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M2构成的一个反向器、由两个反向串联的P沟道MOSFET晶体管M3和N沟道MOSFET晶体管M4构成的一个反向器、两个存取管M5和M6以及两组计算和读取单元。
每个反向器中，两个MOSFET晶体管的漏极相连接形成串联，串联后的两端源极分别连接到工作电压VDD和地，且两个反向器的MOSFET晶体管间引出分别连接到第一逻辑存储单元中节点Q和第二逻辑存储单元中节点QB。
存取管M5和M6的源极分别连接到第一接位线BL、第二接位线BLB，存取管M5和M6的漏极分别连接到第一逻辑存储单元中节点Q、第二逻辑存储单元中节点QB，存取管M5和M6的栅极均接第三字线WL1；
两组计算和读取单元对称布置，三个N沟道MOSFET晶体管M7、M8和M9构成第一组计算和读取单元，三个N沟道MOSFET晶体管M7、M8和M9的漏极连接在一起，三个N沟道MOSFET晶体管M7、M8和M9源极分别连接到第一位线RBLB1、第二位线RBL1、第三位线CBL1；三个N沟道MOSFET晶体管M10、M11和M12构成第二组计算和读取单元，三个N沟道MOSFET晶体管M10、M11和M12的漏极连接在一起，三个N沟道MOSFET晶体管M10、M11和M12源极分别连接到第四位线RBLB2、第五位线RBL2、第六位线CBL2；N沟道MOSFET晶体管M7和N沟道MOSFET晶体管M11的栅极连接到第二逻辑存储单元中节点QB，N沟道MOSFET晶体管M8和N沟道MOSFET晶体管M10的栅极连接到第一逻辑存储单元中节点Q；N沟道MOSFET晶体管M9的栅极接第一字线RWL1，N沟道MOSFET晶体管M12的栅极接第二字线RWL2。
所述六个N沟道MOSFET晶体管M7、M8、M9、M10、M11和M12构成用于计算和读取的MOSFET晶体管。
所述的两个P沟道MOSFET晶体管M1和M3的源极接工作电压VDD，两个N沟道MOSFET晶体管M2和M4的源极接地，P沟道MOSFET晶体管M1的漏极和N沟道MOSFET晶体管M2的漏极均相连于第一逻辑存储单元中节点Q，P沟道MOSFET晶体管M3的漏极和N沟道MOSFET晶体管M4的漏极均相连于第二逻辑存储单元中节点QB。
每个存取管均由N沟道MOSFET晶体管构成。
所述的第一位线RBLB1、第二位线RBL1分别连接到外部的充电电路，充电电路的输出为高电平VDD(电源电压)。
每个所述逻辑子电路存储一个数据，数据为二进制“0”或者“1”。
所述的两个逻辑子电路的第一位线RBLB1、第二位线RBL1、第三位线CBL1、第四位线RBLB2、第五位线RBL2、第六位线CBL2、第一接位线BL、第二接位线BLB分别共享连接；逻辑子电路B中的存取管M5和M6的栅极接自身逻辑子电路B的第三字线WL1-B，N沟道MOSFET晶体管M9的栅极接自身逻辑子电路B的第一字线RWL1-B，N沟道MOSFET晶体管M12的栅极接自身逻辑子电路B的字线RWL2-B；逻辑子电路C中的存取管M5和M6的栅极接自身逻辑子电路C的第三字线WL1-C，N沟道MOSFET晶体管M9的栅极接自身逻辑子电路C的第一字线RWL1-C，N沟道MOSFET晶体管M12的栅极接自身逻辑子电路C的字线RWL2-C。
本发明的电路包括三种模式，分别为存储器模式、寄存器模式和立即数模式：
(A)存储器模式
针对单独一个逻辑子电路，将第二位线RBL1、第一位线RBLB1均预充电到高电平VDD，第三位线CBL1接地，选择存储器模式，存储器模式下完成数据的存储和读取具体为：
第一逻辑存储单元中节点Q的电压为0，第二逻辑存储单元中节点QB的电压为高电平VDD，N沟道MOSFET晶体管M7导通，N沟道MOSFET晶体管M8关闭，第三字线RWL1设置为高电平VDD，N沟道MOSFET晶体管M9导通，使得逻辑子电路存储的数据为“0”；
将第一位线RBLB1上的电压通过N沟道MOSFET晶体管M7和N沟道MOSFET晶体管M9放电为0，第二位线RBL1上的电压保持为预充电的高电平VDD电源电压，最后在第一位线RBLB1上读取到逻辑子电路存储的数据；
(B)寄存器模式
寄存器模式下具有至少两个并联的逻辑子电路：
将第二位线RBL1、第三位线CBL1预充电到高电平VDD，第一位线RBLB1接地，选择寄存器模式的“与”和“同或”操作，同时设置两个逻辑子电路的第一字线RWL1的电压为高电平VDD，在第三位线CBL1上得到两个逻辑子电路进行“与”操作后的值，在第二位线RBL1上得到两个逻辑子电路进行“同或”操作后的值；
将第二位线RBL1、第三位线CBL1预充电到高电平VDD，第二位线RBLB1接地，选择寄存器模式的“或非”和“同或”操作，同时设置两个逻辑子电路的第一字线RWL1的电压为高电平VDD，在第三位线CBL1上得到两个逻辑子电路进行“或非”操作后的值，在第二位线RBL1上得到两个逻辑子电路进行“同或”操作后的值；
(C)立即数模式
针对单独一个逻辑子电路，从第二位线RBL1输入立即数的值，立即数的值以电压方式输入，第一位线RBLB1接地，第三位线CBL1浮空，选择立即数模式的“与”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“与”操作后的值；
针对单独一个逻辑子电路，从第一位线RBLB1输入立即数的值，立即数的值以电压方式输入，第二位线RBL1接高电平VDD，第三位线CBL1浮空，选择立即数模式的“或”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“或”操作后的值；
针对单独一个逻辑子电路，从第二位线RBL1输入立即数的值，从第一位线RBLB1输入立即数取反的值，立即数的值以电压方式输入，第一位线RBLB1接地，第三位线CBL1浮空，选择立即数模式的“同或”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“同或”操作后的值。
各个所述逻辑子电路是读写分开的，在三种模式下均能进行写操作，第一接位线BL和第二接位线BLB输入写入的数据：
当写入数据“0”时，第一接位线BL电压为0，第三字线WL1为高电平VDD，N沟道MOSFET晶体管晶体管M2和P沟道MOSFET晶体管M3导通，P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M4关闭，第一逻辑存储单元中节点Q放电为0，第二逻辑存储单元中节点QB被上拉为VDD，最后第一逻辑存储单元中节点Q的电压为写入的数据，即为数据“0”。
当写入数据“1”时，第二位线RBL1电压为0，第三字线WL1为高电平VDD，N沟道MOSFET晶体管晶体管M2和P沟道MOSFET晶体管M3关闭，P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M4导通，第二逻辑存储单元中节点QB放电为0，第一逻辑存储单元中节点Q被上拉为VDD，最后第二逻辑存储单元中节点QB的电压为写入的数据，即为数据“1”。
所述的两个逻辑子电路的第一位线RBLB1、第二位线RBL1、第三位线CBL1、第四位线RBLB2、第五位线RBL2、第六位线CBL2、第一接位线BL、第二接位线BLB分别共享连接；逻辑子电路B中的存取管M5和M6的栅极接自身逻辑子电路B的第三字线WL1-B，N沟道MOSFET晶体管M9的栅极接自身逻辑子电路B的第一字线RWL1-B，N沟道MOSFET晶体管M12的栅极接自身逻辑子电路B的字线RWL2-B；逻辑子电路C中的存取管M5和M6的栅极接自身逻辑子电路C的第三字线WL1-C，N沟道MOSFET晶体管M9的栅极接自身逻辑子电路C的第一字线RWL1-C，N沟道MOSFET晶体管M12的栅极接自身逻辑子电路C的字线RWL2-C。
本发明的SRAM单元电路为对称结构，上述操作在位线第四位线RBLB2、第五位线RBL2、第六位线CBL2上均可同理实现，并且上方和下方两组位线同时在不同的模式下运行，为更复杂的算术运算如加法等操作的快速实现提供了可能性。
本发明的有益效果是：
本发明电路通过两个反向器交叉耦合所组成的逻辑值存储基本元件、由N沟道MOSFET晶体管构成的存取管以及两组用于计算和读取的晶体管组建的多模式可计算的SRAM单元电路，利用位线操作实现了存储单元之间的逻辑运算，同时巧妙的利用了存储节点Q、QB与用于计算和读取的三个晶体管构成了传统的传输管逻辑，能够实现立即数，也就是外部输入和内部存储单元之间的逻辑运算，提供了多模式且并行的运算功能。
本发明不仅实现了多模式的存储器内运算，而且在不使用大量外部计算电路的情况下，通过多次使用寄存器运算和立即数运算能够实现存储器内的加法等算术运算，较大的节省了芯片的面积，并且所有的计算都是并行执行，没有带宽的限制，能够很好的提高运算速度。
附图说明
图1为本发明多模式可计算的SRAM单元电路框图；
图2为本发明电路寄存器模式下驱动电压配置框图；
图3为本发明电路立即数模式下驱动电压配置框图；
图4(a)为本发明电路在寄存器模式下“与”操作的仿真图；
图4(b)为本发明电路在寄存器模式下“与”操作的仿真图；
图4(c)为本发明电路在寄存器模式下“与”操作的仿真图；
图5(a)为本发明电路在寄存器模式下“或非”操作的仿真图；
图5(b)为本发明电路在寄存器模式下“或非”操作的仿真图；
图5(c)为本发明电路在寄存器模式下“或非”操作的仿真图；
图6(a)为本发明电路在寄存器模式下“同或”操作的仿真图；
图6(b)为本发明电路在寄存器模式下“同或”操作的仿真图；
图6(c)为本发明电路在寄存器模式下“同或”操作的仿真图；
图7(a)为本发明电路在立即数模式下“与”操作的仿真图；
图7(b)为本发明电路在立即数模式下“与”操作的仿真图；
图7(c)为本发明电路在立即数模式下“与”操作的仿真图；
图8(a)为本发明电路在立即数模式下“或”操作的仿真图；
图8(b)为本发明电路在立即数模式下“或”操作的仿真图；
图8(c)为本发明电路在立即数模式下“或”操作的仿真图；
图9(a)为本发明电路在立即数模式下“同或”操作的仿真图；
图9(b)为本发明电路在立即数模式下“同或”操作的仿真图；
图9(c)为本发明电路在立即数模式下“同或”操作的仿真图。
图中：第一位线RBLB1、第二位线RBL1、第三位线CBL1；第四位线RBLB2、第五位线RBL2、第六位线CBL2；第一字线RWL1、第二字线RWL2、第三字线WL1；第一接位线BL、第二接位线BLB；第二逻辑存储单元中节点QB、第一逻辑存储单元中节点Q；存取管M5和M6；P沟道MOSFET晶体管M1和M3；N沟道MOSFET晶体管M2、M4、M7、M8、M9、M10、M11和M12。
具体实施方式
下面结合实施例对本发明做进一步描述。下述实施例的说明只是用于帮助理解本发明。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
如图1所示，具体实施的逻辑子电路包括由两个反向串联的P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M2构成的一个反向器、由两个反向串联的P沟道MOSFET晶体管M3和N沟道MOSFET晶体管M4构成的一个反向器、两个存取管M5和M6以及两组计算和读取单元；每个存取管均由N沟道MOSFET晶体管构成。
每个反向器中，两个MOSFET晶体管的漏极相连接形成串联，串联后的两端源极分别连接到工作电压VDD和地，且两个反向器的MOSFET晶体管间引出分别连接到第一逻辑存储单元中节点Q和第二逻辑存储单元中节点QB；两个P沟道MOSFET晶体管M1和M3的源极接工作电压VDD，两个N沟道MOSFET晶体管M2和M4的源极接地，P沟道MOSFET晶体管M1的漏极和N沟道MOSFET晶体管M2的漏极均相连于第一逻辑存储单元中节点Q，P沟道MOSFET晶体管M3的漏极和N沟道MOSFET晶体管M4的漏极均相连于第二逻辑存储单元中节点QB。存取管M5和M6的源极分别连接到第一接位线BL、第二接位线BLB，存取管M5和M6的漏极分别连接到第一逻辑存储单元中节点Q、第二逻辑存储单元中节点QB，存取管M5和M6的栅极均接第三字线WL1。
两组计算和读取单元对称布置，采用MOSFET晶体管组建多模式可计算的实现计算和读取单元；三个N沟道MOSFET晶体管M7、M8和M9构成第一组计算和读取单元，三个N沟道MOSFET晶体管M7、M8和M9的漏极连接在一起，三个N沟道MOSFET晶体管M7、M8和M9源极分别连接到第一位线RBLB1、第二位线RBL1、第三位线CBL1；三个N沟道MOSFET晶体管M10、M11和M12构成第二组计算和读取单元，三个N沟道MOSFET晶体管M10、M11和M12的漏极连接在一起，三个N沟道MOSFET晶体管M10、M11和M12源极分别连接到第四位线RBLB2、第五位线RBL2、第六位线CBL2；两组对称结构布置；N沟道MOSFET晶体管M7和N沟道MOSFET晶体管M11的栅极连接到第二逻辑存储单元中节点QB，N沟道MOSFET晶体管M8和N沟道MOSFET晶体管M10的栅极连接到第一逻辑存储单元中节点Q；N沟道MOSFET晶体管M9的栅极接第一字线RWL1，N沟道MOSFET晶体管M12的栅极接第二字线RWL2。
如图1所示，多模式可计算的SRAM单元一共由十二个晶体管构成，有很强的对称性，中间的单元就是传统的6T SRAM存储单元，外部的六个晶体管设计灵感来源于传输管和互补传输管逻辑电路，计算和读取功能就是由这六个晶体管实现，两组对称的晶体管拥有独立的字线，可以实现相同的运算，并且可以同时实现不同模式的逻辑运算。
第一位线RBLB1、第二位线RBL1分别连接到外部的充电电路，充电电路的输出为高电平VDD(电源电压)。
本发明具体实施的工作过程如下：
具体实施的逻辑电路包括三种模式，分别为存储器模式、寄存器模式和立即数模式。
在存储器模式和立即数模式下，仅针对一个逻辑子电路。
在寄存器模式下，针对两个逻辑子电路。两个逻辑子电路的第一位线RBLB1、第二位线RBL1、第三位线CBL1、第四位线RBLB2、第五位线RBL2、第六位线CBL2、第一接位线BL、第二接位线BLB分别共享连接；逻辑子电路B中的存取管M5和M6的栅极接自身逻辑子电路B的第三字线WL1-B，N沟道MOSFET晶体管M9的栅极接自身逻辑子电路B的第一字线RWL1-B，N沟道MOSFET晶体管M12的栅极接自身逻辑子电路B的字线RWL2-B；逻辑子电路C中的存取管M5和M6的栅极接自身逻辑子电路C的第三字线WL1-C，N沟道MOSFET晶体管M9的栅极接自身逻辑子电路C的第一字线RWL1-C，N沟道MOSFET晶体管M12的栅极接自身逻辑子电路C的字线RWL2-C。
(A)存储器模式
针对单独一个逻辑子电路，将第二位线RBL1、第一位线RBLB1均预充电到高电平VDD，第三位线CBL1接地，选择存储器模式，存储器模式下完成数据的存储和读取具体为：
第一逻辑存储单元中节点Q的电压为0，第二逻辑存储单元中节点QB的电压为高电平VDD，N沟道MOSFET晶体管M7导通，N沟道MOSFET晶体管M8关闭，第三字线RWL1设置为高电平VDD，N沟道MOSFET晶体管M9导通，使得逻辑子电路存储的数据为“0”；
将第一位线RBLB1上的电压通过N沟道MOSFET晶体管M7和N沟道MOSFET晶体管M9放电为0，第二位线RBL1上的电压保持为预充电的高电平VDD电源电压，最后在第一位线RBLB1上读取到逻辑子电路存储的数据，即为“0”；
同理针对第四位线RBLB2、第五位线RBL2、第六位线CBL2一端也是如此。同理针对逻辑子电路存储的数据为“1”的情况则反之。
(B)寄存器模式
寄存器模式是两个逻辑子电路之间存储的值进行逻辑运算，寄存器模式下具有至少两个并联的逻辑子电路：
将第二位线RBL1、第三位线CBL1预充电到高电平VDD，第一位线RBLB1接地，选择寄存器模式的“与”和“同或”操作，同时设置两个逻辑子电路的第一字线RWL1的电压为高电平VDD，在第三位线CBL1上得到两个逻辑子电路进行“与”操作后的值，在第二位线RBL1上得到两个逻辑子电路进行“同或”操作后的值；
将第二位线RBL1、第三位线CBL1预充电到高电平VDD，第二位线RBLB1接地，选择寄存器模式的“或非”和“同或”操作，同时设置两个逻辑子电路的第一字线RWL1的电压为高电平VDD，在第三位线CBL1上得到两个逻辑子电路进行“或非”操作后的值，在第二位线RBL1上得到两个逻辑子电路进行“同或”操作后的值；
具体地，两个逻辑子电路分别为逻辑子电路B和逻辑子电路C，例如“与”操作和“同或”操作：当逻辑子电路B和C分别存储了数据“0”和“1”时，单元B中的节点Q电压为0，节点QB电压为VDD，此时晶体管M8关闭，M7导通；单元C中的节点Q电压为VDD，节点QB电压为0，此时晶体管M8导通，M7关闭。同时设置字线RWL1-B和RWL1-C的电压为VDD，使单元B和C中的晶体管M9导通，则位线CBL1上的电压通过单元B中的M9和M7放电为0，这样就得到“0”和“1”相“与”的结果为“0”，位线RBL1上的电压通过单元C中的M9和M8、单元B中的M9和M7放电为0，这样就得到“0”和“1”相“同或”的结果为“0”。
同理针对第四位线RBLB2、第五位线RBL2、第六位线CBL2一端也是如此。
如图2所示，电路为两个SRAM存储单元B和C，在寄存器模式下，首先同时激活RWL1-B和RWL1-C两根字线，选中B、C两个单元，当在CBL1和RBL1上设置预充电电压，RBLB1上接地，就能在CBL位线上实现“与”操作，同时在RBL1上还能实现“同或”操作；作为对称的一组位线上也能完成寄存器逻辑运算，同时激活RWL1-B和RWL1-C两根字线，当在CBL2和RBLB2上设置预充电电压，RBL2上接地，就能在CBL2上实现“或非”操作，同时在RBL2上还能实现“同或”操作。
(C)立即数模式
立即数模式是外界输入立即数的值与逻辑子电路内存储的值进行逻辑运算。
针对单独一个逻辑子电路，从第二位线RBL1输入立即数的值，立即数的值以电压方式输入，第一位线RBLB1接地，第三位线CBL1浮空，选择立即数模式的“与”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“与”操作后的值；
以逻辑子电路B为例：当立即数A的值为“0”，逻辑子电路B存储的值为“1”，则RBL1上的电压为0，节点Q电压为VDD，节点QB电压为0，此时晶体管M7关闭，晶体管M8导通，位线CBL1就可以通过晶体管M8和M9得到RBL1的电压0，代表的逻辑值为“0”，也就是“1”和“0”相“与”的结果为“0”。
针对单独一个逻辑子电路，从第一位线RBLB1输入立即数的值，立即数的值以电压方式输入，第二位线RBL1接高电平VDD，第三位线CBL1浮空，选择立即数模式的“或”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“或”操作后的值；
针对单独一个逻辑子电路，从第二位线RBL1输入立即数的值，从第一位线RBLB1输入立即数取反的值，立即数的值以电压方式输入，第一位线RBLB1接地，第三位线CBL1浮空，选择立即数模式的“同或”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“同或”操作后的值；
同理针对第四位线RBLB2、第五位线RBL2、第六位线CBL2一端也是如此。
如图3所示，电路为两个SRAM存储单元B和C，在立即数模式下，激活字线RWL1-B，选中B单元，在RBL1上输入立即数电压A，在RBLB上接地，同时利用单元B的输出B和B’与晶体管M7和M8的栅极连接，这样就成为了标准传输管逻辑，在CBL1上实现“与”操作，在RBL1上输入电压VDD，在RBLB1上输入立即数电压A，就能在CBL1实现“或”操作；作为对称的一组位线上也能完成立即数逻辑运算，激活字线RWL2-B，选中B单元，在RBL2上输入立即数电压A，在RBLB2上输入立即数的反向电压A’，就能在CBL2上实现“同或”操作，在RBL2上输入立即数反向电压A’，在RBLB2上输入立即数的电压A，就能在CBL2上实现“异或”操作。
具体实施中，各个逻辑子电路是读写分开的，在三种模式下均能进行写操作，第一接位线BL和第二接位线BLB输入写入的数据：
当写入数据“0”时，第一接位线BL电压为0，第三字线WL1为高电平VDD，N沟道MOSFET晶体管晶体管M2和P沟道MOSFET晶体管M3导通，P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M4关闭，第一逻辑存储单元中节点Q放电为0，第二逻辑存储单元中节点QB被上拉为VDD，最后第一逻辑存储单元中节点Q的电压为写入的数据，即为数据“0”。
当写入数据“1”时，第二位线RBL1电压为0，第三字线WL1为高电平VDD，N沟道MOSFET晶体管晶体管M2和P沟道MOSFET晶体管M3关闭，P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M4导通，第二逻辑存储单元中节点QB放电为0，第一逻辑存储单元中节点Q被上拉为VDD，最后第二逻辑存储单元中节点QB的电压为写入的数据，即为数据“1”。
同理针对第四位线RBLB2、第五位线RBL2、第六位线CBL2一端也是如此。
如图4(a)～图4(c)所示，为寄存器模式下的“与”操作的功能仿真图，器件模型选择的是SMIC公司的0.18um工艺模型，为了查看随机扰动对电路的影响，进行了300次蒙特卡洛模拟。图4(a)中两个逻辑子电路存储值为“1”和“0”或者“0”和“1”，图4(b)中存储值为“1”和“1”，图4(c)中存储值为“0”和“0”，通过仿真可以看到，在四种情况下，都可以在第三位线CBL1上得到正确的“与”操作结果，而且有不错的抗干扰能力。
如图5(a)～图5(c)所示，为寄存器模式下的“或非”操作的功能仿真图，器件模型选择的是SMIC公司的0.18um工艺模型，为了查看随机扰动对电路的影响，进行了300次蒙特卡洛模拟。图5(a)中两个逻辑子电路存储值为“1”和“0”或者“0”和“1”，图5(b)中存储值为“1”和“1”，图5(c)中存储值为“0”和“0”，通过仿真可以看到，在四种情况下，都可以在第三位线CBL1上得到正确的“或非”操作结果，而且有不错的抗干扰能力。
如图6(a)～图6(c)所示，为寄存器模式下的“同或”操作的功能仿真图，器件模型选择的是SMIC公司的0.18um工艺模型，为了查看随机扰动对电路的影响，进行了300次蒙特卡洛模拟。图6(a)中两个逻辑子电路存储值为“1”和“0”或者“0”和“1”，图6(b)中存储值为“1”和“1”，图6(c)中存储值为“0”和“0”，通过仿真可以看到，在四种情况下，都可以在第二位线RBL1上得到正确的“同或”操作结果，而且有不错的抗干扰能力。
如图7(a)～图7(c)所示，为立即数模式下的“与”操作的功能仿真图，器件模型选择的是SMIC公司的0.18um工艺模型，为了查看随机扰动对电路的影响，进行了300次蒙特卡洛模拟。图7(a)中立即数的值和逻辑子电路存储值为“1”和“0”或者“0”和“1”，图7(b)中两者的值为“1”和“1”，图7(c)中两者的值为“0”和“0”，通过仿真可以看到，在四种情况下，都可以在第三位线CBL1上得到正确的“与”操作结果，而且有不错的抗干扰能力。
如图8(a)～图8(c)所示，为立即数模式下的“或”操作的功能仿真图，器件模型选择的是SMIC公司的0.18um工艺模型，为了查看随机扰动对电路的影响，进行了300次蒙特卡洛模拟。图8(a)中立即数的值和逻辑子电路存储值为“1”和“0”或者“0”和“1”，图8(b)中两者的值为“1”和“1”，图8(c)中两者的值为“0”和“0”，通过仿真可以看到，在四种情况下，都可以在第三位线CBL1上得到正确的“或”操作结果，而且有不错的抗干扰能力。
如图9(a)～图9(c)所示，为立即数模式下的“同或”操作的功能仿真图，器件模型选择的是SMIC公司的0.18um工艺模型，为了查看随机扰动对电路的影响，进行了300次蒙特卡洛模拟。图9(a)中立即数的值和逻辑子电路存储值为“1”和“0”或者“0”和“1”，图9(b)中两者的值为“1”和“1”，图9(c)中两者的值为“0”和“0”，通过仿真可以看到，在四种情况下，都可以在第三位线CBL1上得到正确的“同或”操作结果，而且有不错的抗干扰能力。

Claims (8)

1.一种多模式可计算的SRAM单元电路，其特征在于：包括两个结构相同的逻辑子电路，每个逻辑子电路包括由两个反向串联的P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M2构成的一个反向器、由两个反向串联的P沟道MOSFET晶体管M3和N沟道MOSFET晶体管M4构成的一个反向器、两个存取管M5和M6以及两组计算和读取单元；每个反向器中，两个MOSFET晶体管的漏极相连接形成串联，串联后的两端源极分别连接到工作电压VDD和地，且两个反向器的MOSFET晶体管间引出分别连接到第一逻辑存储单元中节点Q和第二逻辑存储单元中节点QB；存取管M5和M6的源极分别连接到第一接位线BL、第二接位线BLB，存取管M5和M6的漏极分别连接到第一逻辑存储单元中节点Q、第二逻辑存储单元中节点QB，存取管M5和M6的栅极均接第三字线WL1；两组计算和读取单元对称布置，三个N沟道MOSFET晶体管M7、M8和M9构成第一组计算和读取单元，三个N沟道MOSFET晶体管M7、M8和M9的漏极连接在一起，三个N沟道MOSFET晶体管M7、M8和M9源极分别连接到第一位线RBLB1、第二位线RBL1、第三位线CBL1；三个N沟道MOSFET晶体管M10、M11和M12构成第二组计算和读取单元，三个N沟道MOSFET晶体管M10、M11和M12的漏极连接在一起，三个N沟道MOSFET晶体管M10、M11和M12源极分别连接到第四位线RBLB2、第五位线RBL2、第六位线CBL2；N沟道MOSFET晶体管M7和N沟道MOSFET晶体管M11的栅极连接到第二逻辑存储单元中节点QB，N沟道MOSFET晶体管M8和N沟道MOSFET晶体管M10的栅极连接到第一逻辑存储单元中节点Q；N沟道MOSFET晶体管M9的栅极接第一字线RWL1，N沟道MOSFET晶体管M12的栅极接第二字线RWL2。
2.根据权利要求1所述的一种多模式可计算的SRAM单元电路，其特征在于：所述的两个P沟道MOSFET晶体管M1和M3的源极接工作电压VDD，两个N沟道MOSFET晶体管M2和M4的源极接地，P沟道MOSFET晶体管M1的漏极和N沟道MOSFET晶体管M2的漏极均相连于第一逻辑存储单元中节点Q，P沟道MOSFET晶体管M3的漏极和N沟道MOSFET晶体管M4的漏极均相连于第二逻辑存储单元中节点QB。
3.根据权利要求1所述的一种多模式可计算的SRAM单元电路，其特征在于：每个存取管均由N沟道MOSFET晶体管构成。
4.根据权利要求1所述的一种多模式可计算的SRAM单元电路，其特征在于：所述的第一位线RBLB1、第二位线RBL1分别连接到外部的充电电路，充电电路的输出为高电平VDD。
5.根据权利要求1所述的一种多模式可计算的SRAM单元电路，其特征在于：每个所述逻辑子电路存储一个数据，数据为二进制“0”或者“1”。
6.应用于权利要求1所述的多模式可计算的SRAM单元电路的一种控制方法，其特征在于：包括三种模式，分别为存储器模式、寄存器模式和立即数模式：
(A)存储器模式
针对单独一个逻辑子电路，将第二位线RBL1、第一位线RBLB1均预充电到高电平VDD，第三位线CBL1接地，选择存储器模式，存储器模式下完成数据的存储和读取具体为：
第一逻辑存储单元中节点Q的电压为0，第二逻辑存储单元中节点QB的电压为高电平VDD，N沟道MOSFET晶体管M7导通，N沟道MOSFET晶体管M8关闭，第三字线RWL1设置为高电平VDD，N沟道MOSFET晶体管M9导通，使得逻辑子电路存储的数据为“0”；
将第一位线RBLB1上的电压通过N沟道MOSFET晶体管M7和N沟道MOSFET晶体管M9放电为0，第二位线RBL1上的电压保持为预充电的高电平VDD，最后在第一位线RBLB1上读取到逻辑子电路存储的数据；
(B)寄存器模式
寄存器模式下具有至少两个并联的逻辑子电路：
将第二位线RBL1、第三位线CBL1预充电到高电平VDD，第一位线RBLB1接地，选择寄存器模式的“与”和“同或”操作，同时设置两个逻辑子电路的第一字线RWL1的电压为高电平VDD，在第三位线CBL1上得到两个逻辑子电路进行“与”操作后的值，在第二位线RBL1上得到两个逻辑子电路进行“同或”操作后的值；
将第二位线RBL1、第三位线CBL1预充电到高电平VDD，第二位线RBLB1接地，选择寄存器模式的“或非”和“同或”操作，同时设置两个逻辑子电路的第一字线RWL1的电压为高电平VDD，在第三位线CBL1上得到两个逻辑子电路进行“或非”操作后的值，在第二位线RBL1上得到两个逻辑子电路进行“同或”操作后的值；
(C)立即数模式
针对单独一个逻辑子电路，从第二位线RBL1输入立即数的值，立即数的值以电压方式输入，第一位线RBLB1接地，第三位线CBL1浮空，选择立即数模式的“与”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“与”操作后的值；
针对单独一个逻辑子电路，从第一位线RBLB1输入立即数的值，立即数的值以电压方式输入，第二位线RBL1接高电平VDD，第三位线CBL1浮空，选择立即数模式的“或”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“或”操作后的值；
针对单独一个逻辑子电路，从第二位线RBL1输入立即数的值，从第一位线RBLB1输入立即数取反的值，立即数的值以电压方式输入，第一位线RBLB1接地，第三位线CBL1浮空，选择立即数模式的“同或”操作，设置和立即数计算的逻辑子电路的第一字线RWL1为高电平VDD，N沟道MOSFET晶体管M9导通，在逻辑子电路的第三位线CBL1上读取到立即数的值和逻辑子电路存储的值进行“同或”操作后的值。
7.根据权利要求6所述的一种多模式可计算的SRAM单元电路的控制方法，其特征在于：各个所述逻辑子电路是读写分开的，在三种模式下均能进行写操作，第一接位线BL和第二接位线BLB输入写入的数据：
当写入数据“0”时，第一接位线BL电压为0，第三字线WL1为高电平VDD，N沟道MOSFET晶体管晶体管M2和P沟道MOSFET晶体管M3导通，P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M4关闭，第一逻辑存储单元中节点Q放电为0，第二逻辑存储单元中节点QB被上拉为VDD，最后第一逻辑存储单元中节点Q的电压为写入的数据，即为数据“0”。
当写入数据“1”时，第二位线RBL1电压为0，第三字线WL1为高电平VDD，N沟道MOSFET晶体管晶体管M2和P沟道MOSFET晶体管M3关闭，P沟道MOSFET晶体管M1和N沟道MOSFET晶体管M4导通，第二逻辑存储单元中节点QB放电为0，第一逻辑存储单元中节点Q被上拉为VDD，最后第二逻辑存储单元中节点QB的电压为写入的数据，即为数据“1”。
8.根据权利要求6所述的一种多模式可计算的SRAM单元电路的控制方法，其特征在于：所述的两个逻辑子电路的第一位线RBLB1、第二位线RBL1、第三位线CBL1、第四位线RBLB2、第五位线RBL2、第六位线CBL2、第一接位线BL、第二接位线BLB分别共享连接；逻辑子电路B中的存取管M5和M6的栅极接自身逻辑子电路B的第三字线WL1-B，N沟道MOSFET晶体管M9的栅极接自身逻辑子电路B的第一字线RWL1-B，N沟道MOSFET晶体管M12 的栅极接自身逻辑子电路B的字线RWL2-B；逻辑子电路C中的存取管M5和M6的栅极接自身逻辑子电路C的第三字线WL1-C，N沟道MOSFET晶体管M9的栅极接自身逻辑子电路C的第一字线RWL1-C，N沟道MOSFET晶体管M12的栅极接自身逻辑子电路C的字线RWL2-C。
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