CN117219140A - 基于8t-sram和电流镜的存内计算电路 - Google Patents

Abstract

本发明涉及集成电路技术领域，更具体的，涉及基于8T‑SRAM和电流镜的存内计算电路。本发明包括存储部、存内计算部、传输控制部、电流镜部、反相器部、关断控制部。本发明一方面将1bit权重存储在8T‑SRAM单元内，另一方面将5bit带符号数分为1bit符号位和4bit无符号数两部分、并分别输入到8T‑SRAM单元、传输控制部，从而在近存内计算的方式下实现5bit带符号数与1bit权重相乘及同或累加。本发明没有引入电容等非线性器件，可以保证计算结果精度，避免单元面积变大。本发明采用电流镜复制参考电流源Iref，使存内计算部充放电速度相等，可以极大程度减少充放电非线性，保证计算结果的准确性。

Description

基于8T-SRAM和电流镜的存内计算电路

技术领域

本发明涉及集成电路技术领域，更具体的，涉及基于8T-SRAM和电流镜的存内计算电路。

背景技术

深度学习推动了广泛的人工智能（AI）应用，从图像分类到语音识别。人工智能边缘设备依赖高精度的本地计算进行推理操作，并依赖云计算进行训练。将其部署到边缘终端设备有如下问题，首先，大多数涉及在云端静态训练模型的应用，如果不适应用户依赖的个人数据和操作情况，就无法实现高精确度。第二，许多用户不愿意将个人数据发送到云端重新训练模型。第三，许多远程应用缺乏对云的访问，无法针对现场遇到的新情况实时进行重新训练。在这些条件下，在AI边缘设备上的学习（或芯片上的训练）是一种可取的方法。

但是部署到边缘设备资源有限要求网络轻量化，目前流行的大型神经网络很难部署到边缘设备中，因此轻量化网络应运而生。神经网络二值化能够最大程度地降低模型的存储占用和模型的计算量，将神经网络中原本32位浮点数参数量化至1位定点数，降低了模型部署的存储资源消耗，同时极大加速了神经网络的推断过程。

在二值神经网络中，卷积运算只是‘+1’和‘-1’的乘累加操作，因此衍生出了采用同或（XNOR）运算替代传统卷积操作的新方法。前人提出的基于SRAM实现同或计算电路结构存在如下不足：

1、现有实现同或计算电路结构中，其Bitcell主动引入了电容这一非线性器件，会影响计算结果精度；由于Bitcell使用过多MOS管或加入电容，增大了阵列面积，降低了单位面积下阵列的运算能力；

2、在电压域下由于充放电速率不匹配，导致计算位线积累结果不准确；而且未考虑传输管阈值损失影响，这也是导致计算位线积累结果不准确的一个重要原因。

发明内容

基于此，有必要针对现有基于SRAM实现同或计算电路结构存在单元面积偏大、计算结果误差大的问题，提供基于8T-SRAM和电流镜的存内计算电路。

本发明采用以下技术方案实现：

本发明提供了基于8T-SRAM和电流镜的存内计算电路，用于实现5bit带符号数乘以1bit权重的同或累加计算。

基于8T-SRAM和电流镜的存内计算电路包括：存储部、存内计算部、传输控制部、电流镜部、反相器部、关断控制部。

存储部包括N个8T-SRAM单元，N≥1。每个8T-SRAM单元用于存储1个1bit权重；N个8T-SRAM单元共用同一条位线RBL、同一条位线RBLB、同一条写位线WBL、同一条写位线WBLB。存内计算部用于对计算位线CBL进行充电或放电，实现5bit带符号数乘以1bit权重的同或累加计算。传输控制部用于在进行同或累加计算时将RBL、RBLB连通，在不计算时将RBL、RBLB断开。电流镜部用于复制参考电流源Iref，使计算位线CBL在充电或放电时通过的电流均等于Iref。反相器部将存内计算部与RBL、RBLB连接，用于对RBL或RBLB的电平进行反相输出。关断控制部用于在不计算时关断存内计算部。

在进行同或累加计算时，5bit带符号数分成1bit符号位和4bit无符号数；每次开启一个8T-SRAM单元、并向该8T-SRAM单元输入1bit符号位，同时向传输控制部输入4bit无符号数；存内计算部依据该8T-SRAM单元存储的1bit权重及输入的1bit符号位、传输控制部输入的4bit无符号数，进行5bit带符号数乘以1bit权重的计算，对计算位线CBL进行相应时长的充电或放电，实现将计算结果累加到计算位线CBL上。

该种基于8T-SRAM和电流镜的存内计算电路的实现根据本公开的实施例的方法或过程。

与现有技术相比，本发明具备如下有益效果：

1，本发明提供了基于8T-SRAM和电流镜的存内计算电路，一方面将1bit权重存储在8T-SRAM单元内，另一方面将5bit带符号数分为1bit符号位和4bit无符号数两部分、并分别输入到8T-SRAM单元、传输控制部，从而在近存内计算的方式下实现5bit带符号数与1bit权重相乘，并进而在计算位线CBL上实现同或累加。

2，本发明的存内计算电路无需对8T-SRAM结构进行修改，没有引入电容等非线性器件，可以保证计算结果精度，避免单元面积变大。

3，本发明采用电流镜复制参考电流源Iref，使存内计算部进行充放电时电流均等于Iref，使充放电速度相等，可以极大程度减少充放电非线性，保证计算结果的准确性；此外，关断控制部在不计算时，将存内计算部的充放电通路完全关断，从而保证计算位线CBL零泄露。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本发明实施例1所提供的基于8T-SRAM和电流镜的存内计算电路的电路结构图；

图2为本发明实施例1存内计算电路模块的引脚分布图；

图3为本发明实施例2所提供的计算位线CBL充放电仿真结果图；

图4为本发明实施例2所提供的计算位线CBL充放电线性度结果图。

具体实施方法

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。

实施例1

参看图1，为本实施例1所提供的基于8T-SRAM和电流镜的存内计算电路的电路结构图。需要说明的是，本存储计算电路旨在实现5bit带符号数乘以1bit权重的同或累加计算。

从功能上分，本存内计算电路包括：存储部、反相器部、传输控制部、存内计算部、关断控制部、电流镜部。

在进行同或累加计算时，5bit带符号数分成1bit符号位和4bit无符号数两部分。其中，1bit权重预存在存储部内，1bit符号位输入存储部，4bit无符号数输入传输控制部。

参看图1，具体说明各功能部的组成：

1，对于存储部，其包括N个8T-SRAM单元，N≥1。每个8T-SRAM单元用于存储1个1bit权重。N个8T-SRAM单元共用同一条位线RBL、同一条位线RBLB、同一条写位线WBL、同一条写位线WBLB。

8T-SRAM单元包括：4个NMOS管N1~N4、2个反相器I0~I1。NMOS管N1的栅极连接符号位控制信号FP，漏极连接RBL。NMOS管N2的栅极连接符号位控制信号FN，漏极连接RBLB。NMOS管N3的栅极连接字线WL，源极连接N1的源极，漏极连接写位线WBL。NMOS管N4的栅极连接字线WL，源极连接N2的源极，漏极连接写位线WBLB。反相器I0的输入端与N3的源极连接并设置有存储节点Q，输出端与N4的源极连接并设置有存储节点QB。反相器I1的输入端与N2的源极连接，输出端与N1的源极连接。

参看上面，8T-SRAM单元在进行同或累加计算时，还通过FP、FN输入1bit符号位。

对于8T-SRAM单元来说，其还具有SRAM工作模式，可以进行1bit权重的读写。当8T-SRAM单元处于SRAM工作模式时，N1、N2关断，N3、N4导通，字线WL置为高电平，存储节点Q通过N3、WBL完成数据写入或读出，存储节点QB通过N4、WBLB完成数据写入或读出。

需要说明的是，若是只需要实现5bit带符号数乘以1bit权重的同或累加计算，N=1即可实现。但由于本存内计算电路应用于二值神经网络时需要构建出宏单元，因此N一般取8。

2，对于存内计算部、电流镜部，两者是配合使用的：存内计算部用于对计算位线CBL进行充电或放电，实现5bit带符号数乘以1bit权重的同或累加计算。电流镜部用于复制参考电流源Iref，使计算位线CBL在充电或放电时通过的电流均等于Iref。

其中，电流镜部包括2个NMOS管NM9~NM10、1个PMOS管PM3。NMOS管NM9的栅极连接参考电流源Iref、偏置电压VBN，漏极连接参考电流源Iref，源极连接VSS。NMOS管NM10的栅极连接NM9的栅极，漏极连接偏置电压VBP，源极连接VSS。PMOS管PM3的栅极连接偏置电压VBP，漏极连接偏置电压VBP、NM10的漏极，源极连接VDD。

存内计算部包括2个NMOS管NM5~NM6、2个PMOS管PM1~PM2，NMOS管NM5的栅极连接NM9的漏极，源极连接VSS。NMOS管NM6的漏极连接计算位线CBL，源极连接NM5的漏极。PMOS管PM2的漏极连接计算位线CBL。PMOS管PM1的栅极连接NM9的漏极，源极连接VDD，漏极连接PM2的源极。

NM5和NM9的宽长比相同；PM1和PM3的宽长比相同。这样，电流镜部利用电流镜的原理，为存内计算部提供了偏置电压VBN、VBP，使NM5、PM1导通，并限制通过NM5、PM1的电流为Iref。这样，可以使充放电速度相等，可以极大程度减少充放电非线性，保证计算结果的准确性。

3，对于传输控制部，其用于进行同或累加计算时将RBL、RBLB连通，在不计算时将RBL、RBLB断开。

传输控制部包括一个传输门TG。传输门TG的输入端连接RBL，输出端连接RBLB，控制端分别连接输入信号IN、输入信号IN_bar。其中，输入信号IN_bar与输入信号IN为相反的信号。

参看上面，传输控制部在进行同或累加计算时，还通过IN、IN_bar输入4bit无符号数。具体的，4bit无符号数一般表示为‘abcd’，a=0或1，b=0或1，c=0或1，d=0或1，例如‘0001’、‘1010’等，那么IN产生一个M*Δt宽的高电平信号，IN_bar产生一个相反的低电平信号，TG导通，RBL、RBLB连通。其中，M=8a+4b+2c+d；Δt是4bit无符号数为‘0001’时IN产生的高电平信号的脉宽。

而传输控制部在不计算时，IN置于低电平、IN_bar置于高电平，TG关断，将RBL、RBLB断开。

4，对于反相器部，其将存内计算部与RBL、RBLB连接，用于对RBL或RBLB的电平进行反相输出。

反相器部包括两个反相器H2~H3。反相器H2的输入端连接RBL，输出端连接NM6的栅极。反相器H3的输入端连接RBLB，输出端连接PM2的栅极。

由于传输控制部在进行同或累加计算时将RBLB、RBL连通，那么H2、H3接收相同的电平信号，从而反向输出相同的电平信号。

5，对于关断控制部，其用于在不计算时关断存内计算部。

关断控制部包括：1个PMOS管PM4、1个NMOS管NM11。PMOS管PM4的栅极连接输入信号IN，源极连接RBL，漏极连接VDD。NMOS管NM11的栅极连接输入信号IN_bar，源极连接RBLB，漏极连接VSS。

参看上面，在进行同或累加计算时，IN为高电平，IN_bar为低电平，PM4、NM11关断，避免VDD、VSS对计算造成影响。而在不计算时，RBL、RBLB断开，IN为低电平，IN_bar为高电平，PM4、NM11导通，RBL通过PM4被VDD拉高，RBLB通过NM11被VSS拉低，使NM6、PM2关断，从而将存内计算部的充放电通路完全关断，保证计算位线CBL零泄露。

基于上述的电路结构，可以进行5bit带符号数乘以1bit权重的同或累加计算。在进行同或累加计算时，5bit带符号数分成1bit符号位和4bit无符号数；每次开启一个8T-SRAM单元、并向该8T-SRAM单元输入1bit符号位，同时向传输控制部输入4bit无符号数；存内计算部依据该8T-SRAM单元存储的1bit权重及输入的1bit符号位、传输控制部输入的4bit无符号数，进行5bit带符号数乘以1bit权重的计算，对计算位线CBL进行相应时长的充电或放电，实现将计算结果累加到计算位线CBL上。

具体的，针对5bit带符号数乘以1bit权重这一过程来说：

4bit无符号数转换成对应的脉宽输入到IN、IN_bar；其中，4bit无符号数为‘abcd’，a=0或1，b=0或1，c=0或1，d=0或1，则IN产生一个M*Δt宽的高电平信号，IN_bar产生一个相反的低电平信号，TG导通，RBL、RBLB连通；M=8a+4b+2c+d；Δt是4bit无符号数为‘0001’时IN产生的高电平信号的脉宽；

1bit符号位输入到FP、FN；其中，若1bit符号位为‘+1’，FP=1、FN=0，N1导通；若1bit符号位为‘-1’，FP=0、FN=1，N2导通；

若8T-SRAM单元存储的1bit权重为“+1”、5bit带符号数为‘0abcd’，即1bit符号位为‘0’、4bit无符号数为‘abcd’，N1导通，存储节点Q与RBL、RBLB连接，RBL、RBLB为高电平，H2、H3输出低电平，NM6关断、PM2导通，NM5、PM1保持导通CBL通过PM2、PM1连通VDD，CBL进行充电、且充电电荷量为M*Δt*Iref；

若8T-SRAM单元存储的1bit权重为“+1”、5bit带符号数为‘1abcd’，即1bit符号位为‘1’、4bit无符号数为‘abcd’，N2导通，存储节点QB与RBL、RBLB连接，RBL、RBLB为低电平，H2、H3输出高电平，NM6导通、PM2关断，NM5、PM1保持导通，CBL通过NM6、NM5连通VSS，CBL进行放电、且放电电荷量为M*Δt*Iref；

若8T-SRAM单元存储的1bit权重为“-1”、5bit带符号数为‘0abcd’，即1bit符号位为‘0’、4bit无符号数为‘abcd’，N1导通，存储节点Q与RBL、RBLB连接，RBL、RBLB为低电平，H2、H3输出高电平，NM6导通、PM2关断，NM5、PM1保持导通，CBL通过NM6、NM5连通VSS，CBL进行放电、且放电电荷量为M*Δt*Iref；

若8T-SRAM单元存储的1bit权重为“-1”、5bit带符号数为‘1abcd’，即1bit符号位为‘1’、4bit无符号数为‘abcd’，N2导通，存储节点QB与RBL、RBLB连接，RBL、RBLB为高电平，H2、H3输出低电平，NM6关断、PM2导通，NM5、PM1保持导通，CBL通过PM2、PM1连通VDD，CBL进行充电、且放电电荷量为M*Δt*Iref。

由于每次开启一个8T-SRAM单元，经过多次计算后即在CBL完成同或累加。

CBL外接功能电路，例如模数转换器、预充电路等。通过模数转换器读取CBL的电压，即可换算出同或累加的结果。预充电路则在计算前对CBL进行预充到设定电压，从而保证计算后换算结果的准确性。

由于上述电路中并未引入电容等非线性器件，可以保证计算结果精度，避免单元面积变大。

本实施例1还同步公开了一种存内计算模块，采用了上述的基于8T-SRAM和电流镜的存内计算电路的电路布局。封装成模块的模式，更易于上述存内计算电路的推广与应用。

参看图2，该种存内计算模块的引脚包括如下10类引脚：

第1类引脚为VDD引脚，用于接通VDD。第2类引脚为VSS引脚，用于接通VSS。第3类引脚为IN引脚，用于接通输入信号IN。第4类引脚为IN_bar引脚，用于接通输入信号IN_bar。第5类引脚为CBL引脚，用于将CBL外接功能电路。第6类引脚为WBL引脚，用于接通WBL。第7类引脚为WBLB引脚，用于接通WBLB。

第8类引脚为FN引脚，FN引脚设置了N个；其中，第n个FN引脚用于接通第n个8T-SRAM单元的FN，n∈[1,N]。

第9类引脚为FP引脚，FP引脚设置了N个；其中，第n个FP引脚用于接通第n个8T-SRAM单元的FP。

第10类引脚为WL引脚，WL引脚设置了N个；其中，第n个WL引脚用于接通第n个8T-SRAM单元的WL。

实施例2

本实施例2为了更加清晰地展现出实施例1所提供的技术方案以及所产生的技术效果，对实施例1的存内计算电路进行仿真验证：

参看图3，展示了开启一个8T-SRAM单元时进行5bit带符号数乘以1bit权重计算时充电与放电的仿真图。其中，450mV为计算前（8.5ns之前）CBL预充到达的设定电压。

在8.5ns开始进行5bit带符号数乘以1bit权重计算。当5bit带符号数为‘00001’、1bit权重为“+1”，CBL充电、电压升到464.96mV，差值为14.96mV。当5bit带符号数为‘10001’、1bit权重为“+1”，CBL放电、电压降到435.11mV，差值为14.89mV。可知，两个差值14.96mV、14.89mV在误差允许范围可以视作相等，说明本电路可以实现充放电速度相等。

与图3情况类似的，图4展示了开启一个8T-SRAM单元进行5bit带符号数乘以1bit权重计算的线性度结果图。其中，450mV为计算前（8.5ns之前）CBL预充到达的设定电压。

在8.5ns开始进行5bit带符号数乘以1bit权重计算：

当5bit带符号数为‘00011’、1bit权重为“+1”，CBL充电、电压升到495.28mV；当5bit带符号数为‘00010’、1bit权重为“+1”，CBL充电、电压升到480.08mV；当5bit带符号数为‘00010’、1bit权重为“+1”，CBL充电、电压升到464.96mV。

495.28mV、480.08mV、464.96mV、450mV依次构成三个差值：15.20mV、15.12mV、14.96mV。这三个差值的波动在误差允许范围内，说明本电路在充电时具有很好的线性度。

当5bit带符号数为‘10001’、1bit权重为“+1”，CBL放电、电压降到435.11mV；当5bit带符号数为‘10010’、1bit权重为“+1”，CBL充电、电压升到420.13mV；当5bit带符号数为‘10011’、1bit权重为“+1”，CBL充电、电压升到405.22mV。

450mV、435.11mV、420.13mV、405.22mV依次构成三个差值：14.89mV、14.98mV、14.91mV。这三个差值的波动也在误差允许范围内，说明本电路在放电时也具有很好的线性度。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.基于8T-SRAM和电流镜的存内计算电路，其用于实现5bit带符号数乘以1bit权重的同或累加计算；其特征在于，

所述基于8T-SRAM和电流镜的存内计算电路包括：

存储部，其包括N个8T-SRAM单元，N≥1；每个8T-SRAM单元用于存储1个1bit权重；N个8T-SRAM单元共用同一条位线RBL、同一条位线RBLB、同一条写位线WBL、同一条写位线WBLB；

存内计算部，其用于对计算位线CBL进行充电或放电，实现5bit带符号数乘以1bit权重的同或累加计算；

传输控制部，其在进行同或累加计算时将RBL、RBLB连通，在不计算时将RBL、RBLB断开；

电流镜部，其用于复制参考电流源Iref，使计算位线CBL在充电或放电时通过的电流均等于Iref；

反相器部，其将存内计算部与RBL、RBLB连接，用于对RBL或RBLB的电平进行反相输出；

以及

关断控制部，其用于在不计算时关断存内计算部；

其中，在进行同或累加计算时，5bit带符号数分成1bit符号位和4bit无符号数；每次开启一个8T-SRAM单元、并向该8T-SRAM单元输入1bit符号位，同时向传输控制部输入4bit无符号数；存内计算部依据该8T-SRAM单元存储的1bit权重及输入的1bit符号位、传输控制部输入的4bit无符号数，进行5bit带符号数乘以1bit权重的计算，对计算位线CBL进行相应时长的充电或放电，实现将计算结果累加到计算位线CBL上。

2.根据权利要求1所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，所述8T-SRAM单元包括：

NMOS管N1，其栅极连接符号位控制信号FP，漏极连接RBL；

NMOS管N2，其栅极连接符号位控制信号FN，漏极连接RBLB；

NMOS管N3，其栅极连接字线WL，源极连接N1的源极，漏极连接写位线WBL；

NMOS管N4，其栅极连接字线WL，源极连接N2的源极，漏极连接写位线WBLB；

反相器I0，其输入端与N3的源极连接并设置有存储节点Q，输出端与N4的源极连接并设置有存储节点QB；

以及

反相器I1，其输入端与N2的源极连接，输出端与N1的源极连接。

3.根据权利要求2所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，N=8。

4.根据权利要求2或3所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，所述电流镜部包括：

NMOS管NM9，其栅极连接参考电流源Iref、偏置电压VBN，漏极连接参考电流源Iref，源极连接VSS；

NMOS管NM10，其栅极连接NM9的栅极，漏极连接偏置电压VBP，源极连接VSS；

以及

PMOS管PM3，其栅极连接偏置电压VBP，漏极连接偏置电压VBP、NM10的漏极，源极连接VDD；

所述存内计算部包括：

NMOS管NM5，其栅极连接NM9的漏极，源极连接VSS；

NMOS管NM6，其漏极连接计算位线CBL，源极连接NM5的漏极；

PMOS管PM2，其漏极连接计算位线CBL；

以及

PMOS管PM1，其栅极连接NM9的漏极，源极连接VDD，漏极连接PM2的源极；

其中，NM5和NM9的宽长比相同；PM1和PM3的宽长比相同。

5.根据权利要求4所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，所述传输控制部包括：

传输门TG，其输入端连接RBL，输出端连接RBLB，控制端分别连接输入信号IN、输入信号IN_bar；

其中，输入信号IN_bar与输入信号IN为相反的信号。

6.根据权利要求5所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，所述反相器部包括：

反相器H2，其输入端连接RBL，输出端连接NM6的栅极；

以及

反相器H3，其输入端连接RBLB，输出端连接PM2的栅极。

7.根据权利要求6所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，所述关断控制部包括：

PMOS管PM4，其栅极连接输入信号IN，源极连接RBL，漏极连接VDD；

以及

NMOS管NM11，其栅极连接输入信号IN_bar，源极连接RBLB，漏极连接VSS。

8.根据权利要求7所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，在不计算时，

电流镜部产生偏置电压VBN、VBP，使NM5、PM1导通；

IN置于低电平、IN_bar置于高电平，TG关断，RBL、RBLB断开；PM4、NM11导通，RBL通过PM4置为VDD，RBLB通过NM11置为VSS；FP、FN置于低电平，NM6、PM2关断，CBL保持电位。

9.根据权利要求7所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，在进行5bit带符号数乘以1bit权重时，

4bit无符号数转换成对应的脉宽输入到IN、IN_bar；其中，4bit无符号数为‘abcd’，a=0或1，b=0或1，c=0或1，d=0或1，则IN产生一个M*Δt宽的高电平信号，IN_bar产生一个相反的低电平信号，TG导通，RBL、RBLB连通；M=8a+4b+2c+d；Δt是4bit无符号数为‘0001’时IN产生的高电平信号的脉宽；

1bit符号位输入到FP、FN；其中，若1bit符号位为‘+1’，FP=1、FN=0，N1导通；若1bit符号位为‘-1’，FP=0、FN=1，N2导通；

若8T-SRAM单元存储的1bit权重为“+1”、5bit带符号数为‘0abcd’，即1bit符号位为‘0’、4bit无符号数为‘abcd’，N1导通，存储节点Q与RBL、RBLB连接，RBL、RBLB为高电平，H2、H3输出低电平，NM6关断、PM2导通，NM5、PM1保持导通CBL通过PM2、PM1连通VDD，CBL进行充电、且充电电荷量为M*Δt*Iref；

若8T-SRAM单元存储的1bit权重为“+1”、5bit带符号数为‘1abcd’，即1bit符号位为‘1’、4bit无符号数为‘abcd’，N2导通，存储节点QB与RBL、RBLB连接，RBL、RBLB为低电平，H2、H3输出高电平，NM6导通、PM2关断，NM5、PM1保持导通，CBL通过NM6、NM5连通VSS，CBL进行放电、且放电电荷量为M*Δt*Iref；

若8T-SRAM单元存储的1bit权重为“-1”、5bit带符号数为‘0abcd’，即1bit符号位为‘0’、4bit无符号数为‘abcd’，N1导通，存储节点Q与RBL、RBLB连接，RBL、RBLB为低电平，H2、H3输出高电平，NM6导通、PM2关断，NM5、PM1保持导通，CBL通过NM6、NM5连通VSS，CBL进行放电、且放电电荷量为M*Δt*Iref；

若8T-SRAM单元存储的1bit权重为“-1”、5bit带符号数为‘1abcd’，即1bit符号位为‘1’、4bit无符号数为‘abcd’，N2导通，存储节点QB与RBL、RBLB连接，RBL、RBLB为高电平，H2、H3输出低电平，NM6关断、PM2导通，NM5、PM1保持导通，CBL通过PM2、PM1连通VDD，CBL进行充电、且放电电荷量为M*Δt*Iref。

10.根据权利要求7所述的基于8T-SRAM和电流镜的存内计算电路，其特征在于，所述8T-SRAM单元处于SRAM工作模式时，N1、N2关断，N3、N4导通，字线WL置为高电平，存储节点Q通过N3、WBL完成数据写入或读出，存储节点QB通过N4、WBLB完成数据写入或读出。