CN110176264A - 一种基于内存内计算的高低位合并电路结构 - Google Patents

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Abstract

本发明公开了一种基于内存内计算的高低位合并电路结构，包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，整体时序控制模块分别与行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；行地址译码模块与字线驱动模块相连；字线驱动模块与SRAM存储阵列相连，且SRAM存储阵列又与列地址译码模块以及输出模块相连；SRAM存储阵列由若干Block模块组成，Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与列地址译码模块以及输出模块相连。该电路结构简单，通过高低位合并操作可以提高数据的读取效率，并提高内存的吞吐量。

Description

一种基于内存内计算的高低位合并电路结构
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种基于内存内计算的高低位合并电路结构。
背景技术
近年来，随着机器学习、边缘计算等一些应用领域的迅猛发展，对计算速度以及能量效率有了更高的要求。然而传统的冯诺依曼结构计算机其计算与存储分离的特点是阻碍这些应用发展的一个重要因素。当计算的并行度不断增加时，所需数据传输的带宽限制了计算速度，通常称之为冯诺依曼瓶颈，同时随着工艺技术和摩尔定律的发展，计算单元的功耗越来越低，而与之对应的却是存储器读写功耗比例的不断上升，计算与存储的矛盾日益凸显。为了克服这些传统的冯诺依曼结构带来的弊端，内存内计算(computing in memory，缩写为CIM)成为解决这个问题的热点，内存内计算不需要把数据传输到处理器中，直接在内存中进行运算，因此大大减少了计算过程中数据存取的能量消耗，同时在计算速度和能效上得到提高。
基于静态随机存储器(Static Random Access Memory，缩写为SRAM)的内存内计算用的最多的一个操作就是多行读取，即一次性开启多行存储阵列，再观察位线上的电压降。但是由于一次性开启多行，容易导致存储单元内的数据发生反转，且随着一次性开启行数的增加，计算的精确度也会随之下降。
发明内容
本发明的目的是提供一种基于内存内计算的高低位合并电路结构，该电路结构简单，通过高低位合并操作就可以提高数据的读取效率，并提高内存的吞吐量。
本发明的目的是通过以下技术方案实现的：
一种基于内存内计算的高低位合并电路结构，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，其中：
所述整体时序控制模块分别与所述行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；
所述行地址译码模块与所述字线驱动模块相连；
所述字线驱动模块与所述SRAM存储阵列相连，且所述SRAM存储阵列又与所述列地址译码模块以及输出模块相连；
所述SRAM存储阵列由若干Block模块组成，所述Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与所述列地址译码模块以及输出模块相连，其中：
通过所述SRAM存储阵列将待处理数据存储到相邻的两列SRAM单元中，再一次性打开N行字线，然后将相邻两列上的位线电压降进行合并处理，从而一次性读出2N位的二进制数据。
所述SRAM存储阵列中的存储单元为传统6管SRAM单元，具体包括：
四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器交叉耦合；
NMOS晶体管N2和NMOS晶体管N3作为传输管，其中：
NMOS晶体管N2的源极与位线BL相连，NMOS晶体管N2的栅极与字线WL相连，NMOS晶体管N2的漏极与存储节点Q相连；
NMOS晶体管N3的源极与位线BLB相连，NMOS晶体管N3的栅极与字线WL相连，NMOS晶体管N3的漏极与存储节点QB相连。
在所述Block模块中，N行2列的SRAM单元分别记为CELL0-CELL2N-1，其中：
CELL0-CELLN-1的位线BL端连在BLM上，CELL0-CELLN-1的位线BLB端连接在BLBM上；
CELLN-CELL2N-1的位线BL端连在BLM+1上，CELLN-CELL2N-1的位线BLB端连在BLBM+1上；
CELL0-CELLN-1、CELLN-CELL2N-1的字线WL端与WL0-WLN-1相连；
然后BLM，BLBM，BLM+1，BLBM+1再接入高低位合并的结构中。
由上述本发明提供的技术方案可以看出，上述电路结构简单，通过高低位合并操作就可以提高数据的读取效率，并提高内存的吞吐量。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明实施例提供的基于内存内计算的高低位合并电路结构整体示意图；
图2为本发明实施例所用传统6管SARM单元的结构示意图；
图3为本发明实施例所提供的N行2列的SRAM单元实现高低位合并的结构示意图；
图4为本发明实例所提供的操作时序图；
图5为本发明实例所提供的仿真结果图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
下面将结合附图对本发明实施例作进一步地详细描述，如图1所示为本发明实施例提供的基于内存内计算的高低位合并电路结构整体示意图，所述电路结构主要包括整体时序控制模块(Global Control)、行地址译码模块(Row Decoder)、列地址译码模块(Column Decoder)、SRAM存储阵列(Array)、字线驱动模块(WL Driver)和输出模块(SA&ADC)，其中各部件的连接及工作关系为：
所述整体时序控制模块分别与所述行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；
所述行地址译码模块与所述字线驱动模块相连；
所述字线驱动模块与所述SRAM存储阵列相连，且所述SRAM存储阵列又与所述列地址译码模块以及输出模块相连；
所述SRAM存储阵列由若干Block模块组成，所述Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与所述列地址译码模块以及输出模块相连，其中：
通过所述SRAM存储阵列将待处理数据存储到相邻的两列SRAM单元中，再一次性打开N行字线，然后将相邻两列上的位线电压降进行合并处理，从而一次性读出2N位的二进制数据。
具体实现中，所述SRAM存储阵列中的存储单元为传统6管SRAM单元，如图2所示为本发明实施例所用传统6管SARM单元的结构示意图，具体包括：
四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器交叉耦合；
NMOS晶体管N2和NMOS晶体管N3作为传输管，其中：
NMOS晶体管N2的源极与位线BL相连，NMOS晶体管N2的栅极与字线WL相连，NMOS晶体管N2的漏极与存储节点Q相连；
NMOS晶体管N3的源极与位线BLB相连，NMOS晶体管N3的栅极与字线WL相连，NMOS晶体管N3的漏极与存储节点QB相连。
进一步的，如图3所示为本发明实施例所提供的N行2列的SRAM单元实现高低位合并的结构示意图，在所述Block模块中，N行2列的SRAM单元分别记为CELL0-CELL2N-1，其中：
CELL0-CELLN-1的位线BL端连在BLM上，CELL0-CELLN-1的位线BLB端连接在BLBM上；
CELLN-CELL2N-1的位线BL端连在BLM+1上，CELLN-CELL2N-1的位线BLB端连在BLBM+1上；
CELL0-CELLN-1、CELLN-CELL2N-1的字线WL端与WL0-WLN-1相连；
然后BLM，BLBM，BLM+1，BLBM+1再接入高低位合并的结构中。
如图3所示，以BLB0和BLB1合并为例进行说明：
BLB0通过开关SW1与电容C1上端相连，C1下端通过开关SW3与VDD相连；
BLB1通过开关SW2与电容C2上端相连，C2下端与VDD相连，C1上端与C2上端通过SW4相连，C1下端与C2上端通过SW5相连，C1、C2容量大小相同。
下面针对单元模块BlockN×2，并结合图3中对高低位合并的原理进行介绍：
在计算开始之前，在CELL0-CELL2N-1中存入二进制数据。
在预充阶段，开关SW1、SW2、SW3闭合，SW4、SW5断开，WL0-WLN-1为低电平，PRE信号为低电平，P0、P1、P2、P3导通，BL0、BLB0、BL1、BLB1预充到VDD，电容C1上端与C2上端被预充到VDD。
在低四位读取阶段，SW2、SW3闭合，SW1、SW4、SW5断开，运用脉冲宽度调制技术同时打开位线WL0-WLN-1，这样在C2上就能形成一个电压差，且这个电压差的大小与低位数据所对应的十进制数大小成比例。
低位数据进行1/16操作阶段时，SW2、SW5断开，SW3闭合，先闭合SW1，通过P1将BLB0和C1上端预充到VDD，再断开SW1，闭合SW4，这样C1、C2就并联起来了，断开SW4后C2上的电压差变成了原来的一半，重复以上操作可以使C2上的电压差变成原来电压差的1/16。高位读取阶段与低位读取阶段类似，SW1、SW3闭合，SW2、SW4、SW5断开，打开位线后就能在C1上就能形成一个电压差，且这个电压差的大小与高位数据所对应的十进制数大小成比例。
高低位合并阶段，SW1、SW2、SW4断开，将SW3断开后闭合SW5，这样C1、C2就串联起来了，最终在串联的电容上形成的电压差就是最终的结果。
为了更加清晰地展现出本发明所提供的技术方案及所产生的技术效果，下面结合图4和图5进行详细说明，如图4所示为本发明实例所提供的操作时序图，如图5所示为本发明实例所提供的仿真结果图，具体来说：
以二进制数00111100为例，高四位的数据存储在第一列的CELL0-CELL3中，其Q点的值依次为0011(QB值为1100)，低四位的数据存储在第二列的CELL4-CELL7中，其Q点的值依次为1100(QB值为0011)。
在低四位读取阶段，通过脉冲宽度调制使得WL0-WL3的开启时间分别为8T、4T、2T、1T，当QB为0时，打开位线就能在BLB上得到电压降，假设在1T时间内得到的电压降是Δv，则对于低四位来说BLB上得到的电压降为12Δv。通过1/16操作后C2上的电压差变成了12/16Δv。
再在高四位读取阶段我们也可以得到C1上的电压差为3Δv。
最后将C1、C2串联后就可以在串联的电容上得到60/16Δv，上述待处理的二进制数00111100所对应的十进制数是60，与60/16Δv成比例。
值得注意的是，本发明实施例中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (3)

1.一种基于内存内计算的高低位合并电路结构，其特征在于，所述电路结构包括整体时序控制模块、行地址译码模块、列地址译码模块、SRAM存储阵列、字线驱动模块和输出模块，其中：
所述整体时序控制模块分别与所述行地址译码模块、列地址译码模块、字线驱动模块和输出模块连接；
所述行地址译码模块与所述字线驱动模块相连；
所述字线驱动模块与所述SRAM存储阵列相连，且所述SRAM存储阵列又与所述列地址译码模块以及输出模块相连；
所述SRAM存储阵列由若干Block模块组成，所述Block模块由N行2列的SRAM单元和高低位合并的结构组成，且每列SRAM单元的位线分别与所述列地址译码模块以及输出模块相连，其中：
通过所述SRAM存储阵列将待处理数据存储到相邻的两列SRAM单元中，再一次性打开N行字线，然后将相邻两列上的位线电压降进行合并处理，从而一次性读出2N位的二进制数据。
2.根据权利要求1所述基于内存内计算的高低位合并电路结构，其特征在于，所述SRAM存储阵列中的存储单元为传统6管SRAM单元，具体包括：
四个NMOS晶体管和两个PMOS晶体管，四个NMOS晶体管分别记为N0～N3，两个PMOS晶体管分别记为P0～P1；
PMOS晶体管P0和NMOS晶体管N0构成一个反向器，PMOS晶体管P1和NMOS晶体管N1构成另一个反向器，两个反向器交叉耦合；
NMOS晶体管N2和NMOS晶体管N3作为传输管，其中：
NMOS晶体管N2的源极与位线BL相连，NMOS晶体管N2的栅极与字线WL相连，NMOS晶体管N2的漏极与存储节点Q相连；
NMOS晶体管N3的源极与位线BLB相连，NMOS晶体管N3的栅极与字线WL相连，NMOS晶体管N3的漏极与存储节点QB相连。
3.根据权利要求1所述基于内存内计算的高低位合并电路结构，其特征在于，在所述Block模块中，N行2列的SRAM单元分别记为CELL0-CELL2N-1，其中：
CELL0-CELLN-1的位线BL端连在BLM上，CELL0-CELLN-1的位线BLB端连接在BLBM上；
CELLN-CELL2N-1的位线BL端连在BLM+1上，CELLN-CELL2N-1的位线BLB端连在BLBM+1上；
CELL0-CELLN-1、CELLN-CELL2N-1的字线WL端与WL0-WLN-1相连；
然后BLM，BLBM，BLM+1，BLBM+1再接入高低位合并的结构中。
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