CN116340256A - 一种基于dice结构sram的存内计算单元以及阵列 - Google Patents

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CN116340256A CN202310323805.9A CN202310323805A CN116340256A CN 116340256 A CN116340256 A CN 116340256A CN 202310323805 A CN202310323805 A CN 202310323805A CN 116340256 A CN116340256 A CN 116340256A
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张国贤
吕广维
徐晓斌
王星
赵霁
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Abstract

本发明涉及存内计算技术领域，特别涉及一种基于DICE结构SRAM的存内计算单元以及阵列，存内计算单元包括DICE结构存储单元；读访问电路C，由MOS管M4、MOS管M5和MOS管M6组成；读访问电路D，由MOS管M7、MOS管M8和MOS管M9组成。存内计算阵列包括一行基于DICE结构的标准存储单元、n行m列的所述存内计算单元和m个复用的逻辑运算单元；所述逻辑运算单元还包括四个MOS管MM1、MM2、MM3、MM4。本发明的存内计算单元能够增加单元的稳定性、降低读写干扰的影响，进而提升计算的稳定性，此外通过控制实现两种不同逻辑运算，增加运算功能丰富性。

Description

一种基于DICE结构SRAM的存内计算单元以及阵列
技术领域
本发明涉及存内计算技术领域，特别涉及一种基于DICE结构SRAM的存内计算单元以及阵列。
背景技术
随着神经网络的快速发展，需要对大规模数据进行运算，如果内存的传输速度跟不上CPU的性能，就会导致计算能力受到限制，即“内存墙”出现。此外，读写一次存内数据能量比计算一次数据的能量多消耗几百倍，也就是“功耗墙”的存在，为了解决冯诺伊曼体系中导致的高延迟和高能耗的问题，提出了将存储单元和逻辑运算融合的概念，即存内计算。因此，需要一种高稳定性的存内计算单元或装置来提升计算效率。
发明内容
本发明的目的在于提供一种基于DICE结构SRAM的存内计算单元以及阵列，该存内计算阵列通过都独立的读访问电路和逻辑运算电路引入基于DICE结构的存储器内部，来实现数据的基本逻辑运算，避免了冯诺伊曼架构中，需要通过总线将数据从存储器中读出，再通过总线将数据送至CPU进行计算的缺点，打破了“内存墙”和“功耗墙”，可以有效降低数据搬运和计算的速度，同时降低其电路的功耗。
为解决上述技术问题，本发明提供了如下技术方案：一种基于DICE结构SRAM的存内计算单元，包括：
DICE结构存储单元；
读访问电路C，由MOS管M4、MOS管M5和MOS管M6组成；其中MOS管M6作为所述读访问电路C的访问管，通过连接在栅极的字线RWL_C来使能所述DICE结构存储单元的数据输出，漏极连接MOS管M4和MOS管M5的源极；其中MOS管M4和MOS管M5的栅极连接在所述DICE结构存储单元的QA和QB节点处，其漏极分别作为存内计算单元输出的读出信号线BLC和BLCB；
读访问电路D，由MOS管M7、MOS管M8和MOS管M9组成；其中MOS管M9作为读访问电路D的访问管，通过连接在栅极的字线RWL_D来使能所述DICE结构存储单元的数据输出，漏极连接MOS管M7和MOS管M8的源极；其中MOS管M7和MOS管M8的栅极连接在所述DICE结构存储单元的QC和QD节点处，其漏极分别作为存内计算单元输出的读出信号线BLD和BLDB。
优选的，所述存内计算单元还包括三根字线WL、RWL_C和RWL_D；通过字线WL和位线BL和BLB实现正常SRAM读写操作，通过字线RWL_C/RWL_D实现存内计算权重的读取及计算操作。
本发明还提供了如下技术方案：一种基于DICE结构SRAM的存内计算阵列，包括：一行基于DICE结构的标准存储单元、n行m列的如上述所述的存内计算单元和m个复用的逻辑运算单元；其中每列的存内计算单元的读写信号线BL和BLB相互连接在一起；每列读访问电路C的读出信号线BLC和BLCB相互连接；每行读访问电路D的读出信号线BLD和BLDB相互连接；每行存内计算单元的字线WL相互连接；每行读访问电路C的字线RWL_C相互连接；每行读访问电路D的字线RWL_D相互连接。
优选的，所述逻辑运算单元包括第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第一输出端和第二输出端；所述第一输入端连接该逻辑运算单元所在列的所述DICE结构的标准存储单元的位线BLB，所述第二输入端连接该逻辑运算单元所在列的所述DICE结构的标准存储单元的位线BL，所述第三输入端连接该逻辑运算单元所在列的所述存内计算单元的读访问电路C的读出信号线BLC，所述第四输入端连接该逻辑运算单元所在列的所述存内计算单元的读访问电路C的读出信号线BLCB，所述第五输入端连接该逻辑运算单元所在列的读访问电路D的读出信号线BLD，所述第一输出端输出逻辑异或的运算结果，所述第二输出端输出逻辑或的运算结果。
优选的，所述逻辑运算单元还包括四个MOS管MM1、MM2、MM3、MM4，其中MOS管MM1的栅极与所述DICE结构的标准存储单元的字线BLB(作为第一输入端)相连，源极与读访问电路C的读出信号线BLC(作为第三输入端)相连，漏极与MOS管MM2的漏极相连作为逻辑异或运算结果的输出端；其中MOS管MM2的栅极与所述DICE结构的标准存储单元的位线BL(作为第二输入端)相连，源极与读访问电路C的位线BLCB相连(作为第四输入端)；其中MOS管MM3的栅极与所述DICE结构的标准存储单元的位线BLB(作为第一输入端)相连，源极与读访问电路D的读出信号线BLD相连(作为第五输入端)，漏极与MOS管MM4的漏极相连作为逻辑或运算结果的输出端；其中MOS管MM4的栅极和源极与所述DICE结构的标准存储单元的位线BLB相互连接。
优选的，当所述读访问电路C的字线RWL_C使能时，所述存内计算阵列能够实现该行数据(该bit位)与预存运算数据的逻辑异或运算；当所述读访问电路D的字线RWL_D使能时，所述存内计算阵列能够实现该行数据(该bit位)与预存运算数据的逻辑或运算；当所述读访问电路C和所述读访问电路D的字线同时使能时，所述存内计算阵列能够实现该行数据(该bit位)与预存运算数据的逻辑异或和或运算。
优选的，在进行逻辑异或运算时，所述读访问电路C的字线RWL_C使能，所述读访问电路C的读出信号线BLC连接在所述逻辑运算单元的第三输入端，读出信号线BLC连接在所述逻辑运算单元的第四输入端，提供数据C与预存数据进行逻辑运算；在进行逻辑或运算时，所述读访问电路D的字线RWL_D使能，所述读访问电路D的读出信号线BLD连接在所述逻辑运算单元的第五输入端，提供数据D与预存数据进行逻辑运算。逻辑运算单元采用了四个MOS管，可以实现两种逻辑运算，大大降低了逻辑运算部分的复杂度。
本发明具有以下有益效果：
本发明通过采用了基于DICE结构SRAM的存内计算单元，提高了存储单元的可靠性，能够增加单元的稳定性、降低读写干扰的影响，进而提升计算的稳定性，同时通过两个读访问电路实现两种不同的逻辑运算，增加运算功能丰富性，使得数据在存储器内部就可以完成计算，能够显著降低机器学习等应用的数据搬用量、计算量以及功耗。
附图说明
图1为本发明整体存内计算阵列的电路架构图。
图2为本发明所提出的存内计算单元的电路结构图。
图3为本发明所提出的逻辑运算单元的电路结构图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1-3所示，一种基于DICE结构SRAM的存内计算单元以及阵列方案，该存内计算阵列包括基于DICE结构的存内计算单元、DICE结构的标准存储单元(标准DICE结构SRAM单元)以及逻辑运算单元组成。当基于DICE结构SRAM的存内计算阵列用于标准SRAM时，禁用存内计算单元的两块读访问电路C和读访问电路D，读写数据通过位线BL和BLB正常的读出或写入，所述基于DICE结构SRAM的存内计算阵列相当于正常DICE结构SRAM；当基于DICE结构SRAM的存内计算阵列用于存内计算时，先将该阵列当作标准SRAM，通过外部地址编码模块使能字线WL，将数据存入DICE结构存内计算阵列的存内计算单元中，当需要进行存内计算时，使能基于DICE结构的标准存储单元行的字线WL，将预运算数据通过位线BL和BLB写入该行的基于DICE结构的标准存储单元中，当外围存内计算的地址编码模块接收到地址时，对地址进行编码，根据需要编码逻辑运算使能第n行存内计算单元的读访问电路C的字线RWL_C或第n行存内计算单元的读访问电路D的字线RWL_D，同时需要使能阵列中基于DICE结构的标准存储单元行的字线WL对预存数据进行读出参与逻辑运算。
当要实现逻辑异或运算时，首先逻辑运算前使能基于DICE结构的标准存储单元行的字线WL，将预运算数据通过位线BL和BLB写入该行的标准DICE结构SRAM单元中，然后根据地址译码使能第n行存内计算单元的读访问电路C的RWL_C，使得第n行存内计算单元数据的从读出信号线BLC和BLCB输出作为逻辑运算模块的输入信号，其中BLC作为第三输入端信号，BLCB作为第四输入信号；同时使能阵列中基于DICE结构的标准存储单元行的字线WL，使其标准SRAM单元的BL和BLB作为逻辑运算模块的输入信号，其中BLB作为第一输入端的输入信号，BL作为第二输入端的输入信号，最终逻辑运算模块的第一输出端将会得到第n行数据与预存数据逻辑异或运算结果。
当要实现逻辑或运算时，首先逻辑运算前使能基于DICE结构的标准存储单元行的字线WL，将预运算数据通过位线BL和BLB写入该行的标准DICE结构SRAM单元中，然后根据地址译码使能第n行存内计算单元的读访问电路D的RWL_D，使得第n行存内计算单元数据的从读出信号线BLD和BLDB输出作为逻辑运算模块的输入信号，其中BLD作为第五输入端信号；同时使能阵列中基于DICE结构的标准存储单元行的字线WL，使其标准SRAM单元的BL和BLB作为逻辑运算模块的输入信号，其中BLB作为第一输入端的输入信号，BL作为第二输入端的输入信号，最终逻辑运算模块的第二输出端将会得到第n行数据与预存数据逻辑或运算结果。
当要同时实现逻辑或和异或运算时，首先逻辑运算前使能基于DICE结构的标准存储单元行的字线WL，将预运算数据通过位线BL和BLB写入该行的标准DICE结构SRAM单元中，然后根据地址译码使能第n行存内计算单元的读访问电路D的RWL_D，使得第n行存内计算单元数据的从读出信号线BLD和BLDB输出作为逻辑运算模块的输入信号，其中BLD作为第五输入端信号；同时根据地址译码使能第h行存内计算单元的读访问电路C的RWL_C，使得第h行存内计算单元数据的从读出信号线BLC和BLCB输出作为逻辑运算模块的输入信号，其中BLC作为第三输入端信号，BLCB作为第四端输入信号；同时阵列中基于DICE结构的标准存储单元行的字线WL，使其标准SRAM单元的BL和BLB作为逻辑运算模块的输入信号，其中BLB作为第一输入端的输入信号，BL作为第二输入端的输入信号，最终逻辑运算模块的第一输出端输出第h行数据与预存数据逻辑异或运算结果，第二输出端输出第n行数据与预存数据逻辑或运算结果。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (7)

1.一种基于DICE结构SRAM的存内计算单元，其特征在于，包括：
DICE结构存储单元；
读访问电路C，由MOS管M4、MOS管M5和MOS管M6组成；其中MOS管M6作为所述读访问电路C的访问管，通过连接在栅极的字线RWL_C来使能所述DICE结构存储单元的数据输出，漏极连接MOS管M4和MOS管M5的源极；其中MOS管M4和MOS管M5的栅极连接在所述DICE结构存储单元的QA和QB节点处，其漏极分别作为存内计算单元输出的读出信号线BLC和BLCB；
读访问电路D，由MOS管M7、MOS管M8和MOS管M9组成；其中MOS管M9作为读访问电路D的访问管，通过连接在栅极的字线RWL_D来使能所述DICE结构存储单元的数据输出，漏极连接MOS管M7和MOS管M8的源极；其中MOS管M7和MOS管M8的栅极连接在所述DICE结构存储单元的QC和QD节点处，其漏极分别作为存内计算单元输出的读出信号线BLD和BLDB。
2.如权利要求1所述的一种基于DICE结构SRAM的存内计算单元，其特征在于，所述存内计算单元还包括三根字线WL、RWL_C和RWL_D；通过字线WL和位线BL和BLB实现正常SRAM读写操作，通过字线RWL_C/RWL_D实现存内计算权重的读取及计算操作。
3.一种基于DICE结构SRAM的存内计算阵列，其特征在于，包括：一行基于DICE结构的标准存储单元、n行m列的如权利要求1-2任一项所述的存内计算单元和m个复用的逻辑运算单元；其中每列的存内计算单元的位线BL和BLB相互连接在一起；每列读访问电路C的读出信号线BLC和BLCB相互连接；每行读访问电路D的读出信号线BLD和BLDB相互连接；每行存内计算单元的字线WL相互连接；每行读访问电路C的读字线RWL_C相互连接；每行读访问电路D的读字线RWL_D相互连接。
4.如权利要求3所述的一种基于DICE结构SRAM的存内计算阵列，其特征在于，所述逻辑运算单元包括第一输入端、第二输入端、第三输入端、第四输入端、第五输入端、第一输出端和第二输出端；所述第一输入端连接该逻辑运算单元所在列的所述DICE结构的标准存储单元的位线BLB，所述第二输入端连接该逻辑运算单元所在列的所述DICE结构的标准存储单元的位线BL，所述第三输入端连接该逻辑运算单元所在列的所述存内计算单元的读访问电路C的读出信号线BLC，所述第四输入端连接该逻辑运算单元所在列的所述存内计算单元的读访问电路C的读出信号线BLCB，所述第五输入端连接该逻辑运算单元所在列的读访问电路D的读出信号线BLD，所述第一输出端输出逻辑异或的运算结果，所述第二输出端输出逻辑或的运算结果。
5.如权利要求4所述的一种基于DICE结构SRAM的存内计算阵列，其特征在于，所述逻辑运算单元还包括四个MOS管MM1、MM2、MM3、MM4，其中MOS管MM1的栅极与所述DICE结构的标准存储单元的字线BLB相连，源极与读访问电路C的读出信号线BLC相连，漏极与MOS管MM2的漏极相连作为逻辑异或运算结果的输出端；其中MOS管MM2的栅极与所述DICE结构的标准存储单元的位线BL相连，源极与读访问电路C的读出信号线BLCB相连；其中MOS管MM3的栅极与所述DICE结构的标准存储单元的位线BLB相连，源极与读访问电路D的读出信号线BLD相连，漏极与MOS管MM4的漏极相连作为逻辑或运算结果的输出端；其中MOS管MM4的栅极和源极与所述DICE结构的标准存储单元的位线BLB相互连接。
6.如权利要求3-5任一项所述的一种基于DICE结构SRAM的存内计算阵列，其特征在于，当所述读访问电路C的字线RWL_C使能时，所述存内计算阵列能够实现该行数据与预存运算数据的逻辑异或运算；当所述读访问电路D的字线RWL_D使能时，所述存内计算阵列能够实现该行数据与预存运算数据的逻辑或运算；当所述读访问电路C和所述读访问电路D的字线同时使能时，所述存内计算阵列能够实现该行数据与预存运算数据的逻辑异或和或运算。
7.如权利要求6所述的一种基于DICE结构SRAM的存内计算阵列，其特征在于，在进行逻辑异或运算时，所述读访问电路C的字线RWL_C使能，所述读访问电路C的读出信号线BLC连接在所述逻辑运算单元的第三输入端，读出信号线BLC连接在所述逻辑运算单元的第四输入端，提供数据C与预存数据进行逻辑运算；在进行逻辑或运算时，所述读访问电路D的字线RWL_D使能，所述读访问电路D的读出信号线BLD连接在所述逻辑运算单元的第五输入端，提供数据D与预存数据进行逻辑运算。
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