CN115935894A

CN115935894A - 一种基于分离字线的双6t-sram存储单元和双比特局部计算单元的加速器设计方法

Info

Publication number: CN115935894A
Application number: CN202310027733.3A
Authority: CN
Inventors: 司鑫; 郭安; 陈禧
Original assignee: Southeast University
Current assignee: Southeast University
Priority date: 2023-01-09
Filing date: 2023-01-09
Publication date: 2023-04-07

Abstract

本发明公开了一种基于分离字线的双6T‑SRAM存储单元和双比特局部计算单元的加速器设计方法，采用存内计算技术，用于人工智能(AI)神经网络加速，与传统的存内计算局部计算单元相比，该宏单元利用分离字线6T‑SRAM特性，在运算时通过同时选通一个局部单元的两条字线(WL)与读字线(RWL)，使数据通过局部位线与其反逻辑(LBL及LBLB)导入计算单元完成运算。该设计可以大幅提升运算并行度，同时高效利用位线预充。

Description

一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法

技术领域

本发明属于专用集成电路设计技术领域，尤其涉及一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法。

背景技术

近年来，人工智能应用高速发展，人工智能(AI)芯片是其算力基础，能量效率(Energy Efficiency、能效)是其主要指标，它是指每次运算操作所需能量的倒数，也即每单位能量所能完成的运算数，以TOPS/W为单位。然而，在基于传统冯诺依曼架构的边缘端AI芯片设计中，由于处理器和存储器之间必须经由有限带宽的总线频繁且大量数据传输，导致了“存储墙”或者“功耗墙”问题，从而使得该类芯片的能量效率受到很大限制。学术界和产业界公认：存算一体架构可以打破传统冯诺依曼架构的这一瓶颈。这种架构体系不仅保留了存储器本身所具有的存储和读写访问功能，同时可以支持不同的逻辑或者矩阵乘加操作，从而在很大程度上减少了处理器和存储器之间频的繁交互，同时减少了大量的中间数据搬移量，进一步提升了系统能量效率。局部计算单元(LCC)是近年所提出的一种大热的存内计算计算实现方式，其具体特点为一组存储单元共用一套运算逻辑，通过减少运算晶体管数量减少面积并提升信号裕度。但常规的LCC只能利用单边的存储节点，这就导致两方面的问题，一方面是由于数据未充分利用，因而运算并行度较低，另一方面是单边的局部字线预充开销大，功耗浪费。

发明内容

本发明目的在于提供一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法,以解决一方面是由于数据未充分利用，因而运算并行度较低，另一方面是单边的局部字线预充开销大，功耗浪费的技术问题。

为解决上述技术问题，本发明的具体技术方案如下：

一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法，包括以下：

基于分离字线的双6T-SRAM存储单元(DB6T)，包括四个nmos晶体管和四个反相器；四个nmos晶体管依次记为N1～N4，四个反相器依次记为INV1～INV4；其中：INV1的输入节点，INV2的输出节点和N1的的漏极电连接，记为存储节点Q[x+1]，x为奇数；INV1的输出节点，INV2的输入节点和N2的的漏极电连接，记为存储节点QB[x+1]，QB[x+1]与Q[x+1]为互偶存储节点，其逻辑上为反逻辑；INV3的输入节点，INV4的输出节点和N3的的漏极电连接，记为存储节点QB[x]；INV3的输出节点，INV4的输入节点和N4的的漏极电连接，记为存储节点Q[x]，Q[x]与QB[x]为互偶存储节点，其逻辑上为反逻辑；N1晶体管的栅极由字线控制，记为WL[x+1]，N1晶体管的源极与局部位线相连，记为LBL；N2晶体管的栅极由读字线控制，记为RWL[x+1]，N2晶体管的源极与局部位线非相连，记为LBLB；N3晶体管的栅极由字线控制，记为WL[x]；N4晶体管的栅极由读字线控制，记为RWL[x]；

双比特局部计算单元(DBLCC)，其中，运算模块有多个接口，分别为LBL,LBLB,以及横向读写控制字线(HWL)，全局位线GBL及全局位线反逻辑GBLB以及输出端口(SUM)；在读写模式时，HWL接至高电平，GBL与LBL电连接，GBLB与LBLB电连接，通过全局读写；在运算模式时，HWL接至低电平，GBL与LBL电隔离，GBLB与LBLB电隔离，DBLCC的权重值(weight)输入由双6T-SRAM存储单元通过LBL与LBLB导入，特征值(feature)输入由GBL和GBLB导入，可以同时处理两比特与两比特的乘法运算，也可以缩减为更少比特的处理。

本发明的基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法，具有以下优点：

(1)本发明双6T-SRAM存储单元可以存储两比特数据，该两比特数据通过LBL与LBLB传递给DBLCC进行运算，增多了可运算的权重数目，提升了运算吞吐率；

(2)本发明在DBLCC中，可以同时运算两比特权重与多比特特征值的乘加运算，同时多比特特征值复用GBL与GBLB，使得整体走线开销更小，版图规划更为简洁。

附图说明

图1为本发明的基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的结构图；

图2为本发明的基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的运算时序图。

具体实施方式

为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法做进一步详细的描述。

图1图2作出了以下的假设以使得方案更加便于理解：

1.存储使用了8个DBcell为一个局部存储模块；

2.存储时数据按照奇数行以正逻辑存储(即LBL端节点存储Q数据，LBLB端节点存储QB数据)，偶数行按反逻辑存储的方式；

3.假定GBL与GBLB输入的为不同特征值数据；

如图1中所示，图中假设选取8个DBcell为一组局部存储块，以存储块DBcell#7为例，包括四个nmos晶体管和四个反相器；四个nmos晶体管依次记为N1～N4，四个反相器依次记为INV1～INV4；其中：INV1的输入节点，INV2的输出节点和N1的的漏极电连接，记为存储节点Q[7]；INV1的输出节点，INV2的输入节点和N2的的漏极电连接，记为存储节点QB[7]，QB[7]与Q[7]为互偶存储节点，其逻辑上为反逻辑；INV3的输入节点，INV4的输出节点和N3的的漏极电连接，记为存储节点QB[6]；INV3的输出节点，INV4的输入节点和N4的的漏极电连接，记为存储节点Q[6]，Q[6]与QB[6]为互偶存储节点，其逻辑上为反逻辑；N1晶体管的栅极由字线控制，记为WL[7]，N1晶体管的源极与局部位线相连，记为LBL；N2晶体管的栅极由读字线控制，记为RWL[7]，N2晶体管的源极与局部位线非相连，记为LBLB；N3晶体管的栅极由字线控制，记为WL[6]，N3晶体管的源极与局部位线相连，记为LBL；N4晶体管的栅极由读字线控制，记为RWL[6]，N4晶体管的源极与局部位线非相连，记为LBLB。

双比特局部计算单元(DBLCC)，其中，运算模块有多个接口，分别为LBL,LBLB,以及横向读写控制字线(HWL)，全局位线及其反逻辑(GBL，GBLB)以及输出端口(SUM)。在读写模式时，HWL接至高电平，GBL与LBL电连接，GBLB与LBLB电连接，可通过全局读写；在运算模式时，HWL接至低电平，GBL与LBL电隔离，GBLB与LBLB电隔离，DBLCC的权重值(weight)输入由DBcell通过LBL与LBLB导入，特征值(feature)输入由GBL和GBLB导入，可以同时处理两比特权重与多比特特征值的乘加运算，也可以缩减为更少比特的处理。

图2展示了本发明基于“分离字线”双6T-SRAM存储单元+局部计算单元的运算时序图。在运算时，HWL接至低电平，GBL与LBL电隔离，GBLB与LBLB电隔离，同时WL[7]接至低电平关闭，RWL[7]接至高电平打开，使得存储节点QB[7]中的数据可以通过LBLB传输至DBLCC；同时，WL[6]接至高电平开启，RWL[6]接至低电平断开，使得存储节点QB[6]中的数据可以通过LBL传输至DBLCC；GBL上的数据代表了特征值1的数据，GBLB上的数据代表了特征值2的数据，通过DBLCC的运算，可以得到2比特权重与一对特征值的乘加结果，通过SUM输出，这里SUM1代表与特征值1的乘加结果，SUM2代表与特征值2的乘加结果。

可以理解，本发明是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明所保护的范围内。

Claims

1.一种基于分离字线的双6T-SRAM存储单元和双比特局部计算单元的加速器设计方法，其特征在于，包括以下：

基于分离字线的双6T-SRAM存储单元DB6T，包括四个nmos晶体管和四个反相器；四个nmos晶体管依次记为N1～N4，四个反相器依次记为INV1～INV4；其中：INV1的输入节点，INV2的输出节点和N1的的漏极电连接，记为存储节点Q[x+1]，x为奇数；INV1的输出节点，INV2的输入节点和N2的的漏极电连接，记为存储节点QB[x+1]，QB[x+1]与Q[x+1]为互偶存储节点，其逻辑上为反逻辑；INV3的输入节点，INV4的输出节点和N3的的漏极电连接，记为存储节点QB[x]；INV3的输出节点，INV4的输入节点和N4的的漏极电连接，记为存储节点Q[x]，Q[x]与QB[x]为互偶存储节点，其逻辑上为反逻辑；N1晶体管的栅极由字线控制，记为WL[x+1]，N1晶体管的源极与局部位线相连，记为LBL；N2晶体管的栅极由读字线控制，记为RWL[x+1]，N2晶体管的源极与局部位线非相连，记为LBLB；N3晶体管的栅极由字线控制，记为WL[x]；N4晶体管的栅极由读字线控制，记为RWL[x]；

双比特局部计算单元DBLCC，其中，运算模块有多个接口，分别为LBL,LBLB,以及横向读写控制字线HWL，全局位线GBL及全局位线反逻辑GBLB以及输出端口SUM；在读写模式时，HWL接至高电平，GBL与LBL电连接，GBLB与LBLB电连接，通过全局读写；在运算模式时，HWL接至低电平，GBL与LBL电隔离，GBLB与LBLB电隔离，DBLCC的权重值输入由双6T-SRAM存储单元通过LBL与LBLB导入，特征值输入由GBL和GBLB导入。