CN115223619A - 一种存内计算电路 - Google Patents

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乔树山
李润成
尚德龙
周玉梅
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Abstract

本发明涉及一种存内计算电路。电路中同或门的第一输入端输入输入数据的符号位，同或门的第二端与存储阵列中最后一个SRAM单元的Q连接，同或门的第二端输入权重的符号位；同或门的输出端与管PM1的栅极连接，管PM1和管PM2的源极与电容C1的一端连接，管PM1和管PM2的漏极与传输门T1的输出端连接，电容C1的另一端接VDD，管PM2与管PM3的栅极连接，管PM3与管PM4的源极与电容C2的一端连接，电容C2的另一端接VDD，管PM3和管PM4的漏极与传输门T1的输出端连接，传输门T1的输入端与反位线连接；管PM4的栅极输入同或门的输出结果的相反数。本发明能够提高阵列计算的并发性以及计算速度。

Description

一种存内计算电路
技术领域
本发明涉及存内计算领域，特别是涉及一种存内计算电路。
背景技术
卷积神经网络(CNNs)在大规模识别任务中的精度得到了前所未有的提高。然而，算法复杂度和内存访问限制了CNNs硬件的能量效率和加速速度。因此考虑将一部分的计算放在存储阵列中进行，但是如何在存储阵列中计算是亟待解决的问题。
发明内容
本发明的目的是提供一种存内计算电路，能够提高阵列计算的并发性以及计算速度。
为实现上述目的，本发明提供了如下方案：
一种存内计算电路，包括：1列存储阵列、同或门、管PM1、管PM2、管PM3、管PM4、传输门T1、电容C1以及电容C2；所述存储阵列包括多个并联在位线BL和反位线BLB之间SRAM单元；
所述同或门的第一输入端用于输入输入数据的符号位，所述同或门的第二端与所述存储阵列中最后一个SRAM单元的权重储存点Q连接，所述同或门的第二端用于输入权重的符号位；所述同或门的输出端与所述管PM1的栅极连接，所述管PM1的源极和所述管PM2的源极均与所述电容C1的一端连接，所述管PM1的漏极和所述管PM2的漏极均与所述传输门T1的输出端连接，所述电容C1的另一端接电源VDD，所述管PM2的栅极与所述管PM3的栅极连接，所述管PM3的源极与所述管PM4的源极均与所述电容C2的一端连接，所述电容C2的另一端接电源VDD，所述管PM3的漏极和所述管PM4的漏极均与传输门T1的输出端连接，所述传输门T1的输入端与反位线BLB连接，所述传输门的控制端用于输入传输门控制信号；所述管PM4的栅极输入所述同或门的输出结果的相反数。
可选地，每个SRAM单元的输入端与字线WL连接。
可选地，所述SRAM单元为6T SRAM单元。
可选地，当进入计算阶段时，利用传输门控制信号将所述传输门T1打开，对所述电容C1以及所述电容C2进行预充电至电源电压，并停止预充电；
所述同或门根据输入输入数据的符号位和所述存储阵列中最后一个SRAM单元的权重储存点Q中存储的权重的符号位确定输出结果；
所述电容C1以及所述电容C2根据输出结果的输出符号进行相应的放电。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明所提供的一种存内计算电路，包括：1列存储阵列、同或门、管PM1、管PM2、管PM3、管PM4、传输门T1、电容C1以及电容C2，通过同或门的输出结果的输出符号确定是电容C1或电容C2进行放电，进而将乘积反映在了正结果电容上。本发明实现了区分正负的多bit存内计算，并且可以同时将整个阵列打开，计算多组数据，且每个阵列之间互不影响，可以组合成多块，具有较高的并发性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明所提供的一种存内计算电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种存内计算电路，能够提高阵列计算的并发性以及计算速度。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
图1为本发明所提供的一种存内计算电路结构示意图，如图1所示，本发明所提供的一种存内计算电路，包括：1列存储阵列、同或门、管PM1、管PM2、管PM3、管PM4、传输门T1、电容C1以及电容C2；所述存储阵列包括多个并联在位线BL和反位线BLB之间SRAM单元；
所述同或门的第一输入端用于输入输入数据的符号位，所述同或门的第二端与所述存储阵列中最后一个SRAM单元的权重储存点Q连接，所述同或门的第二端用于输入权重的符号位；所述同或门的输出端与所述管PM1的栅极连接，所述管PM1的源极和所述管PM2的源极均与所述电容C1的一端连接，所述管PM1的漏极和所述管PM2的漏极均与所述传输门T1的输出端连接，所述电容C1的另一端接电源VDD，所述管PM2的栅极与所述管PM3的栅极连接，所述管PM3的源极与所述管PM4的源极均与所述电容C2的一端连接，所述电容C2的另一端接电源VDD，所述管PM3的漏极和所述管PM4的漏极均与传输门T1的输出端连接，所述传输门T1的输入端与反位线BLB连接，所述传输门的控制端用于输入传输门控制信号；所述管PM4的栅极输入所述同或门的输出结果的相反数。
当进入计算阶段时，利用传输门控制信号将所述传输门T1打开，对所述电容C1以及所述电容C2进行预充电至电源电压，并停止预充电；
所述同或门根据输入输入数据的符号位和所述存储阵列中最后一个SRAM单元的权重储存点Q中存储的权重的符号位确定输出结果；
所述电容C1以及所述电容C2根据输出结果的输出符号进行相应的放电。
作为一个具体的实施例，将输入数据进行脉冲宽度调制，并将调制后的数据通过相应的字线WL输入SRAM单元中，如图1所示，输入[0]输入字线WL[0]，输入[1]输入字线WL[1]，输入[2]输入字线WL[2]，输入[n]输入字线WL[n]。
输入信号的符号会与所述存储阵列中最后一个SRAM单元的权重储存点Q中存储的权重的符号位进行同或运算，当同或结果为1(符号同为正，或同为负，乘积结果为正)此时，输出结果的输出符号sign为1，sign的相反数sign’为0，则sign’对应的PMOS管打开，给对应的电容放电，也就是乘积反映在了正结果电容上，若二者符号相异(一正一负)则乘积结果为负。
作为一个具体的实施例，所述SRAM单元为6T SRAM单元。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (4)

1.一种存内计算电路，其特征在于，包括：1列存储阵列、同或门、管PM1、管PM2、管PM3、管PM4、传输门T1、电容C1以及电容C2；所述存储阵列包括多个并联在位线BL和反位线BLB之间SRAM单元；
所述同或门的第一输入端用于输入输入数据的符号位，所述同或门的第二端与所述存储阵列中最后一个SRAM单元的权重储存点Q连接，所述同或门的第二端用于输入权重的符号位；所述同或门的输出端与所述管PM1的栅极连接，所述管PM1的源极和所述管PM2的源极均与所述电容C1的一端连接，所述管PM1的漏极和所述管PM2的漏极均与所述传输门T1的输出端连接，所述电容C1的另一端接电源VDD，所述管PM2的栅极与所述管PM3的栅极连接，所述管PM3的源极与所述管PM4的源极均与所述电容C2的一端连接，所述电容C2的另一端接电源VDD，所述管PM3的漏极和所述管PM4的漏极均与传输门T1的输出端连接，所述传输门T1的输入端与反位线BLB连接，所述传输门的控制端用于输入传输门控制信号；所述管PM4的栅极输入所述同或门的输出结果的相反数。
2.根据权利要求1所述的一种存内计算电路，其特征在于，每个SRAM单元的输入端与字线WL连接。
3.根据权利要求1所述的一种存内计算电路，其特征在于，所述SRAM单元为6T SRAM单元。
4.根据权利要求1所述的一种存内计算电路，其特征在于，当进入计算阶段时，利用传输门控制信号将所述传输门T1打开，对所述电容C1以及所述电容C2进行预充电至电源电压，并停止预充电；
所述同或门根据输入输入数据的符号位和所述存储阵列中最后一个SRAM单元的权重储存点Q中存储的权重的符号位确定输出结果；
所述电容C1以及所述电容C2根据输出结果的输出符号进行相应的放电。
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CN117219140A (zh) * 2023-11-03 2023-12-12 安徽大学 基于8t-sram和电流镜的存内计算电路

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* Cited by examiner, † Cited by third party
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