CN114944180B - 一种基于复制列的可配权重脉冲发生装置 - Google Patents

一种基于复制列的可配权重脉冲发生装置 Download PDF

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Abstract

本发明涉及一种基于复制列的可配权重脉冲发生装置。该可配权重脉冲发生装置包括：预充模块、复制列模块、负载电容模块、脉冲发生及整形模块和输出选择模块；其中，电源与预充模块连接；预充模块与复制列模块连接；复制列模块与负载电容模块连接；负载电容模块与脉冲发生及整形模块连接；脉冲发生及整形模块与输出选择模块连接；预充模块用于预充电荷；复制列模块用于生成不同宽度的脉冲；负载电容模块用于存储预充电荷并放电；脉冲发生及整形模块用于波形整形；输出选择模块用于脉冲发生及整形模块中整形后的波形进行选择输出。基于本发明提供的这一装置结构，能够有效抑制工艺偏差对存算电路的影响。

Description

一种基于复制列的可配权重脉冲发生装置
技术领域
本发明涉及电子器件技术领域，特别是涉及一种基于复制列的可配权重脉冲发生装置。
背景技术
深度神经网络(DNN)规模的空前增长导致了现代机器学习(ML)加速器中大量数据需要从片外存储器移动到片内处理核心。目前产业界正在探索在存储器阵列中执行模拟DNN计算的存内计算(CIM)设计，通过在内存中实现并行数据处理来降低DNN处理器的能耗，CIM允许通过激活多行在每列中执行MAC操作，而不是像在传统内存中那样逐行访问原始数据。这大大减少了生成的中间数据量，能够有效提升系统的性能和能效。
在模拟域通过晶体管的充放电代表输入与权重的乘累加计算是完成存内计算的一种方式。充放电时间通常用施加于计算电路内晶体管栅极的单位脉冲表示，但由于工艺、温度、电压等环境差异，生成可以精准控制充放电通路晶体管的单位脉冲一直是工业界的难题。通常情况下采用延时链来实现存算电路中的脉冲发生装置，但延时链受工艺偏差影响较大，不能很好地跟随存算单元的充放电特性。
发明内容
本发明的目的是提供一种基于复制列的可配权重脉冲发生装置，能够有效抑制工艺偏差对存算电路的影响。
为实现上述目的，本发明提供了如下方案：
一种基于复制列的可配权重脉冲发生装置，包括：预充模块、复制列模块、负载电容模块、脉冲发生及整形模块和输出选择模块；
所述预充模块与所述复制列模块连接；所述复制列模块与所述负载电容模块连接；所述负载电容模块与所述脉冲发生及整形模块连接；所述脉冲发生及整形模块与所述输出选择模块连接；
所述预充模块用于预充电荷；所述复制列模块用于生成不同宽度的脉冲；所述负载电容模块用于存储所述预充电荷并放电；所述脉冲发生及整形模块用于波形整形；所述输出选择模块用于所述脉冲发生及整形模块中整形后的波形进行选择输出。
优选地，所述预充模块包括电源和多个PMOS管；
多个所述PMOS管的栅极均连接有控制信号；多个所述PMOS管的源极均与所述电源连接；多个所述PMOS管的漏极均与所述复制列模块连接。
优选地，所述复制列模块包括：多个位单元列；
所述位单元列的位线与所述PMOS管的漏极连接；第i个位单元列中有2i-1个字线连接有激活信号Activate。
优选地，每一所述位单元列均包括多个位单元。
优选地，所述位单元列的个数和所述PMOS管的个数均为4。
优选地，每一所述位单元列均包括的位单元的个数为8。
优选地，所述位单元为6T-SRAM单元。
优选地，所述负载电容模块包括：多个电容；
所述电容的一端与所述位单元列的位线一一对应连接；所述电容的另一端接地。
优选地，所述脉冲发生及整形模块包括：多个反相器、多个驱动器和多个异或门；
多个所述反相器的输入端与多个所述位单元列的位线一一对应连接；多个所述反相器的输出端与多个所述驱动器的输入端一一对应连接；多个所述驱动器的输出端与多个所述异或门的第一输入端一一对应连接；多个所述异或门的第二输入端均与所述激活信号连接；多个所述异或门的输出端均与所述输出选择模块连接。
优选地，所述输出选择模块包括选择器；
所述选择器的输入端与多个所述异或门的输出端连接；所述选择器的控制信号为2bit选择信号；所述2bit选择信号用于选择所述异或门输出的整形后的不同宽度的脉冲信号；所述选择器的输出端用于输出所述2bit选择信号选择的脉冲信号。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供的基于复制列的可配权重脉冲发生装置，包括：预充模块、复制列模块、负载电容模块、脉冲发生及整形模块和输出选择模块；其中，预充模块与复制列模块连接；复制列模块与负载电容模块连接；负载电容模块与脉冲发生及整形模块连接；脉冲发生及整形模块与输出选择模块连接；预充模块用于预充电荷；复制列模块用于生成不同宽度的脉冲；负载电容模块用于存储预充电荷并放电；脉冲发生及整形模块用于波形整形；输出选择模块用于脉冲发生及整形模块中整形后的波形进行选择输出。基于本发明提供的这一可配权重脉冲发生装置的具体结构，能够有效抑制工艺偏差对存算电路的影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提供的基于复制列的可配权重脉冲发生装置的结构示意图；
图2为本发明实施例提供的位单元的结构示意图。
符号说明：
1-预充模块，2-复制列模块，3-负载电容模块，4-脉冲发生及整形模块，5-输出选择模块。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于复制列的可配权重脉冲发生装置，能够有效抑制工艺偏差对存算电路的影响。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1所示，本发明提供的基于复制列的可配权重脉冲发生装置，包括：预充模块1、复制列模块2、负载电容模块3、脉冲发生及整形模块4和输出选择模块5。
预充模块1与复制列模块2连接。复制列模块2与负载电容模块3连接。负载电容模块3与脉冲发生及整形模块4连接。脉冲发生及整形模块4与输出选择模块5连接。
预充模块1用于预充电荷。复制列模块2用于生成不同宽度的脉冲。负载电容模块3用于存储预充电荷并放电。脉冲发生及整形模块4用于波形整形。输出选择模块5用于脉冲发生及整形模块4中整形后的波形进行选择输出。
其中，预充模块1包括电源VDD和多个PMOS管。
多个PMOS管的栅极均连接有控制信号Pre_Charge，以控制PMOS管的通断。多个PMOS管的源极均与电源VDD连接。多个PMOS管的漏极均与复制列模块2连接。
复制列模块2包括：多个位单元列。
位单元列的位线与PMOS管的漏极连接。第i个位单元列中有2i-1个字线连接有激活信号Activate，例如，第一列中1个位单元的字线连接激活信号Activate，其余字线接地；第二列中2个位单元的字线连接激活信号Activate，其余字线接地；第三列中4个位单元的字线连接激活信号Activate，其余字线接地；以此类推，后一列中位单元的字线连接激活信号Activate的数量为前一列的2倍。每一位单元列均包括多个位单元。位单元为存储权重为0的6T-SRAM单元。6T-SRAM单元的具体结构如图2所示，其由6个晶体管组成，管M1和管M2均为PMOS管，管M3、管M4、管M5和管M6均为NMOS管。其中，管M5和管M6为传输管，管M5和管M6的栅极均由字线(Word Line, WL)控制，管M5的源极接位线BL，管M5的漏极接权重存储点Q。管M6的漏极接权重存储点QB，管M6的源极接反位线BLB，反位线BLB接电源VDD。管M2的栅极和源极均接电源VDD，管M2的漏极接权重存储点Q。管M4的栅极接管M2栅极(即与电源VDD相接)，管M4的漏极接权重存储点Q，管M4的源极接地。由于管M4的栅极为高电平，处于导通状态，即权重存储点Q=0。
权重存储点Q与管M1和管M3共同的栅极连接，管M1处于导通状态，将电源VDD与权重存储点QB连通，故QB=1。
整个Bitcell权重存储以权重存储点Q储值为准，即复制列模块2中所有位单元权重存储点Q的存储值均为0。
负载电容模块3包括：多个容值等同的电容。
电容的一端与位单元列的位线一一对应连接。电容的另一端接地。
脉冲发生及整形模块4包括：多个反相器、多个驱动器和多个异或门。
多个反相器的输入端与多个位单元列的位线一一对应连接。多个反相器的输出端与多个驱动器的输入端一一对应连接。多个驱动器的输出端与多个异或门的第一输入端一一对应连接。多个异或门的第二输入端均与激活信号Activate连接。多个异或门的输出端均与输出选择模块5连接。
输出选择模块5包括选择器。
选择器的输入端与多个异或门的输出端连接。选择器的控制信号为2bit选择信号SEL[1:0]。2bit选择信号SEL[1:0]用于选择异或门输出的整形后的不同宽度的脉冲信号。选择器的输出端用于输出2bit选择信号SEL[1:0]选择的脉冲信号。
下面以采用4列位单元列，每一位单元列中包括8个位单元为例，对上述提供的基于复制列的可配权重脉冲发生装置的具体工作原理进行说明，在实际应用过程中，位单元列的个数及其包含的位单元的个数，以及所采用的PMOS管的个数、电容的个数、反相器的个数、驱动器、异或门等个数均可以根据实际需要进行设置，不作为本发明的具体限定。
首先预充模块使能，控制信号Pre_Charge=0，预充模块的四个PMOS管处于导通状态，将位线BL预充到电源VDD，之后控制信号Pre_Charge=1关闭预充模块。随后激活信号Activate变为高电平，复制列模块中字线WL与激活信号Activate相连的位单元开启，位线BL向位单元Bitcell放电，第一列有1个位单元Bitcell开启，第二列有2个位单元Bitcell开启，第三列有4个位单元Bitcell开启，第4列有8个位单元Bitcell开启，由于各列开启位单元的个数（分别为1，2，4，8个单元）不同，放电速度不同，因此，位线BL上电容由电源VDD放电到低电平的时间不同。在激活信号Activate未使能时，即Activate=0时，位线电容还未经历放电，此时，电容为高电平，经过反相器和驱动器后，异或门的两个输入端均为低电平，故脉冲发生及整形模块中异或门输出是低电平；在激活信号Activate变为高电平时，即Activate=1，连接位线的电容开始开启对应的位单元放电，放电期间脉冲发生及整形模块中异或门输出变为高电平，在位线BL放电到低电平后，异或门输出变为低电平，因此不同放电速度的位单元列能够生成不同宽度的脉冲。最后通过一个四选一选择器选择需要的脉冲宽度，选择器的选择信号即为权重配置信号SEL[1:0]。
基于上述描述，本发明提供的基于复制列的可配置权重脉冲发生装置，可以在存内计算芯片工作中生成等比例宽度脉冲，同时可抑制工艺偏差对存算电路运算结果的影响。主要实现原理是：采用复制列的方式，根据2比特权重配置信号选择每一列不同的放电位单元，由于放电位单元数量的不同，每列位线电容的放电时间不同，从而形成不同比例的脉冲宽度。在以脉宽形式控制电流完成模拟域存内计算的实现方案中，精准且能够抑制工艺偏差影响的脉冲生成电路极其重要。在本发明中，通过复制列中不同数量位单元放电能力差异所形成的成比例脉冲能够有效跟随存算阵列的工艺偏差，相比于传统基于延迟链的脉冲发生装置，能够有效抑制工艺偏差对存算电路的影响。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种基于复制列的可配权重脉冲发生装置，其特征在于，包括：预充模块、复制列模块、负载电容模块、脉冲发生及整形模块和输出选择模块；
所述预充模块与所述复制列模块连接；所述复制列模块与所述负载电容模块连接；所述负载电容模块与所述脉冲发生及整形模块连接；所述脉冲发生及整形模块与所述输出选择模块连接；
所述预充模块用于预充电荷；所述复制列模块用于生成不同宽度的脉冲；所述负载电容模块用于存储所述预充电荷并放电；所述脉冲发生及整形模块用于波形整形；所述输出选择模块用于所述脉冲发生及整形模块中整形后的波形进行选择输出；
所述预充模块包括：电源和多个PMOS管；
多个所述PMOS管的栅极均连接有控制信号；多个所述PMOS管的源极均与所述电源连接；多个所述PMOS管的漏极均与所述复制列模块连接；
所述复制列模块包括：多个位单元列；
所述位单元列的位线与所述PMOS管的漏极连接；第i个位单元列中有2i-1个字线连接有激活信号；
所述负载电容模块包括：多个电容；
所述电容的一端与所述位单元列的位线一一对应连接；所述电容的另一端接地；
所述脉冲发生及整形模块包括：多个反相器、多个驱动器和多个异或门；
多个所述反相器的输入端与多个所述位单元列的位线一一对应连接；多个所述反相器的输出端与多个所述驱动器的输入端一一对应连接；多个所述驱动器的输出端与多个所述异或门的第一输入端一一对应连接；多个所述异或门的第二输入端均与所述激活信号连接；多个所述异或门的输出端均与所述输出选择模块连接。
2.根据权利要求1所述的基于复制列的可配权重脉冲发生装置，其特征在于，每一所述位单元列均包括多个位单元。
3.根据权利要求2所述的基于复制列的可配权重脉冲发生装置，其特征在于，所述位单元列的个数和所述PMOS管的个数均为4。
4.根据权利要求2所述的基于复制列的可配权重脉冲发生装置，其特征在于，每一所述位单元列包括的位单元的个数为8。
5.根据权利要求2所述的基于复制列的可配权重脉冲发生装置，其特征在于，所述位单元为6T-SRAM单元。
6.根据权利要求1所述的基于复制列的可配权重脉冲发生装置，其特征在于，所述输出选择模块包括：选择器；
所述选择器的输入端与多个所述异或门的输出端连接；所述选择器的控制信号为2bit选择信号；所述2bit选择信号用于选择所述异或门输出的整形后的不同宽度的脉冲信号；所述选择器的输出端用于输出所述2bit选择信号选择的脉冲信号。
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