CN112133348B - 一种基于6t单元的存储单元、存储阵列和存内计算装置 - Google Patents

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Abstract

本发明涉及一种基于6T单元的存储单元，所述存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、NMOS管T9、NMOS管T10、电容C_U、电容C_D、字线WL、位线BL、位线BLB、读位线RBL_L、计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D、差分信号端CWLB_D和读位线RBL_R。本发明电路仅在计算过程中电容两端电压有变化时导通，通过电容耦合的计算方式节省了功耗，提高了能量效率。

Description

一种基于6T单元的存储单元、存储阵列和存内计算装置
技术领域
本发明涉及存内计算技术领域，特别是涉及一种基于6T单元的存储单元、存储阵列和存内计算装置。
背景技术
深度神经网络（DNNs）和卷积神经网络（CNNs）在大规模识别任务中的精度得到了前所未有的提高。为了解决算法复杂度和内存访问限制的问题，在最近的算法中，权重和神经元激活被二进制化为+1或者−1，使得权重和输入激活之间的乘法成为XNOR运算，XNOR运算的累积成为这些XNOR结果的比特数。
但在做XNOR运算时，传统的片上静态随机存取存储器SRAM需要逐行访问，吞吐量低。
传统单bit输入乘单bit权重的计算方式效率较低，计算吞吐量没有相对优势；权重存储使用8T结构会增加工艺成本；且在计算过程中，传统计算方式会存在输出位线漏电导致泄露功耗问题。
发明内容
基于此，本发明的目的是提供一种基于6T单元的存储单元、存储阵列和存内计算装置，以提高能量效率。
为实现上述目的，本发明提供了如下方案：
一种基于6T单元的存储单元，所述存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、NMOS管T9、NMOS管T10、电容C_U、电容C_D、字线WL、位线BL、位线BLB、读位线RBL_L、计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D、差分信号端CWLB_D和读位线RBL_R；
所述PMOS管T1的源极和所述PMOS管T2的源极均连接电源VDD，所述PMOS管T1的栅极分别与所述PMOS管T2的漏极、所述NMOS管T3的栅极、所述NMOS管T4的漏极、所述NMOS管T6的源极、所述NMOS管T10的栅极和所述NMOS管T8的栅极连接，所述PMOS管T2的栅极分别与所述PMOS管T1的漏极、所述NMOS管T3的漏极、所述NMOS管T4的栅极、所述NMOS管T5的源极、所述NMOS管T9的栅极和所述NMOS管T7的栅极连接，所述NMOS管T3的源极和所述NMOS管T4的源极均与公共端VSS连接，所述NMOS管T5的栅极和所述NMOS管T6的栅极均与所述字线WL连接，所述NMOS管T5的漏极与所述位线BL连接，所述NMOS管T6的漏极与所述位线BLB连接；
所述NMOS管T9的漏极与所述差分信号端CWLB_U连接，所述NMOS管T9的源极和所述NMOS管T10的源极均与连接电容C_U的第一端连接，电容C_U的第二端连接所述读位线RBL_L，所述NMOS管T10的漏极与所述计算字线CWL_U连接；
所述NMOS管T7的漏极与所述计算字线CWL_D连接，所述NMOS管T7的源极和所述NMOS管T8的源极均与连接电容C_D的第一端连接，电容C_D的第二端连接所述读位线RBL_R，所述NMOS管T8的漏极与所述差分信号端CWLB_D连接。
本发明还公开了一种存储阵列，所述存储阵列包括矩阵式排列的多个所述的基于6T单元的存储单元；
各行基于6T单元的存储单元中，各所述NMOS管T10的漏极均与所述计算字线CWL_U连接，各所述NMOS管T9的漏极均与所述差分信号端CWLB_U连接，各所述NMOS管T7的漏极均与所述计算字线CWL_D连接，各所述NMOS管T8的漏极均与所述差分信号端CWLB_D连接；
各列基于6T单元的存储单元中，各所述NMOS管T5的漏极均与所述位线BL连接，各所述NMOS管T6的漏极均与所述位线BLB连接，各电容C_U的第二端均与所述读位线RBL_L连接，各电容C_D的第二端均与所述读位线RBL_R连接。
可选地，所述存储阵列为256行存储单元，64列存储单元。
本发明还公开了一种存内计算装置，所述存内计算装置包括所述的存储阵列，用于累加读位线RBL_L上的模拟电压，累加读位线RBL_R上的模拟电压；
所述存内计算装置还包括：
读写位线控制模块，分别与位线BL和位线BLB连接，用于所述位线BL和所述位线BLB的预充电；
计算字线译码和驱动模块，分别与计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D和差分信号端CWLB_D连接；
字线地址译码器，与字线WL连接。
可选地，所述存内计算装置还包括模数转换器，与所述存储阵列连接，用于将所述模拟电压转换为数字信号。
可选地，各所述读位线RBL_L连接一个模数转换器，各读位线RBL_R连接一个模数转换器。
可选地，所述存内计算装置还包括时序控制器，分别与所述计算字线译码和驱动模块、所述读写位线控制模块和所述字线地址译码器连接，用于发送时序控制信号。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明公开了一种基于6T单元的存储单元、存储阵列和存内计算装置，存储单元中的运算部分，采用权重复用的计算方法，同一个权重可由两个不同输入对其进行乘累加操作，权重复用计算方案将计算能力提升了一倍，且同时将存储权重的6T单元减少一半，减少了工艺制造成本，存储单元中计算电路的计算采用电容并联相加，在电荷域对电荷进行模拟相加的累加方式，在保持阶段电容所在电路相当于断路，使得电路无泄漏功耗，电路仅在计算过程中电容两端电压有变化时导通，通过电容耦合的计算方式节省了功耗，提高了能量效率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种基于6T单元的存储单元结构示意图；
图2为本发明一种基于6T单元的存储单元详细结构示意图；
图3为本发明一种存内计算装置结构示意图；
图4为本发明乘累加操作表；
图5为本发明预充阶段各节点电压示意图；
图6为本发明读位线RBL_L充电示意图；
图7为本发明读位线RBL_L放电示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明的目的是提供一种基于6T单元的存储单元、存储阵列和存内计算装置，以提高能量效率。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
如图1-2所示，本发明公开了一种基于6T单元的存储单元，所述存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、NMOS管T9、NMOS管T10、电容C_U、电容C_D、字线WL、位线BL、位线BLB、读位线RBL_L、计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D、差分信号端CWLB_D和读位线RBL_R。
所述PMOS管T1的源极和所述PMOS管T2的源极均连接电源VDD，所述PMOS管T1的栅极分别与所述PMOS管T2的漏极、所述NMOS管T3的栅极、所述NMOS管T4的漏极、所述NMOS管T6的源极、所述NMOS管T10的栅极和所述NMOS管T8的栅极连接，所述PMOS管T2的栅极分别与所述PMOS管T1的漏极、所述NMOS管T3的漏极、所述NMOS管T4的栅极、所述NMOS管T5的源极、所述NMOS管T9的栅极和所述NMOS管T7的栅极连接，所述NMOS管T3的源极和所述NMOS管T4的源极均与公共端VSS连接，所述NMOS管T5的栅极和所述NMOS管T6的栅极均与所述字线WL连接，所述NMOS管T5的漏极与所述位线BL连接，所述NMOS管T6的漏极与所述位线BLB连接。所述NMOS管T5的源极为权重存储点Q，所述NMOS管T6的源极为权重存储点QB。
所述NMOS管T9的漏极与所述差分信号端CWLB_U连接，所述NMOS管T9的源极和所述NMOS管T10的源极均与连接电容C_U的第一端连接，电容C_U的第二端连接所述读位线RBL_L，所述NMOS管T10的漏极与所述计算字线CWL_U连接；
所述NMOS管T7的漏极与所述计算字线CWL_D连接，所述NMOS管T7的源极和所述NMOS管T8的源极均与电容C_D的第一端连接，电容C_D的第二端连接所述读位线RBL_R，所述NMOS管T8的漏极与所述差分信号端CWLB_D连接。
如图3所示，本发明还公开了一种存储阵列，所述存储阵列包括矩阵式排列的多个所述的基于6T单元的存储单元；
各行基于6T单元的存储单元中，各所述NMOS管T10的漏极均与所述计算字线CWL_U连接，各所述NMOS管T9的漏极均与所述差分信号端CWLB_U连接，各所述NMOS管T7的漏极均与所述计算字线CWL_D连接，各所述NMOS管T8的漏极均与所述差分信号端CWLB_D连接；
各列基于6T单元的存储单元中，各所述NMOS管T5的漏极均与所述位线BL连接，各所述NMOS管T6的漏极均与所述位线BLB连接，各电容C_U的第二端均与所述读位线RBL_L连接，各电容C_D的第二端均与所述读位线RBL_R连接。
所述存储阵列为256行存储单元，64列存储单元。
如图3所示，本发明还公开了一种存内计算装置，所述存内计算装置包括所述的存储阵列，用于累加读位线RBL_L上的模拟电压，累加读位线RBL_R上的模拟电压。
所述存内计算装置还包括：
读写位线控制模块，分别与位线BL和位线BLB连接，用于所述位线BL和所述位线BLB的预充电，与字线地址译码器配合将初始权重写入存储单元。
计算字线译码和驱动模块，分别与计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D和差分信号端CWLB_D连接，根据输入的不同将不同的计算电压馈入存储单元。
字线地址译码器，与字线WL连接，与读写位线控制模块配合将初始权重写入存储单元。
所述存内计算装置还包括模数转换器，与所述存储阵列连接，用于将所述模拟电压转换为数字信号。
各所述读位线RBL_L连接一个模数转换器，各读位线RBL_R连接一个模数转换器。
所述存内计算装置还包括时序控制器，分别与所述计算字线译码和驱动模块、所述读写位线控制模块和所述字线地址译码器连接，用于发送时序控制信号。
图3公开的存内计算装置为电容耦合计算SRAM（Capacitive Coupling ComputingSRAM,C3SRAM），包括一个读写位线控制模块(R/W BitLine Control)①，一个计算字线译码和驱动模块(Compute World Line Decoder/Driver, CWL Driver)②，一个256×64的定制计算单元阵列③(存储阵列)，一个时序控制器(Timing Control)④，一个模数转换器阵列(Flash ADC)⑤，一个字线地址译码器(WL Address Decoder)⑥。
存储阵列③中的存储单元为基于6T的电容耦合基本存内计算单元。其中管T1—管T6构成经典的SRAM存储单元用于存储权重值。其中差分的权重值分别存储于Q点和QB点。字线WL连接至NMOS管T5和NMOS管T6的栅极，NMOS管T5简称管T5，NMOS管T6简称管T6，字线WL控制传输管管T5和管T6的通断，位线BL连接管T5的漏极，位线BLB连接管T6的源极，将位线BL和位线BLB预充后经过字线WL选通可以对Q点和QB的权重值进行读写。
在6T单元上面部分的NMOS管T9和NMOS管T10以及上部电容（电容C_U）构成第一部分计算电路，NMOS管T9简称管T9，NMOS管T10简称管T10，其中，权重存储节点Q连接管T9的栅极，权重存储节点QB连接管T10的栅极，计算字线CWL_U以及其差分信号端CWLB_U为输入，控制管T9和管T10的通断。上部电容（电容C_U）为计算电容，通过输入与权重做乘法控制A点（管T9的源极）电压后将电压变化通过计算电容（电容C_U）转换为电流在左边读位线（读位线RBL_L）上进行充放电的积累，一列共256个计算单元在读位线RBL_L进行的充放电积累，充放电积累结果最终输入读位线RBL_L Flash ADC进行数字化后再输出。
在6T单元下面部分的NMOS管T7和NMOS管T8以及下部电容（电容C_D）构成第二部分计算电路，NMOS管T7简称管T7，NMOS管T8简称管T8，其中，权重存储节点Q连接管T7的栅极，权重存储节点QB连接管T8的栅极，计算字线CWL_D以及计算字线CWL_D的差分信号端CWLB_D为输入，控制T7和管T8的通断，下部电容（电容C_D）为计算电容，通过输入与权重做乘法控制B点（管T7的源极）电压后将电压变化通过计算电容转换为电流在右边读位线RBL_R上进行充放电的积累，一列共256个计算单元在读位线RBL_R进行的充放电积累，充放电积累结果最终输入读位线RBL_R Flash ADC进行数字化后再输出。
本发明基于6T单元的存储单元的计算原理如图4-7所示，图4为乘累加操作表，以第一部分计算电路为例，其中计算字线CWL_U和计算字线CWL_U的差分信号端CWLB_U为输入，VDR电压为0.8V，复位电压VRST=0.4V；Q点及QB点存储权重，Q点高电平表示权重Wight=+1，Q点低电平表示权重Weight=-1，其中高电平VDD=1V；Input=+1时，计算字线CWL_U电压为VDR，差分信号端CWLB_U电压为0，Input=-1时，计算字线CWL_U电压为0，差分信号端CWLB_U电压为VDR，Input=0时或Input为Reset时，计算字线CWL_U电压为VRST，差分信号端CWLB_U电压为VRST；图4黑色加粗框中的为乘法计算结果，表示在A点电压，A点电压会通过电容C_U转换为电流最终在读位线RBL_L上累加完成乘累加操作。
计算过程分为两个步骤：每个过程都在半个周期内完成。
在步骤1中，每列的读位线RBL_L和读位线RBL_R通过页脚TFT预充电到VRST=0.5VDR。在与乘累加输出0（标称值为0.4V）对应的电压附近设置为VRST。这样做是为了最小化读位线RBL_L和读位线RBL_R节点上的电压摆幅，因为二进制神经网络中的典型乘累加输出具有接近0值的窄分布。在同一步骤中，每行的计算字线CWL_U，差分信号端CWLB_U，计算字线CWL_D以及差分信号端CWLB_D同样重置为VRST，以使位单元电容C_U和电容C_D上没有电势。在此步骤中，电容有效地并联布置，各电容C_U与读位线RBL_L并联，各电容C_D与读位线RBL_R并联，如图5所示，电容C_U两端均重置为相同的电压，均为0.4V。
在步骤2，页脚TFT被关闭。256个输入激活信号并行应用于256个计算字线CWL_U/计算字线CWLB_U。对于Input=+1，计算字线CWL_U从VRST驱动到VDR，而差分信号端CWLB_U被驱动到VSS。当Input=0时，计算字线CWL_U和差分信号端CWLB_U均保持在VRST，而不会消耗动态功率。当权重为+1（-1）时，通过管T9或管T10倾斜的电压在计算电路中通过电容器C_U（〜4fF）感应出位移电流。
根据图4乘累加操作表中，计算字线CWL_U=0.8V，当权重Weight=-1时，Q=0，QB=1，管T10导通，A点电压将由0.4V变为0.8V，电容C_U两端电压的变化将对RBL_L进行充电，计算电路如图6所示。
根据图4乘累加操作表，CWL_U=0.4V，当权重Weight=1时，Q=1，QB=0，管T9导通，A点电压将由0.4V变为0V，电容C_U两端电压的变化将对RBL_L进行放电，计算电路如图7所示。
本发明一种基于6T单元的存储单元、存储阵列和存内计算装置的技术效果为：
1）本发明设计的存内计算单元采用经典6T单元做权重值存储，比8T结构减小了工艺制造和设计成本，相比传统的存算运算单元中采用的8T存储权重单元更具有双端读出权重的优势，且因为权重值连接至计算管(管7、管8、管9和管10)的栅极，所以在计算过程中对权重并无读写干扰。
2）本发明设计的存内计算基本单元中运算部分，采用权重复用的计算方法，同一个权重可由两个不同输入对其进行乘累加操作。相比传统的单一输入与单一权重做乘累加运算，权重复用计算方案将计算能力提升了一倍，且同时将存储权重的6T单元减少一半，减少了工艺制造成本。
3）本发明设计的存内计算基本单元计算电路的计算采用电容并联相加在电荷域对电荷进行模拟相加的累加方式，在保持阶段电容所在电路相当于断路，使得电路无泄漏功耗，电路仅在计算过程中电容两端电压有变化时导通。这种电容耦合的计算方式极大的节省了功耗。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种基于6T单元的存储单元，其特征在于，所述存储单元包括PMOS管T1、PMOS管T2、NMOS管T3、NMOS管T4、NMOS管T5、NMOS管T6、NMOS管T7、NMOS管T8、NMOS管T9、NMOS管T10、电容C_U、电容C_D、字线WL、位线BL、位线BLB、读位线RBL_L、计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D、差分信号端CWLB_D和读位线RBL_R；
所述PMOS管T1的源极和所述PMOS管T2的源极均连接电源VDD，所述PMOS管T1的栅极分别与所述PMOS管T2的漏极、所述NMOS管T3的栅极、所述NMOS管T4的漏极、所述NMOS管T6的源极、所述NMOS管T10的栅极和所述NMOS管T8的栅极连接，所述PMOS管T2的栅极分别与所述PMOS管T1的漏极、所述NMOS管T3的漏极、所述NMOS管T4的栅极、所述NMOS管T5的源极、所述NMOS管T9的栅极和所述NMOS管T7的栅极连接，所述NMOS管T3的源极和所述NMOS管T4的源极均与公共端VSS连接，所述NMOS管T5的栅极和所述NMOS管T6的栅极均与所述字线WL连接，所述NMOS管T5的漏极与所述位线BL连接，所述NMOS管T6的漏极与所述位线BLB连接；
所述NMOS管T9的漏极与所述差分信号端CWLB_U连接，所述NMOS管T9的源极和所述NMOS管T10的源极均与连接电容C_U的第一端连接，电容C_U的第二端连接所述读位线RBL_L，所述NMOS管T10的漏极与所述计算字线CWL_U连接；
所述NMOS管T7的漏极与所述计算字线CWL_D连接，所述NMOS管T7的源极和所述NMOS管T8的源极均与电容C_D的第一端连接，电容C_D的第二端连接所述读位线RBL_R，所述NMOS管T8的漏极与所述差分信号端CWLB_D连接。
2.一种存储阵列，其特征在于，所述存储阵列包括矩阵式排列的多个权利要求1所述的基于6T单元的存储单元；
各行基于6T单元的存储单元中，各所述NMOS管T10的漏极均与所述计算字线CWL_U连接，各所述NMOS管T9的漏极均与所述差分信号端CWLB_U连接，各所述NMOS管T7的漏极均与所述计算字线CWL_D连接，各所述NMOS管T8的漏极均与所述差分信号端CWLB_D连接；
各列基于6T单元的存储单元中，各所述NMOS管T5的漏极均与所述位线BL连接，各所述NMOS管T6的漏极均与所述位线BLB连接，各电容C_U的第二端均与所述读位线RBL_L连接，各电容C_D的第二端均与所述读位线RBL_R连接。
3.根据权利要求2所述的存储阵列，其特征在于，所述存储阵列为256行64列存储单元。
4.一种存内计算装置，其特征在于，所述存内计算装置包括权利要求2-3任一项所述的存储阵列，用于累加读位线RBL_L上的模拟电压，累加读位线RBL_R上的模拟电压；
所述存内计算装置还包括：
读写位线控制模块，分别与位线BL和位线BLB连接，用于所述位线BL和所述位线BLB的预充电；
计算字线译码和驱动模块，分别与计算字线CWL_U、差分信号端CWLB_U、计算字线CWL_D和差分信号端CWLB_D连接；
字线地址译码器，与字线WL连接。
5.根据权利要求4所述的存内计算装置，其特征在于，所述存内计算装置还包括模数转换器，与所述存储阵列连接，用于将所述模拟电压转换为数字信号。
6.根据权利要求5所述的存内计算装置，其特征在于，各所述读位线RBL_L连接一个模数转换器，各读位线RBL_R连接一个模数转换器。
7.根据权利要求4所述的存内计算装置，其特征在于，所述存内计算装置还包括时序控制器，分别与所述计算字线译码和驱动模块、所述读写位线控制模块和所述字线地址译码器连接，用于发送时序控制信号。
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