CN114038492B - 一种多相采样存内计算电路 - Google Patents

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Abstract

本发明公开一种多相采样存内计算电路，包括时序控制模块，符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器。通过时序控制模块控制该存内计算电路实现点乘累加运算，利用多相时钟控制钟控灵敏放大器判决位线放电状态的变化，实现在特定时钟速率下对点乘累加转换模块输出的精确判决，最终利用m+1相时钟实现在1个周期内输出m+1位宽的点乘累加运算结果。本发明通过多相采样提高点乘累加运算模数转换速度，进一步提升了计算速度。

Description

一种多相采样存内计算电路
技术领域
本发明涉及集成电路技术领域，具体涉及一种多相采样存内计算电路。
背景技术
在常规计算处理中，由于数据处理和数据存储单元在物理上是分开的，因此在计算期间需要来回穿梭大量数据，而这会产生通常称为“冯·诺依曼瓶颈”的性能瓶颈。这种物理隔离和相关的数据传输可以说是传统计算系统的主要障碍之一，因为内存访问通常比处理器操作消耗100至1000倍的能量。为此，人们想出了内存和处理的单元以某种形式共存的方法来减小这一性能瓶颈，存内计算就是这种方法。在存内计算中，计算是通过利用组织为“计算内存”单元的存储设备的物理属性来执行的；这样内存就不仅仅是一个存储器，还是一个计算器。这样一来，在存储/读取数据的时候就同时完成了运算，因此大大减少了计算过程中数据存取的功耗。
已有的存内计算解决方案中，采用高精度ADC实现多级参考量化电平，并采用无时钟控制的灵敏放大器实现模拟和数字的转换，如图1所示。然而，在一个时钟周期内根据参考量化电平实现1位模数转换，为了实现完整的m位宽数据转换，需要m个时钟周期，这使得计算转换速度降低。
发明内容
本发明所要解决的是现有存内计算解决方案计算转换速度低的问题，提供一种多相采样存内计算电路。
为解决上述问题，本发明是通过以下技术方案实现的：
一种多相采样存内计算电路，包括时序控制模块、符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器；其中m为大于1的正整数；同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的读位线RBL相连，同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的负读位线RBLb相连；同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的写位线WBL相连，同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的负写位线WBLb相连；符号判决模块的符号输入线In_sym与时序控制模块的符号输入端相连；符号判决模块的符号判决线Jud_sym与时序控制模块的符号判决端相连；所有神经元单元的位线预充电模块的位线预充电线PRE与时序控制模块的位线预充电时序端连接；所有神经元单元的钟控灵敏放大器的钟控预充电线CLK_PRE与时序控制模块的钟控预充电时序端连接；所有神经元单元的钟控灵敏放大器的读使能线SAE与时序控制模块的读使能时序端连接；每个神经元单元的权重输入模块的输入线X与时序控制模块的不同输入时序端连接；每个神经元单元的钟控灵敏放大器的输出线Y与时序控制模块的不同输出时序端连接；所有神经元单元的存内计算模块的相同位数的读字线RWL与时序控制模块的一个存内计算读地址时序端连接，所有神经元单元的存内计算模块的相同位数的写字线WWL与时序控制模块的一个存内计算写地址时序端连接；所有神经元单元的点乘累加转换模块的相同位数的读字线RWL_AD与时序控制模块的一个点乘累加转换读地址时序端连接，所有神经元单元的点乘累加转换模块的相同位数的写字线WWL_AD与时序控制模块的一个点乘累加转换写地址时序端连接。
上述方案中，每个存内计算模块由n个静态随机存储器组成；其中n为大于4的正整数；所有静态随机存储器的读位线RBL相连形成存内计算模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成存内计算模块的负读位线RBLb；所有静态随机存储器的写位线WBL相连形成存内计算模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成存内计算模块的负写位线WBLb；不同的静态随机存储器的读字线RWL分别形成存内计算模块的不同位数的读字线RWL；不同的静态随机存储器的写字线WWL分别形成存内计算模块的不同位数的写字线WWL。
上述方案中，每个点乘累加转换模块由l个静态随机存储器组成；其中l为大于2的正整数；所有静态随机存储器的读位线RBL相连形成点乘累加转换模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成点乘累加转换模块的负读位线RBLb；所有静态随机存储器的写位线WBL相连形成点乘累加转换模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成点乘累加转换模块的负写位线WBLb；不同的静态随机存储器的读字线RWL分别形成点乘累加转换模块的不同位数的读字线RWL_AD；不同的静态随机存储器的写字线WWL分别形成点乘累加转换模块的不同位数的写字线WWL_AD。
上述方案中，每个存内计算模块的静态随机存储器的个数n与每个点乘累加转换模块的静态随机存储器的个数l之比等于神经元单元的个数，即n/l＝m+1。
上述方案中，静态随机存储器由每个静态随机存储器由2个PMOS管M1.1-M1.2和6个NMOS管M1.3-M1.8组成；PMOS管M1.1的源极和PMOS管M1.2的源极与电源电压VDDS相连；NMOS管M1.3的源极和NMOS管M1.4的源极与电源地GND相连；PMOS管M1.1的漏极、NMOS管M1.3的漏极、PMOS管M1.2的栅极、NMOS管M1.4的栅极、NMOS管M1.5的源极、NMOS管M1.7的栅极相连；PMOS管M1.2的漏极、NMOS管M1.4的漏极、PMOS管M1.1的栅极、NMOS管M1.3的栅极、NMOS管M1.6的漏极、NMOS管M1.8的栅极相连；NMOS管M1.5的栅极和NMOS管M1.6的栅极相连形成静态随机存储器的写字线WWL；NMOS管M1.7的源极和NMOS管M1.8的源极相连形成静态随机存储器的读字线RWL；NMOS管M1.7的漏极形成静态随机存储器的读位线RBL；NMOS管M1.5的漏极形成静态随机存储器的写位线WBL；NMOS管M1.8的漏极形成静态随机存储器的负读位线RBLb；NMOS管M1.6的源极形成静态随机存储器的负写位线WBLb。
上述方案中，位线预充电模块由3个PMOS管M2.1-M2.3组成；PMOS管M2.1的源极和PMOS管M2.2的源极与电源电压VDD相连；PMOS管M2.1的栅极、PMOS管M2.2的栅极和PMOS管M2.3的栅极相连形成位线预充电模块的位线预充电线PRE；PMOS管M2.1的漏极和PMOS管M2.3的源极相连形成位线预充电模块的读位线RBL；PMOS管M2.2的漏极和PMOS管M2.3的漏极相连形成位线预充电模块的负读位线RBLb。
上述方案中，权重输入模块由4个PMOS管M3.1-M3.4和4个NMOS管M3.5-M3.8组成；PMOS管M3.1的源极、PMOS管M3.2的源极、PMOS管M3.3的源极和PMOS管M3.4的源极与电源电压VDD相连；NMOS管M3.5的源极、NMOS管M3.6的源极、NMOS管M3.7的源极和NMOS管M3.8的源极与电源地GND相连；PMOS管M3.1的栅极和NMOS管M3.5的栅极相连形成权重输入模块的输入线X；PMOS管M3.1的漏极、NMOS管M3.5的漏极、PMOS管M3.2的栅极、NMOS管M3.6的栅极、PMOS管M3.4的栅极和NMOS管M3.8的栅极相连；PMOS管M3.4的漏极和NMOS管M3.8的漏极相连形成权重输入模块的写位线WBL；PMOS管M3.2的漏极、NMOS管M3.65的漏极、PMOS管M3.3的栅极和NMOS管M3.7的栅极相连；PMOS管M3.3的漏极和NMOS管M3.7的漏极相连形成权重输入模块的负写位线WBLb。
上述方案中，钟控灵敏放大器由9个PMOS管M4.1、M4.3、M4.7、M4.8、M4.10-M4.13、M4.16和8个NMOS管M4.2、M4.4-M4.6、M4.9、M4.14、M4.15、M4.17组成；PMOS管M4.1的源极、PMOS管M4.3的源极、PMOS管M4.10的源极、PMOS管M4.11的源极、PMOS管M4.13的源极和PMOS管M4.16的源极与电源电压VDD相连，其中VDD为1.2V；NMOS管M4.9的源极、NMOS管M4.15的源极和NMOS管4.17的源极与电源地GND相连；PMOS管M4.1的漏极、NMOS管M4.2的漏极、PMOS管M4.3的栅极、NMOS管M4.4的栅极、NMOS管M4.5的源极、PMOS管M4.7的漏极、PMOS管M4.10的漏极、PMOS管M4.12的源极和NMOS管M4.14的栅极相连；NMOS管4.5的漏极、PMOS管M4.7的源极相连形成钟控灵敏放大器的读位线RBL；PMOS管M4.1的栅极、NMOS管M4.2的栅极、PMOS管M4.3的漏极、NMOS管M4.4的漏极、NMOS管M4.6的漏极、PMOS管M4.8的源极、PMOS管M4.11的漏极、PMOS管M4.12的漏极、PMOS管M4.13的栅极和NMOS管M4.15的栅极相连；NMOS管M4.6的源极、PMOS管M4.8的漏极相连形成钟控灵敏放大器的负读位线RBLb；PMOS管M4.7的栅极、PMOS管M4.8的栅极、PMOS管M4.16的漏极和NMOS4.17的漏极相连；PMOS管M4.10的栅极、PMOS管M4.11的栅极和PMOS管M4.12的栅极相连形成钟控灵敏放大器的钟控预充电线CLK_PRE；NMOS管M4.2的源极、NMOS管M4.4的源极和NMOS管M4.9的漏极相连；NMOS管M4.5的栅极、NMOS管M4.6的栅极、PMOS管M4.16的栅极和NMOS管M4.17的栅极和NMOS管M4.9的栅极相连形成钟控灵敏放大器的读使能线SAE；PMOS管M4.13的漏极和NMOS管M4.14的漏极相连形成钟控灵敏放大器的输出线Y；NMOS管M4.14的源极和NMOS管M4.15的漏极相连。
与现有技术相比，本发明具有如下特点：
1、该多相采样存内计算电路可以多列并行计算，对于m+1位宽数据，每次可转换1～m+1位模拟量计算结果输出为数字量，输出结果位数可控，提高效率。
2、通过符号判决模块预判断计算输入值符号的正负值，并通过时序控制模块控制写入极性相反或极性相同的权重值到存内计算模块和点乘累加转换模块中的SRAM单元中，并加大点乘累加转换模块中SRAM单元的单位放电量，降低所需ADC精度，简化了电路，输出结果模数转换准确度得到提高，加快计算速度，减小芯片面积。
3、时序控制模块在基本的写入、保持状态以外，还提供了符号判决状态、点乘累加计算状态以及多相采样比较读状态。通过对SRAM单元RWL的并行控制，实现点乘累加运算。通过对钟控灵敏放大器(SA)读使能信号SAE的控制，实现在多相采样比较读状态下多相采样比较的结果输出，避免了每次读操作时至少延时一个周期的问题，提升了指令的执行效率，加快了运算速度，提高了系统整体能效。
附图说明
图1为传统存内计算电路的原理框图。
图2为多相采样存内计算电路的原理框图。
图3为一种多相采样存内计算电路的示意图。
图4为静态随机存储器(SRAM)的示意图。
图5为位线预充电模块的示意图。
图6为权重输入模块的示意图。
图7为钟控灵敏放大器(SA)的示意图。
图8为一种多相采样存内计算电路的工作流程图。
图9为存内计算模块的乘加运算信号示意图。
图10为点乘累加转换模块中SRAM的运算电平示意图。
图11为时序控制模块状态示意图。
图12为钟控灵敏放大器的多相采样比较示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实例，对本发明进一步详细说明。
参见图2和3，一种多相采样存内计算电路，包括时序控制模块、符号判决模块和m+1个神经元单元，其中m为大于1的正整数。每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器。同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的读位线RBL相连，同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的负读位线RBLb相连；同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的写位线WBL相连，同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的负写位线WBLb相连；符号判决模块的符号输入线In_sym与时序控制模块的符号输入端相连；符号判决模块的符号判决线Jud_sym与时序控制模块的符号判决端相连；所有神经元单元的位线预充电模块的位线预充电线PRE与时序控制模块的位线预充电时序端连接；所有神经元单元的钟控灵敏放大器的钟控预充电线CLK_PRE与时序控制模块的钟控预充电时序端连接；所有神经元单元的钟控灵敏放大器的读使能线SAE与时序控制模块的读使能时序端连接；每个神经元单元的权重输入模块的输入线X与时序控制模块的不同输入时序端连接；每个神经元单元的钟控灵敏放大器的输出线Y与时序控制模块的不同输出时序端连接；所有神经元单元的存内计算模块的相同位数的读字线RWL与时序控制模块的一个存内计算读地址时序端连接，所有神经元单元的存内计算模块的相同位数的写字线WWL与时序控制模块的一个存内计算写地址时序端连接；所有神经元单元的点乘累加转换模块的相同位数的读字线RWL_AD与时序控制模块的一个点乘累加转换读地址时序端连接，所有神经元单元的点乘累加转换模块的相同位数的写字线WWL_AD与时序控制模块的一个点乘累加转换写地址时序端连接。
每个存内计算模块由n个静态随机存储器组成，其中n为大于4的正整数，且n/l＝m+1。所有静态随机存储器的读位线RBL相连形成存内计算模块的读位线RBL。所有静态随机存储器的负读位线RBLb相连形成存内计算模块的负读位线RBLb。所有静态随机存储器的写位线WBL相连形成存内计算模块的写位线WBL。所有静态随机存储器的负写位线WBLb相连形成存内计算模块的负写位线WBLb。不同的静态随机存储器的读字线RWL分别形成存内计算模块的不同位数的读字线RWL。不同的静态随机存储器的写字线WWL分别形成存内计算模块的不同位数的写字线WWL。将所有神经元单元的存内计算模块中的SRAM按顺序排成n+1行m+1列，从0到n编号，对应的将写字线信号WWL按顺序编号从WWL<0>到WWL<n>，将读字线信号即乘数信号RWL按顺序编号从RWL<0>到RWL<n>，编号为WWL<0>和RWL<0>的信号控制所有编号为<0>的SRAM，将写位线/负写位线信号WBL/WBLb按顺序编号从WBL0/WBLb0到WBLm/WBLbm，将读位线/负读位线信号RBL/RBLb按顺序编号从RBL0/RBLb0到RBLm/RBLbm，其他编号以此类推。
每个点乘累加转换模块由l个静态随机存储器组成，其中l为大于2的正整数，且n/l＝m+1。所有静态随机存储器的读位线RBL相连形成点乘累加转换模块的读位线RBL。所有静态随机存储器的负读位线RBLb相连形成点乘累加转换模块的负读位线RBLb。所有静态随机存储器的写位线WBL相连形成点乘累加转换模块的写位线WBL。所有静态随机存储器的负写位线WBLb相连形成点乘累加转换模块的负写位线WBLb。不同的静态随机存储器的读字线RWL分别形成点乘累加转换模块的不同位数的读字线RWL_AD。不同的静态随机存储器的写字线WWL分别形成点乘累加转换模块的不同位数的写字线WWL_AD。将所有神经元单元的点乘累加转换模块中的SRAM按顺序排成j+1行m+1列，从0到j编号，对应的将写信号WWL_AD按顺序编号从WWL_AD<0>到WWL_AD<j>，将读信号即乘数信号RWL_AD按顺序编号从RWL_AD<0>到RWL_AD<j>，编号为WWL_AD<0>和RWL_AD<0>的信号控制所有编号为_AD<0>的SRAM单元，其他编号以此类推。
组成存内计算模块和点乘累加转换模块的静态随机存储器如图4所示，每个静态随机存储器由2个PMOS管M1.1-M1.2和6个NMOS管M1.3-M1.8组成。PMOS管M1.1的源极和PMOS管M1.2的源极与电源电压VDDS相连，其中VDDS为800m。NMOS管M1.3的源极和NMOS管M1.4的源极与电源地GND相连。PMOS管M1.1的漏极、NMOS管M1.3的漏极、PMOS管M1.2的栅极、NMOS管M1.4的栅极、NMOS管M1.5的源极、NMOS管M1.7的栅极相连。PMOS管M1.2的漏极、NMOS管M1.4的漏极、PMOS管M1.1的栅极、NMOS管M1.3的栅极、NMOS管M1.6的漏极、NMOS管M1.8的栅极相连。NMOS管M1.5的栅极和NMOS管M1.6的栅极相连形成静态随机存储器的写字线WWL。NMOS管M1.7的源极和NMOS管M1.8的源极相连形成静态随机存储器的读字线RWL。NMOS管M1.7的漏极形成静态随机存储器的读位线RBL。NMOS管M1.5的漏极形成静态随机存储器的写位线WBL。NMOS管M1.8的漏极形成静态随机存储器的负读位线RBLb。NMOS管M1.6的源极形成静态随机存储器的负写位线WBLb。
参见图5，位线预充电模块由3个PMOS管M2.1-M2.3组成。PMOS管M2.1的源极和PMOS管M2.2的源极与电源电压VDD相连，其中VDD为1.2V。PMOS管M2.1的栅极、PMOS管M2.2的栅极和PMOS管M2.3的栅极相连形成位线预充电模块的位线预充电线PRE。PMOS管M2.1的漏极和PMOS管M2.3的源极相连形成位线预充电模块的读位线RBL。PMOS管M2.2的漏极和PMOS管M2.3的漏极相连形成位线预充电模块的负读位线RBLb。
参见图6，权重输入模块由4个PMOS管M3.1-M3.4和4个NMOS管M3.5-M3.8组成。PMOS管M3.1的源极、PMOS管M3.2的源极、PMOS管M3.3的源极和PMOS管M3.4的源极与电源电压VDD相连，其中VDD为1.2V。NMOS管M3.5的源极、NMOS管M3.6的源极、NMOS管M3.7的源极和NMOS管M3.8的源极与电源地GND相连。PMOS管M3.1的栅极和NMOS管M3.5的栅极相连形成权重输入模块的输入线X。PMOS管M3.1的漏极、NMOS管M3.5的漏极、PMOS管M3.2的栅极、NMOS管M3.6的栅极、PMOS管M3.4的栅极和NMOS管M3.8的栅极相连。PMOS管M3.4的漏极和NMOS管M3.8的漏极相连形成权重输入模块的写位线WBL。PMOS管M3.2的漏极、NMOS管M3.6的漏极、PMOS管M3.3的栅极和NMOS管M3.7的栅极相连。PMOS管M3.3的漏极和NMOS管M3.7的漏极相连形成权重输入模块的负写位线WBLb。
参见图7，钟控灵敏放大器由9个PMOS管M4.1、M4.3、M4.7、M4.8、M4.10-M4.13、M4.16和8个NMOS管M4.2、M4.4-M4.6、M4.9、M4.14、M4.15、M4.17组成。PMOS管M4.1的源极、PMOS管M4.3的源极、PMOS管M4.10的源极、PMOS管M4.11的源极、PMOS管M4.13的源极和PMOS管M4.16的源极与电源电压VDD相连，其中VDD为1.2V。NMOS管M4.9的源极、NMOS管M4.15的源极和NMOS管4.17的源极与电源地GND相连。PMOS管M4.1的漏极、NMOS管M4.2的漏极、PMOS管M4.3的栅极、NMOS管M4.4的栅极、NMOS管M4.5的源极、PMOS管M4.7的漏极、PMOS管M4.10的漏极、PMOS管M4.12的源极和NMOS管M4.14的栅极相连。NMOS管4.5的漏极、PMOS管M4.7的源极相连形成钟控灵敏放大器的读位线RBL。PMOS管M4.1的栅极、NMOS管M4.2的栅极、PMOS管M4.3的漏极、NMOS管M4.4的漏极、NMOS管M4.6的漏极、PMOS管M4.8的源极、PMOS管M4.11的漏极、PMOS管M4.12的漏极、PMOS管M4.13的栅极和NMOS管M4.15的栅极相连。NMOS管M4.6的源极、PMOS管M4.8的漏极相连形成钟控灵敏放大器的负读位线RBLb。PMOS管M4.10的栅极、PMOS管M4.11的栅极和PMOS管M4.12的栅极相连形成钟控灵敏放大器的钟控预充电线CLK_PRE。NMOS管M4.2的源极、NMOS管M4.4的源极和NMOS管M4.9的漏极相连。PMOS管M4.7的栅极、PMOS管M4.8的栅极、PMOS管M4.16的漏极和NMOS4.17的漏极相连。NMOS管M4.5的栅极、NMOS管M4.6的栅极、PMOS管M4.16的栅极和NMOS管M4.17的栅极和NMOS管M4.9的栅极相连形成钟控灵敏放大器的读使能线SAE。PMOS管M4.13的漏极和NMOS管M4.14的漏极相连形成钟控灵敏放大器的输出线Y。NMOS管M4.14的源极和NMOS管M4.15的漏极相连。
符号判决模块对计算输入值符号进行预判断，当判决输入值符号为正时，时序控制模块控制权重输入模块接收写入存内计算模块与点乘累加转换模块极性相反的权重数据；当判决输入值符号为负时，时序控制模块控制权重输入模块接收写入存内计算模块与点乘累加转换模块极性相同的权重数据。
时序控制模块控制计算输入值输入符号判决模块，当判决使能信号使能，高电平有效，进入符号判决状态。在符号判决状态下，时序控制模块控制权重输入模块接收极性相反或极性相同的权重数据，当判决使能信号低电平无效，时序控制模块控制存内计算模块及点乘累加转换模块中的SRAM单元的写使能信号使能，高电平有效，进入写状态。在写状态下，WWL，WWL_AD高电平有效，实现选中的SRAM的权重数据写入；时序控制模块控制预充电信号使能，低电平有效，进入读等待状态，并对RBL/RBLb进行预充电。时序控制模块控制存内计算模块中的SRAM单元读使能信号REN使能，低电平有效，开始特征值的输入，进入乘加计算状态，在乘加计算状态下实现特征值与权重的乘加运算。乘加计算状态结束后，REN高电平无效，在时序控制模块的控制下，点乘累加转换模块读使能信号RADEN使能，低电平有效，且SAE读使能信号使能，高电平有效，进入多相采样比较读状态，在该状态下将固定的数字特征值信号分别输入到点乘累加转换模块中每列SRAM单元的RWL_AD中，时序控制模块控制每列钟控灵敏放大器SAE信号使能，使能信号SAE被定向到时钟的不同相位(0°,360°/(m+1)，…，360°-360°/(m+1))下执行，通过使用时钟的m+1个相位对点乘累加转换模块输出结果进行采样放大输出。在SAE高电平时，判断电路的输出依赖于输入信号，钟控灵敏放大器处于比较状态，在使能信号SAE低电平时，钟控灵敏放大器停止比较，处于锁存状态，记下SAE为低电平时的钟控灵敏放大器输入状态，把输出信号锁存为逻辑“1”或“0”。
上述多相采样存内计算电路的工作过程如图8所示，具体如下：
位线预充电模块：由电源电压VDD提供输入，预充电使能信号PRE由时序控制模块输入，所述预充电使能信号PRE低电平有效；位线预充电模块对存内计算模块的RBL/RBLb进行预充电，预充至电源电压VDD后预充电使能信号PRE变为高电平，预充电结束。
权重输入模块：由时序控制模块输入权重数据，通过PMOS管M3.3与NMOS管M3.7组成的反相器INV3和PMOS管M3.4与NMOS管M3.8组成的反相器INV4分别输出互为相反信号的权重数据至存内计算模块的WBL0/WBLb0，…，WBLm/WBLbm。
存内计算模块：
写状态时，由时序控制模块提供WWL和WBL/WBLb的输入，当WWL<0>为高电平时，第0行的编号为<0>的SRAM0，SRAM1，…，SRAMm被选中，WBL0/WBLb0，WBL1/WBLb1，…，WBLm/WBLbm导通接收从权重输入模块输出的权重数据并存储在SRAM0，SRAM1，…，SRAMm中。当WWL<0>变为低电平，该行写操作过程结束；当WWL<1>为高电平时，第1行的编号为<1>的SRAM0，SRAM1，…，SRAMm被选中，WBL0/WBLb0，WBL1/WBLb1，…，WBLm/WBLbm导通接收从时序控制模块输入的权重数据并存储在SRAM0，SRAM1，…，SRAMm中。当WWL<0>变为低电平，该行写操作过程结束；其余写状态依次类推，直至WWL<n>由高电平变为低电平，写操作过程完全结束，权重数据全部写入。
读操作时，即乘加运算过程(第二状态：乘加计算状态)，PRE信号低电平有效，位线预充电模块工作，为RBL0/RBLb0，…，RBLn/RBLbn充电至电源电压VDD，RWL低电平有效，当RWL接收从时序控制模块输入的乘数数据，具体的当乘数数据为1时，RWL<0>，…，RWL<n>同时为低电平，SRAM的乘运算开始，即权重数据1*乘数数据1或权重数据1*乘数数据0，如图9所示乘加运算信号示意图，ΔVdot为每位SRAM单元放电量且ΔVdot为ΔVAD的1/(m+1)倍。当权重数据为1时，NMOS管M1.7和M1.8的源漏级形成电流通路，RBL0/RBLb0，…，RBLm/RBLbm与放电位单元数成比例的速度开始累加放电，即SRAM的加运算开始，输出SRAM存内计算模块的RBL0/RBLb0，…，RBLm/RBLbm上的电流和到点乘累加转换模块，完成乘加运算过程。
点乘累加转换模块：
写状态时，可等同于存内计算模块的写状态下的写操作，在存内计算模块的写操作过程后继续依次导通WWL_AD<0>，…，WWL_AD<j>(高电平导通)，选中编号为AD<0>，…，AD<j>的SRAM0，…，SRAMm，…，SRAMj，与其不同的是，点乘累加转换模块的每列SRAM单元写入固定权重，即第0列点乘累加转换模块的SRAM单元SRAM_AD0，…，SRAM_ADj分别写入权重数据+1，-1，…，-1(共j个数据)；第1列点乘累加转换模块的SRAM单元SRAM_AD0，…，SRAM_ADj分别写入权重数据+1，+1，-1，…，-1(共j个数据)；其他m-2列依次类推，直至第m列点乘累加转换模块的SRAM单元SRAM_AD0，…，SRAM_ADj分别写入权重数据+1，+1，…，+1(共j个数据)，权重数据写入完成。其中权重数据+1为Q＝高电平，Qb＝低电平，-1为Q＝低电平，Qb＝高电平，直至WWL_AD<j>由高电平变为低电平，写操作过程完全结束，权重数据全部写入。
读操作时，即存内计算模块的点乘累加结果与点乘累加转换模块运算结果比较的过程(第三状态：多相采样比较读状态)，与存内计算模块读操作过程基本相同。RBL0/RBLb0，…，RBLm/RBLbm已由上一阶段乘加运算中完成充电至电源电压VDD的工作，当RWL_AD从时序控制模块接收的特征值数据为1时，RWL_AD低电平有效，具体模数转换运算电平示意图如图10所示，其中ΔVAD为每位SRAM单元放电量且ΔVAD为ΔVdot的m+1倍。当RWL_AD<0>，…，RWL_AD<j>与RWL<0>，…，RWL<n>同时为低电平，乘加运算结果Vdot与点乘累加转换模块运算结果VAD比较开始(即模数转换状态开始)，RBL0/RBLb0，…，RBLm/RBLbm放电累加，在RBL/RBLb输出端以一对电容C为负载，最终得到ΔVRBL和ΔVRBLb，ΔVRBL和ΔVRBLb分别为RBL和RBLb上以乘加计算状态结束输出的乘加运算结果所得电压值为初始值放电后的余量(即乘加运算结果与点乘累加转换模块运算结果比较的输出电压值)，可得公式其中An为n位存内计算单元特征值与权重的乘积结果，τ为放电时间，In为n位存内计算单元放电量；ΔVRBlb同理可得。
符号判决模块：预判断计算输入值符号的正负，当输入值符号为正时，即sym＝1，时序控制模块控制权重输入模块向存内计算模块与点乘累加转换模块写入权重极性相反；当输入值符号为负时，即sym＝0，时序控制模块控制权重输入模块向存内计算模块与点乘累加转换模块写入权重极性相同。
时序控制模块：当时序控制模块为空闲状态时，写使能信号为高电平有效，进入第一状态：写状态，时序控制模块输入权重数据进入权重输入模块，时序控制模块控制权重输入模块暂时存储权重数据。时序控制模块控制存内计算模块和点乘累加转换模块的写信号WWL和WWL_AD为高电平选中SRAM单元开始写操作，将权重输入模块存储的权重数据输入至存内计算模块和点乘累加转换模块的SRAM单元中。当写使能信号为低电平结束写状态，预充电信号低电平有效，进入第二状态：读等待状态。当预充电信号高电平无效，存内计算模块读使能信号低电平有效，进入第三状态：乘加计算状态。时序控制模块控制特征值输入至存内计算模块的RWL，位线放电，实现乘加运算，存内计算模块乘加计算结束后，存内计算模块读使能信号高电平无效；点乘累加转换模块读使能信号低电平有效，且SAE读使能信号使能，高电平有效，进入第四状态：多相采样比较读状态，时序控制模块控制特征值输入至点乘累加转换模块的SRAM单元的RWL_AD中，开始点乘累加转换模块的乘加运算，运算结果ΔVRBL和ΔVRBLb输出至钟控灵敏放大器中，SAE信号相位依次变化(360°/(m+1))采样输出结果Y。当输出结果Y0～Ym的值有1时，结束所有执行状态，存内计算电路恢复空闲状态。若全部钟控灵敏放大器的输出结果均为0，则再次进入第一状态：写状态，并增大输入至点乘累加转换模块的特征值大小，重复进行以上操作，直至输出结果Y0～Ym输出有1。最终控制钟控灵敏放大器的输出结果Y0～Ym组合成一个m+1位字OUT_DATA并输出。时序控制模块状态如图11所示。
钟控灵敏放大器(SA)：由点乘累加转换模块的输出RBL/RBLb提供输入至判断级电路，通过时序控制模块控制每列钟控灵敏放大器的读使能信号SAE，给予其不同相位时钟脉冲信号，时钟相位变化量为360°/(m+1)，即以输入数据的1/(m+1)时钟速率进行，由此实现多相采样比较ΔVRBL和ΔVRBLb的大小，得到点乘累加结果模拟量到数字量的转换输出Y0～Ym。若ΔVRBl<ΔVRBLb则输出Y为1，若ΔVRBL>ΔVRBLb则输出Y为0，具体比较过程如图12所示。最终通过时序控制模块控制多相采样存内计算电路中的所有钟控灵敏放大器的输出数据Y组合成一个m+1位字OUT_DATA。
本发明的多相采样存内计算电路通过时序控制模块控制该存内计算电路实现点乘累加运算，利用多相时钟控制钟控灵敏放大器判决位线放电状态的变化，实现在特定时钟速率下对点乘累加转换模块输出的精确判决，最终利用m+1相时钟实现在1个周期内输出m+1位宽的点乘累加运算结果。本发明通过多相采样提高点乘累加运算模数转换速度，进一步提升了计算速度。
需要说明的是，尽管以上本发明所述的实施例是说明性的，但这并非是对本发明的限制，因此本发明并不局限于上述具体实施方式中。在不脱离本发明原理的情况下，凡是本领域技术人员在本发明的启示下获得的其它实施方式，均视为在本发明的保护之内。

Claims (8)

1.一种多相采样存内计算电路，其特征是，包括时序控制模块、符号判决模块和m+1个神经元单元；每个神经元单元均由位线预充电模块、权重输入模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器；其中m为大于1的正整数；
同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的读位线RBL相连，同一个神经元单元的位线预充电模块、存内计算模块、点乘累加转换模块和钟控灵敏放大器的负读位线RBLb相连；同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的写位线WBL相连，同一个神经元单元的权重输入模块、存内计算模块和点乘累加转换模块的负写位线WBLb相连；
符号判决模块的符号输入线In_sym与时序控制模块的符号输入端相连；符号判决模块的符号判决线Jud_sym与时序控制模块的符号判决端相连；
所有神经元单元的位线预充电模块的位线预充电线PRE与时序控制模块的位线预充电时序端连接；所有神经元单元的钟控灵敏放大器的钟控预充电线CLK_PRE与时序控制模块的钟控预充电时序端连接；所有神经元单元的钟控灵敏放大器的读使能线SAE与时序控制模块的读使能时序端连接；
每个神经元单元的权重输入模块的输入线X与时序控制模块的不同输入时序端连接；每个神经元单元的钟控灵敏放大器的输出线Y与时序控制模块的不同输出时序端连接；
所有神经元单元的存内计算模块的相同位数的读字线RWL与时序控制模块的一个存内计算读地址时序端连接，所有神经元单元的存内计算模块的相同位数的写字线WWL与时序控制模块的一个存内计算写地址时序端连接；所有神经元单元的点乘累加转换模块的相同位数的读字线RWL_AD与时序控制模块的一个点乘累加转换读地址时序端连接，所有神经元单元的点乘累加转换模块的相同位数的写字线WWL_AD与时序控制模块的一个点乘累加转换写地址时序端连接。
2.根据权利要求1所述的一种多相采样存内计算电路，其特征是，每个存内计算模块由n个静态随机存储器组成；其中n为大于4的正整数；
所有静态随机存储器的读位线RBL相连形成存内计算模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成存内计算模块的负读位线RBLb；
所有静态随机存储器的写位线WBL相连形成存内计算模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成存内计算模块的负写位线WBLb；
不同的静态随机存储器的读字线RWL分别形成存内计算模块的不同位数的读字线RWL；不同的静态随机存储器的写字线WWL分别形成存内计算模块的不同位数的写字线WWL。
3.根据权利要求1所述的一种多相采样存内计算电路，其特征是，每个点乘累加转换模块由l个静态随机存储器组成；其中l为大于2的正整数；
所有静态随机存储器的读位线RBL相连形成点乘累加转换模块的读位线RBL；所有静态随机存储器的负读位线RBLb相连形成点乘累加转换模块的负读位线RBLb；
所有静态随机存储器的写位线WBL相连形成点乘累加转换模块的写位线WBL；所有静态随机存储器的负写位线WBLb相连形成点乘累加转换模块的负写位线WBLb；
不同的静态随机存储器的读字线RWL分别形成点乘累加转换模块的不同位数的读字线RWL_AD；不同的静态随机存储器的写字线WWL分别形成点乘累加转换模块的不同位数的写字线WWL_AD。
4.根据权利要求2或3所述的一种多相采样存内计算电路，其特征是，每个存内计算模块的静态随机存储器的个数n与每个点乘累加转换模块静态的随机存储器的个数l之比等于神经元单元的个数，即n/l＝m+1。
5.根据权利要求2或3所述的一种多相采样存内计算电路，其特征是，每个静态随机存储器由2个PMOS管M1.1-M1.2和6个NMOS管M1.3-M1.8组成；
PMOS管M1.1的源极和PMOS管M1.2的源极与电源电压VDDS相连；NMOS管M1.3的源极和NMOS管M1.4的源极与电源地GND相连；PMOS管M1.1的漏极、NMOS管M1.3的漏极、PMOS管M1.2的栅极、NMOS管M1.4的栅极、NMOS管M1.5的源极、NMOS管M1.7的栅极相连；PMOS管M1.2的漏极、NMOS管M1.4的漏极、PMOS管M1.1的栅极、NMOS管M1.3的栅极、NMOS管M1.6的漏极、NMOS管M1.8的栅极相连；NMOS管M1.5的栅极和NMOS管M1.6的栅极相连形成静态随机存储器的写字线WWL；NMOS管M1.7的源极和NMOS管M1.8的源极相连形成静态随机存储器的读字线RWL；NMOS管M1.7的漏极形成静态随机存储器的读位线RBL；NMOS管M1.5的漏极形成静态随机存储器的写位线WBL；NMOS管M1.8的漏极形成静态随机存储器的负读位线RBLb；NMOS管M1.6的源极形成静态随机存储器的负写位线WBLb。
6.根据权利要求1所述的一种多相采样存内计算电路，其特征是，位线预充电模块由3个PMOS管M2.1-M2.3组成；
PMOS管M2.1的源极和PMOS管M2.2的源极与电源电压VDD相连；PMOS管M2.1的栅极、PMOS管M2.2的栅极和PMOS管M2.3的栅极相连形成位线预充电模块的位线预充电线PRE；PMOS管M2.1的漏极和PMOS管M2.3的源极相连形成位线预充电模块的读位线RBL；PMOS管M2.2的漏极和PMOS管M2.3的漏极相连形成位线预充电模块的负读位线RBLb。
7.根据权利要求1所述的一种多相采样存内计算电路，其特征是，权重输入模块由4个PMOS管M3.1-M3.4和4个NMOS管M3.5-M3.8组成；
PMOS管M3.1的源极、PMOS管M3.2的源极、PMOS管M3.3的源极和PMOS管M3.4的源极与电源电压VDD相连；NMOS管M3.5的源极、NMOS管M3.6的源极、NMOS管M3.7的源极和NMOS管M3.8的源极与电源地GND相连；PMOS管M3.1的栅极和NMOS管M3.5的栅极相连形成权重输入模块的输入线X；PMOS管M3.1的漏极、NMOS管M3.5的漏极、PMOS管M3.2的栅极、NMOS管M3.6的栅极、PMOS管M3.4的栅极和NMOS管M3.8的栅极相连；PMOS管M3.4的漏极和NMOS管M3.8的漏极相连形成权重输入模块的写位线WBL；PMOS管M3.2的漏极、NMOS管M3.65的漏极、PMOS管M3.3的栅极和NMOS管M3.7的栅极相连；PMOS管M3.3的漏极和NMOS管M3.7的漏极相连形成权重输入模块的负写位线WBLb。
8.根据权利要求1所述的一种多相采样存内计算电路，其特征是，钟控灵敏放大器由9个PMOS管M4.1、M4.3、M4.7、M4.8、M4.10-M4.13、M4.16和8个NMOS管M4.2、M4.4-M4.6、M4.9、M4.14、M4.15、M4.17组成；
PMOS管M4.1的源极、PMOS管M4.3的源极、PMOS管M4.10的源极、PMOS管M4.11的源极、PMOS管M4.13的源极和PMOS管M4.16的源极与电源电压VDD相连，其中VDD为1.2V；NMOS管M4.9的源极、NMOS管M4.15的源极和NMOS管4.17的源极与电源地GND相连；PMOS管M4.1的漏极、NMOS管M4.2的漏极、PMOS管M4.3的栅极、NMOS管M4.4的栅极、NMOS管M4.5的源极、PMOS管M4.7的漏极、PMOS管M4.10的漏极、PMOS管M4.12的源极和NMOS管M4.14的栅极相连；NMOS管4.5的漏极、PMOS管M4.7的源极相连形成钟控灵敏放大器的读位线RBL；PMOS管M4.1的栅极、NMOS管M4.2的栅极、PMOS管M4.3的漏极、NMOS管M4.4的漏极、NMOS管M4.6的漏极、PMOS管M4.8的源极、PMOS管M4.11的漏极、PMOS管M4.12的漏极、PMOS管M4.13的栅极和NMOS管M4.15的栅极相连；NMOS管M4.6的源极、PMOS管M4.8的漏极相连形成钟控灵敏放大器的负读位线RBLb；PMOS管M4.7的栅极、PMOS管M4.8的栅极、PMOS管M4.16的漏极和NMOS4.17的漏极相连；PMOS管M4.10的栅极、PMOS管M4.11的栅极和PMOS管M4.12的栅极相连形成钟控灵敏放大器的钟控预充电线CLK_PRE；NMOS管M4.2的源极、NMOS管M4.4的源极和NMOS管M4.9的漏极相连；NMOS管M4.5的栅极、NMOS管M4.6的栅极、PMOS管M4.16的栅极和NMOS管M4.17的栅极和NMOS管M4.9的栅极相连形成钟控灵敏放大器的读使能线SAE；PMOS管M4.13的漏极和NMOS管M4.14的漏极相连形成钟控灵敏放大器的输出线Y；NMOS管M4.14的源极和NMOS管M4.15的漏极相连。
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