CN116844605B - 一种信号采样电路以及半导体存储器 - Google Patents

一种信号采样电路以及半导体存储器 Download PDF

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Abstract

本公开实施例提供了一种信号采样电路以及半导体存储器，包括：输入采样电路，根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；逻辑运算电路，对第一时钟信号和第二片选信号进行逻辑运算，得到片选时钟信号；指令译码电路，根据第二片选信号和片选时钟信号对初始指令信号进行译码和采样，得到目标指令信号；合并输出电路，根据片选时钟偶信号和片选时钟奇信号对第二命令地址奇信号和第二命令地址偶信号进行采样，得到第一目标地址信号；根据片选时钟奇信号和片选时钟偶信号对第二命令地址奇信号和第二命令地址偶信号进行采样，得到第二目标地址信号。本公开实施例能够改善信号时序偏差。

Description

一种信号采样电路以及半导体存储器
技术领域
本公开涉及集成电路技术领域，尤其涉及一种信号采样电路以及半导体存储器。
背景技术
随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率（Double Data Rate，DDR）传输的存储器等器件。
在动态随机存取存储器（Dynamic Random Access Memory，DRAM）中，命令地址信号不仅需要作为地址信号被采样，还需要作为指令信号被采样和译码。特别地，在命令地址信号被设计为2个时钟周期信号的情况下，不仅地址信号和指令译码信号之间容易产生时序偏差，而且涉及的地址总线数量多，造成电路面积大。
发明内容
本公开提供了一种信号采样电路以及半导体存储器，不仅可以减少电路面积，还可以改善信号的时序偏差。
第一方面，本公开实施例提供了一种信号采样电路，所述信号采样电路包括输入采样电路、逻辑运算电路、指令译码电路和合并输出电路；其中，
所述输入采样电路，用于根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；其中，所述第二命令地址信号包括初始指令信号，且所述第二命令地址信号由第二命令地址奇信号和第二命令地址偶信号组成；
所述逻辑运算电路，用于对所述第一时钟信号和所述第二片选信号进行逻辑运算，得到片选时钟信号；其中，所述片选时钟信号包含片选时钟奇信号和片选时钟偶信号；
所述指令译码电路，用于根据所述第二片选信号和所述片选时钟信号对所述初始指令信号进行译码处理和采样处理，得到目标指令信号；
所述合并输出电路，用于根据所述片选时钟偶信号和所述片选时钟奇信号分别对所述第二命令地址奇信号和所述第二命令地址偶信号进行采样处理，得到第一目标地址信号；并根据所述片选时钟奇信号和所述片选时钟偶信号分别对所述第二命令地址奇信号和所述第二命令地址偶信号进行采样处理，得到第二目标地址信号。
在一些实施例中，所述信号采样电路还包括接收电路，且所述接收电路包括第一接收电路、第二接收电路和第三接收电路；其中，
所述第一接收电路，用于接收初始命令地址信号，输出所述第一命令地址信号；
所述第二接收电路，用于接收初始片选信号，输出所述第一片选信号；
所述第三接收电路，用于接收初始时钟信号，并对所述初始时钟信号进行分频处理，得到时钟奇信号和时钟偶信号；
其中，所述时钟奇信号和所述时钟偶信号的时钟周期均是所述初始时钟信号的时钟周期的两倍，且所述时钟奇信号和所述时钟偶信号之间的相位差为180度，所述时钟奇信号和所述时钟偶信号组成所述第一时钟信号。
在一些实施例中，所述输入采样电路包括命令地址采样电路，且所述命令地址采样电路包括第一采样电路和第二采样电路；其中，
所述第一采样电路，用于根据所述时钟奇信号对所述第一命令地址信号进行采样，得到所述第二命令地址奇信号；
所述第二采样电路，用于通过所述时钟偶信号对所述第一命令地址信号进行采样，得到所述第二命令地址偶信号；
其中，所述初始指令信号是由初始指令偶信号和初始指令奇信号组成，且所述第二命令地址偶信号包括初始指令偶信号，所述第二命令地址奇信号包括初始指令奇信号。
在一些实施例中，所述输入采样电路还包括片选采样电路，且所述片选采样电路包括第三采样电路、第四采样电路、第五采样电路和第六采样电路；
所述第三采样电路，用于根据所述时钟奇信号对所述第一片选信号进行采样，得中间采样奇信号；
所述第四采样电路，用于根据所述时钟偶信号对所述中间采样奇信号进行采样，得到第二片选偶信号；
所述第五采样电路，用于根据所述时钟偶信号对所述第一片选信号进行采样，得到中间采样偶信号；
所述第六采样电路，用于通过所述时钟奇信号对所述中间采样偶信号进行采样，得到第二片选奇信号；
其中，所述第二片选信号由所述第二片选偶信号和所述第二片选奇信号组成。
在一些实施例中，所述逻辑运算电路包括第一逻辑电路和第二逻辑电路；其中，
所述第一逻辑电路，用于接收所述时钟偶信号和所述第二片选偶信号，并对所述时钟偶信号和所述第二片选偶信号进行逻辑运算，得到所述片选时钟偶信号；
所述第二逻辑电路，用于接收所述时钟奇信号和所述第二片选奇信号，并对所述时钟奇信号和所述第二片选奇信号进行逻辑运算，得到所述片选时钟奇信号。
在一些实施例中，所述第一逻辑电路包括第一缓冲器和第一与门；其中，
所述第一缓冲器，用于对所述时钟偶信号进行延时处理，得到中间时钟偶信号；
所述第一与门，用于对所述第二片选偶信号和所述中间时钟偶信号进行与运算，得到所述片选时钟偶信号。
在一些实施例中，所述第二逻辑电路包括第二缓冲器和第二与门；其中，
所述第二缓冲器，用于对所述时钟奇信号进行延时处理，得到中间时钟奇信号；
所述第二与门，用于对所述第二片选奇信号和所述中间时钟奇信号进行与运算，得到所述片选时钟奇信号。
在一些实施例中，所述指令译码电路包括第一指令译码电路、第二指令译码电路以及或门；其中，
所述第一指令译码电路，用于根据所述片选时钟偶信号和所述第二片选偶信号对所述初始指令奇信号进行译码和采样处理，得到指令偶信号；
所述第二指令译码电路，用于根据所述片选时钟奇信号和所述第二片选奇信号对所述初始指令偶信号进行译码和采样处理，得到指令奇信号；
所述或门，用于对所述指令偶信号和所述指令奇信号进行或运算，得到所述目标指令信号。
在一些实施例中，所述第一指令译码电路包括第一译码电路、第七采样电路和第三与门；其中，
所述第一译码电路，用于对所述初始指令奇信号进行译码处理，得到指令译码奇信号；
所述第七采样电路，用于根据所述片选时钟偶信号对所述指令译码奇信号进行采样处理，得到指令采样偶信号；
所述第三与门，用于对所述第二片选偶信号与所述指令采样偶信号进行与运算，得到所述指令偶信号。
在一些实施例中，所述第二指令译码电路包括第二译码电路、第八采样电路和第四与门；其中，
所述第二译码电路，用于对所述初始指令偶信号进行译码处理，得到指令译码偶信号；
所述第八采样电路，用于根据所述片选时钟奇信号对所述指令译码偶信号进行采样处理，得到指令采样奇信号；
所述第四与门，用于对所述第二片选奇信号与所述指令采样奇信号进行与运算，得到所述指令奇信号。
在一些实施例中，所述合并输出电路包括第一合并输出电路和第二合并输出电路；其中，
所述第一合并输出电路，用于根据所述片选时钟奇信号对所述第二命令地址偶信号进行采样，得到所述第一目标地址信号；或者，根据所述片选时钟偶信号对所述第二命令地址奇信号进行采样，得到所述第一目标地址信号；
所述第二合并输出电路，用于根据所述片选时钟奇信号对所述第二命令地址奇信号进行采样，得到所述第二目标地址信号；或者，根据所述片选时钟偶信号对所述第二命令地址偶信号进行采样，得到所述第二目标地址信号；
其中，所述第一合并输出电路的第一数据端、第二数据端、第一时钟端和第二时钟端与所述第二命令地址奇信号、所述第二命令地址偶信号、所述片选时钟偶信号和所述片选时钟奇信号对应连接，所述第二合并输出电路的第一数据端、第二数据端、第一时钟端和第二时钟端与所述第二命令地址奇信号、所述第二命令地址偶信号、所述片选时钟奇信号和所述片选时钟偶信号对应连接。
在一些实施例中，所述第一合并输出电路包括第三逻辑电路、第四逻辑电路和第九采样电路；其中，
所述第三逻辑电路，用于对所述片选时钟奇信号进行逻辑运算，得到第一使能奇信号和第二使能奇信号，且所述第一使能奇信号和所述第二使能奇信号之间的相位差为180度；
所述第四逻辑电路，用于对所述片选时钟偶信号进行逻辑运算，得到第一使能偶信号和第二使能偶信号，且所述第一使能偶信号和所述第二使能偶信号之间的相位差为180度；
所述第九采样电路，用于根据所述第一使能偶信号、所述第二使能偶信号、所述第一使能奇信号和所述第二使能奇信号对所述第二命令地址偶信号和所述第二命令地址奇信号进行采样处理，得到所述第一目标地址信号。
在一些实施例中，所述第九采样电路，具体用于在所述片选时钟偶信号为高电平有效的脉冲信号情况下，根据所述第一使能偶信号和所述第二使能偶信号对所述第二命令地址奇信号进行采样处理，得到所述第一目标地址信号；或者，在所述片选时钟奇信号为高电平有效的脉冲信号情况下，根据所述第一使能奇信号和所述第二使能奇信号对所述第二命令地址偶信号进行采样处理，得到所述第一目标地址信号。
在一些实施例中，所述第二合并输出电路包括第五逻辑电路、第六逻辑电路和第十采样电路；其中，
所述第五逻辑电路，用于对所述片选时钟偶信号进行逻辑运算，得到第三使能偶信号和第四使能偶信号，且所述第三使能偶信号和所述第四使能偶信号之间的相位差为180度；
所述第六逻辑电路，用于对所述片选时钟奇信号进行逻辑运算，得到第三使能奇信号和第四使能奇信号；且所述第三使能奇信号和所述第四使能奇信号之间的相位差为180度；
所述第十采样电路，用于根据所述第三使能偶信号、所述第四使能偶信号、所述第三使能奇信号和所述第四使能奇信号对所述第二命令地址偶信号和所述第二命令地址奇信号进行采样处理，得到所述第二目标地址信号。
在一些实施例中，所述第十采样电路，具体用于在所述片选时钟偶信号为高电平有效的脉冲信号情况下，根据所述第三使能偶信号和所述第四使能偶信号对所述第二命令地址偶信号进行采样处理，得到所述第二目标地址信号；或者，在所述片选时钟奇信号为高电平有效的脉冲信号情况下，根据所述第三使能奇信号和所述第四使能奇信号对所述第二命令地址奇信号进行采样处理，得到所述第二目标地址信号。
在一些实施例中，所述第一片选信号是表征目标芯片被选中的信号，且所述第一片选信号为低电平有效的脉冲信号；其中，
若所述第一片选信号在偶数时钟周期的上升沿采样为低电平，则所述第二片选奇信号为高电平有效的脉冲信号，以及所述片选时钟奇信号为高电平有效的脉冲信号；或者，若所述第一片选信号在奇数时钟周期的上升沿采样为低电平，则所述第二片选偶信号为高电平有效的脉冲信号，以及所述片选时钟偶信号为高电平有效的脉冲信号。
在一些实施例中，所述第一目标地址信号包括所述第一命令地址信号在第一时钟周期里的信息，所述第二目标地址信号包括所述第一命令地址信号在第二时钟周期里的信息，且所述第一时钟周期是指所述第一片选信号为低电平时的时钟周期，所述第二时钟周期是所述第一时钟周期的下一时钟周期。
第二方面，本公开实施例提供了一种半导体存储器，包括如第一方面中任一项所述的信号采样电路。
在一些实施例中，该半导体存储器为动态随机存取存储器DRAM芯片。
本公开实施例提供了一种信号采样电路以及半导体存储器，该信号采样电路包括输入采样电路、逻辑运算电路、指令译码电路和合并输出电路；其中，输入采样电路，用于根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；其中，第二命令地址信号包括初始指令信号，且第二命令地址信号由第二命令地址奇信号和第二命令地址偶信号组成；逻辑运算电路，用于对第一时钟信号和第二片选信号进行逻辑运算，得到片选时钟信号；其中，片选时钟信号包含片选时钟奇信号和片选时钟偶信号；指令译码电路，用于根据第二片选信号和片选时钟信号对初始指令信号进行译码处理和采样处理，得到目标指令信号；合并输出电路，用于根据片选时钟偶信号和片选时钟奇信号分别对第二命令地址奇信号和第二命令地址偶信号进行采样处理，得到第一目标地址信号；并根据片选时钟奇信号和片选时钟偶信号分别对第二命令地址奇信号和第二命令地址偶信号进行采样处理，得到第二目标地址信号。其中，目标指令信号、第一目标地址信号和第二目标地址信号之间的时序对齐。这样，基于该信号采样电路，在同一时钟周期的采样下，能够实现目标指令信号、第一目标地址信号和第二目标地址信号的时序对齐，使得译码之后的指令信号和地址信号之间没有跟随工艺、电压、温度等变化的偏差，从而可以避免下一级功能模块因时序偏差而出现问题。
附图说明
图1为两个时钟周期命令的信号时序示意图；
图2为一种信号采样电路的组成结构示意图；
图3为一种指令译码器的组成结构示意图；
图4为一种信号采样电路的信号时序示意图；
图5为本公开实施例提供的一种信号采样电路的组成结构示意图；
图6为本公开实施例提供的另一种信号采样电路的组成结构示意图；
图7A为本公开实施例提供的第一指令译码电路的组成结构示意图；
图7B为本公开实施例提供的第二指令译码电路的组成结构示意图；
图8A为本公开实施例提供的第一合并输出电路的组成结构示意图；
图8B为本公开实施例提供的第二合并输出电路的组成结构示意图；
图9为本公开实施例提供的一种使能反相器的具体电路结构示意图；
图10为本公开实施例提供的一种信号采样电路的详细结构示意图；
图11为本公开实施例提供的一种信号采样电路的信号时序示意图；
图12为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：
动态随机存取存储器（Dynamic Random Access Memory，DRAM）
同步动态随机存取存储器（Synchronous Dynamic Random Access Memory，SDRAM）
双倍速率（Double Data Rate，DDR）
第四代DDR（4th DDR，DDR4）
第五代DDR（5th DDR，DDR5）
命令地址输入（Command/Address，CMD/ADD或简称为CA）
时钟输入（Clock Input，CLK）
片选输入（Chip Select Input，CS）
缓冲器（Buffer/Repeater，RPT）
指令译码器（Command Decoder，CMD DEC）
D型触发器（Data Flip-Flop或Delay Flip-Flop，DFF）
工艺、电压、温度（Process 、Voltage 、Temperature，PVT）
可以理解，以DDR5 DRAM设计为例，CA输入既可以作为地址进行采样又可以作为指令进行采样译码。其中，这里的CA是DRAM各种命令地址信号的统称，可以包括行地址选通脉冲（Row Address Strobe，RAS）、列地址选通脉冲（Column Address Strobe，CAS）、写命令（Write，WE）、激活命令（Active，ACT）等命令信号，以及还可以包括有A13~A0的地址信号等。另外，在实际应用中，该命令地址信号包括几位地址信号，具体可以是根据DRAM的规格确定，本公开实施例不作任何限定。
对于DDR5 DRAM的2T CMD，参见图1，其示出了两个时钟周期命令的信号时序示意图。在图1中，CK_t、CK_c为一对输入的互补时钟信号，CA[13:0]就是CA输入，CMD为CA译码后得到的指令信号，CS_n为指示CA有效的片选信号。如图1所示，CA[13:0]为持续两个时钟周期的信号，第1个时钟周期的CA和第2个时钟周期的CA需要作为地址信号进行采样，同时第1个时钟周期的CA还需要指令信号进行采样和译码。具体地，在DDR5中，第1个时钟周期的CA[4:0]需要作为指令信号进行译码和采样。另外，时钟周期是指CK_t/CK_c的时钟周期。
示例性地，参见图2，其示出了一种信号采样电路的组成结构示意图。如图2所示，该信号采样电路包括第一接收器101、第二接收器102、第三接收器103、第一采样电路104、第二采样电路105、第三采样电路106、第四采样电路107、第五采样电路108、第六采样电路109、第七采样电路110、第八采样电路111、指令译码器112、或门113、第一功能模块114、第二功能模块115和第三功能模块116。其中，第一采样电路104、第二采样电路105、第五采样电路108、第六采样电路109、第七采样电路110和第八采样电路111可以是由D型触发器组成，第三采样电路106和第四采样电路107可以是由D型触发器和反相器组成。另外，对于指令译码器112而言，其可以是由三输入与非门、二输入或非门和缓冲器等逻辑部件组成，详见图3所示。
在图1中，第一接收器101的输入信号为初始命令地址信号（用CA[13:0]表示）和参考信号（用VREFCA表示），输出信号为第一命令地址信号（用CA表示）；第二接收器102的输入信号为初始片选信号（用CS_n表示）和参考信号（用VREFCA表示），输出信号为第一片选信号（用PCS表示）；第三接收器103的输入信号为初始时钟信号（用CK_t/CK_c表示），经过分频处理后得到时钟偶信号（用PCLK_E表示）和时钟奇信号（用PCLK_O表示）。在这里，PCLK_E_/PCLK_O的时钟周期是CK_t/CK_c的时钟周期的两倍，PCLK_E_/PCLK_O的频率是CK_t/CK_c的频率的一半。需要注意的是，这里的CA[13:0]表示一组信号，CA[0]、CA[1]、…、CA[13]的合并统称。相应的，第一接收器101中其实包括有14个接收电路，以及输出的线路，甚至包括后面的采样电路，长走线路径也是14根，与CA[0]、CA[1]、…、CA[13]是一一对应的。
然后，通过第一采样电路104，利用时钟偶信号PCLK_E对第一命令地址信号CA进行一级采样处理，得到第二地址偶信号（用CA[13:0]_1T_E表示），以及通过第五采样电路108，利用时钟奇信号PCLK_O对第二地址偶信号CA[13:0]_1T_E进行二级采样处理，得到第三地址奇信号（用表CA[13:0]_0T_O示）。通过第二采样电路105，利用时钟奇信号PCLK_O对第一命令地址信号CA进行采样处理，得到第二地址奇信号（用CA[13:0]_1T_O表示），以及通过第六采样电路109，利用时钟偶信号PCLK_E对第二地址奇信号CA[13:0]_1T_O进行二级采样处理，得到第三地址偶信号（用CA[13:0]_0T_E表示）。在这里，第三地址偶信号CA[13:0]_0T_E包括初始指令偶信号（用CA[4:0]_0T_E表示），第三地址奇信号CA[13:0]_0T_O包括初始指令奇信号（用CA[4:0]_0T_O表示）。需要注意的是，CA[4:0]_0T_E和CA[4:0]_0T_O用于译码形成指令信号，分别是CA[0]_0T_E ~ CA[4]_0T_E和CA[0]_0T_O ~ CA[4]_0T_O的合并统称。
同时，通过第三采样电路106，利用时钟偶信号PCLK_E对第一片选信号PCS进行一级采样及反相处理，得到中间采样偶信号（用PCS_E表示），并通过第七采样电路110，利用时钟奇信号PCLK_O对中间采样偶信号PCS_E进行二级采样，得到第二片选奇信号（用PCS_OD表示）；通过第四采样电路107，利用时钟奇信号PCLK_O对第一片选信号PCS进行一级采样及反相处理，得到中间采样奇信号（用PCS_O表示），并通过第八采样电路111对中间采样奇信号PCS_O进行二级采样，得到第二片选偶信号（用PCS_ED表示）。
最后，通过指令译码器112，对初始指令偶信号CA[4:0]_0T_E、初始指令奇信号CA[4:0]_0T_O、第二片选偶信号PCS_ED和第二片选奇信号PCS_OD进行译码，得到指令偶信号（用CMD_E表示）和指令奇信号（用CMD_O表示）；最后，通过或门113对指令偶信号CMD_E和指令偶信号CMD_O进行或逻辑运算，得到目标指令信号（用CMD表示）。另外，目标指令信号CMD、第二地址奇信号CA[13:0]_1T_O、第二地址偶信号CA[13:0]_1T_E、第三地址奇信号CA[13:0]_0T_O和第三地址偶信号CA[13:0]_0T_E与第一功能模块114、第二功能模块115和第三功能模块116之间均存在有长走线路径；如此，目标指令信号CMD、第二地址奇信号CA[13:0]_1T_O、第二地址偶信号CA[13:0]_1T_E、第三地址奇信号CA[13:0]_0T_O和第三地址偶信号CA[13:0]_0T_E在经过不同的版图布线路径后将共同到达不同的功能模块去实现下一级功能。
基于图2和图3所示的信号采样电路，其对应的信号时序图如图4所示。在图4中，初始时钟信号用CK_t/CK_c表示，时钟偶信号用PCLK_E表示，时钟奇信号用PCLK_O表示，且CK_t/CK_c的时钟周期为预设时钟周期，PCLK_E/PCLK_O的时钟周期均为预设时钟周期的两倍；第一命令地址信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片选信号用CS_n表示，第一片选信号用PCS表示，PCS信号为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期，PCS用于表征目标芯片被选中的信号。换句话说，内容为C0的第一命令地址信号CA（第一时钟周期中的CA信息）和低电平的第一片选信号PCS被时钟偶信号PCLK_E进行一级采样，产生中间采样偶信号PCS_E和第二地址奇信号CA[13:0]_1T_E；然后这些输出再被时钟奇信号PCLK_O进行二级采样，产生第二片选奇信号PCS_OD和第三地址奇信号CA[13:0]_0T_O。同时内容为C1的CA（第二时钟周期中的CA信息）被时钟奇信号PCLK_O进行一级采样，产生第二时钟奇信号CA[13:0]_1T_O。此时，第二片选奇信号PCS_OD、第二地址奇信号CA[13:0]_1T_O和第三地址奇信号CA[13:0]_0T_O都是被时钟奇信号PCLK_O采样输出，三组信号为对齐。另外，第二片选奇信号PCS_OD和初始指令奇信号CA[4:0]_0T_O还需要进入指令译码器112和或门113中进行逻辑译码，得到目标指令信号CMD。因此，目标指令信号CMD、第二地址奇信号CA[13:0]_1T_O和第三地址奇信号CA[13:0]_0T_O之间存在一定的时序偏差（Skew），导致后续电路出现错误。
简单来说，初始时钟信号CK_t/CK_c在接收器之后分频为奇偶时钟PCLK_E/PCLK_O去采样第一命令地址信号CA。对DDR5的2T CMD来说，需要用第一个时钟周期的第一命令地址信号CA作为指令和地址，然后用第二个时钟周期的第一命令地址信号CA作为剩下的地址。因此，DDR5设计需要两级采样，然后分别作为两个时钟周期的地址信号。但同时第二级采样后的第一命令地址信号CA还需要作为指令信号进行译码处理，这样指令路径就比地址路径多出来译码部分的逻辑电路，后续地址信号和指令信号再经过不同的版图布线路径共同到达不同的模块去实现下一级功能。换句话说，在第一命令地址信号CA被采样之后可以获得地址信号，但是第一命令地址信号CA信号被采样后还需要进行译码才能获得指令信号，导致指令信号和地址信号在到达下一级时的时序就有较大的时序偏差（Skew），并且这个Skew在不同PVT条件下也会不一样，从而导致下一级功能会因时序偏差而出现错误。除此之外，如图2所示，对2T CMD来说，针对第一命令地址信号CA中的一位信号，需要设置四条不同的地址总线才能够向后传输，占用的版图面积大，降低了存储器的电学性能。
基于此，本公开实施例提供了一种信号采样电路，该信号采样电路包括输入采样电路、逻辑运算电路、指令译码电路和合并输出电路；其中，输入采样电路，用于根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；其中，第二命令地址信号包括初始指令信号，且第二命令地址信号由第二命令地址奇信号和第二命令地址偶信号组成；逻辑运算电路，用于对第一时钟信号和第二片选信号进行逻辑运算，得到片选时钟信号；其中，片选时钟信号包含片选时钟奇信号和片选时钟偶信号；指令译码电路，用于根据第二片选信号和片选时钟信号对初始指令信号进行译码处理和采样处理，得到目标指令信号；合并输出电路，用于根据片选时钟偶信号和片选时钟奇信号分别对第二命令地址奇信号和第二命令地址偶信号进行采样处理，得到第一目标地址信号；并根据片选时钟奇信号和片选时钟偶信号分别对第二命令地址奇信号和第二命令地址偶信号进行采样处理，得到第二目标地址信号。其中，目标指令信号、第一目标地址信号和第二目标地址信号之间的时序对齐。这样，基于该信号采样电路，在同一时钟周期的采样下，能够实现目标指令信号、第一目标地址信号和第二目标地址信号的时序对齐，使得译码之后的指令信号和地址信号之间没有跟随PVT变化的偏差，从而可以避免下一级功能模块因时序偏差而出现问题；另外，通过合并输出处理，还可以将奇偶地址线进行合并，从而减半地址线的数量。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图5，其示出了本公开实施例提供的一种信号采样电路40的组成结构示意图。如图5所示，该信号采样电路40可以包括输入采样电路41、逻辑运算电路42、指令译码电路43和合并输出电路44；其中，
输入采样电路41，用于根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；其中，第二命令地址信号包括初始指令信号，且第二命令地址信号由第二命令地址奇信号和第二命令地址偶信号组成；
逻辑运算电路42，用于对第一时钟信号和第二片选信号进行逻辑运算，得到片选时钟信号；其中，片选时钟信号包含片选时钟奇信号和片选时钟偶信号；
指令译码电路43，用于根据第二片选信号和片选时钟信号对初始指令信号进行译码处理和采样处理，得到目标指令信号；
合并输出电路44，用于根据片选时钟偶信号和片选时钟奇信号分别对第二命令地址奇信号和第二命令地址偶信号进行采样处理，得到第一目标地址信号；并根据片选时钟奇信号和片选时钟偶信号分别对第二命令地址奇信号和第二命令地址偶信号进行采样处理，得到第二目标地址信号。
需要说明的是，本公开实施例的信号采样电路40应用于地址和指令信号的采样和译码过程，具体可以应用在多种电路场景中。本公开实施例后续以DRAM中CA的译码进行解释和说明，但这并不构成相关限定。
本公开实施例的信号采样电路40应用于两个时钟周期的指令信号（即2T CMD）。换言之，这里的第一命令地址信号包括两个时钟周期的有效信号，相应地，目标指令信号包括两个时钟周期的有效命令，具体如图1所示。在图1中，CS_n信号为低电平有效的脉冲信号，且脉冲宽度为一个时钟周期，该时钟周期和该时钟周期的下一时钟周期对应的CA[13:0]信号是有效（Valid）的。对于2T CMD来说，第一个时钟周期和第二个时钟周期的CA需要被采样为地址信号，且第一个时钟周期的CA还需要被采样和译码为指令信号。
相应地，在本公开实施例中，指令译码电路43用于输出目标指令信号，合并输出电路44用于输出第一目标地址信号和第二目标地址信号，第一目标地址信号指示第一时钟周期里的CA信息，第二目标地址信号用于指示第二时钟周期里的CA信息。
需要说明的是，第二命令地址信号由第二命令地址偶信号和第二命令地址奇信号组成，片选时钟信号也是由片选时钟奇信号和片选时钟偶信号构成的。合并输出电路44通过利用片选时钟信号对第二命令地址信号进行交叉采样处理，得到第一目标地址信号；同时，通过利用片选时钟信号对第二命令地址信号进行对应采样处理，得到第二目标地址信号。
在这里，交叉采样处理是指：利用片选时钟偶信号采样第二命令地址奇信号，利用片选时钟奇信号采样第二命令地址偶信号。对应采样处理是指：利用片选时钟偶信号采样第二命令地址偶信号，利用片选时钟奇信号采样第二命令地址奇信号。
需要说明的是，经过逻辑运算电路42之后，片选时钟奇信号和片选时钟偶信号之间仅有一个有效。这样，在片选时钟奇信号有效的情况下，目标指令信号是由指令译码电路43根据片选时钟奇信号进行采样输出的；第一目标地址信号是由合并输出电路44根据片选时钟奇信号对第二命令地址偶信号采样输出的，第二目标地址信号是由合并输出电路44根据片选时钟奇信号对第二命令地址奇信号采样输出的。在片选时钟偶信号有效的情况下，目标指令信号是由指令译码电路43根据片选时钟偶信号进行采样输出的；第一目标地址信号是由合并输出电路44根据片选时钟偶信号对第二命令地址奇信号采样输出的，第二目标地址信号是由合并输出电路44根据片选时钟偶信号对第二命令地址偶信号采样输出的。
也就是说，目标指令信号、第一目标地址信号和第二目标地址信号均是通过一个相同的信号（片选时钟奇信号或者片选时钟偶信号）采样输出的，所以目标指令信号、第一目标地址信号和第二目标地址信号之间的时序对齐，从而能避免指令信号和地址信号之间的时序偏差问题，且指令信号和地址信号之间的时序偏差不会跟随PVT进行变化，从而可以避免下一级功能模块因时序偏差而出现问题。在这里，时序对齐是指目标指令信号、第一目标地址信号和第二目标地址信号同时由低电平状态变化为高电平状态，或者同时由高电平状态变化为低电平状态。其中，本申请实施例所述的“时序对齐”和“同时”指的是时序偏差在预设精度范围内。
在一些实施例中，在图5所示信号采样电路40的基础上，参见图6，该信号采样电路40还可以包括接收电路45，接收电路45包括第一接收电路451、第二接收电路452和第三接收电路453；其中，
第一接收电路451，用于接收初始命令地址信号，输出第一命令地址信号；
第二接收电路452，用于接收初始片选信号，输出第一片选信号；
第三接收电路453，用于接收初始时钟信号，并对初始时钟信号进行分频处理，得到时钟奇信号和时钟偶信号。
在这里，时钟奇信号和时钟偶信号组成前述的第一时钟信号。特别地，时钟奇信号和时钟偶信号是由初始时钟信号进行分频后得到的，因此时钟奇信号和时钟偶信号的时钟周期均是初始时钟信号的时钟周期的两倍。另外，时钟奇信号和时钟偶信号之间的相位差为180度。
需要说明的是，通过接收电路45，可以获得第一命令地址信号、第一片选信号和第一时钟信号，然后将其输入到输入采样电路41进行采样以及后续的逻辑运算。
在这里，无论是第一接收电路451，还是第二接收电路452或第三接收电路453，均可以是接收器（用Recevier表示），或者也可以是缓冲器（用Buffer表示）。
还需要说明的是，在图6中，这里的初始命令地址信号可以用CA[13:0]表示，第一命令地址信号用CA表示；初始片选信号可以用CS_n表示，第一片选信号用PCS表示；初始时钟信号可以用CK_t和CK_c表示，时钟偶信号用PCLK_E表示，时钟奇信号用PCLK_O表示。
另外，还需要注意的是，无论是初始命令地址信号还是第一命令地址信号，其并非是一个信号，而是代表一组命令地址信号，即CA[0]~CA[13]；因此，对于第一接收电路451而言，这里可以包括有14个接收电路，用于接收CA[0]、CA[1]、…、CA[13]等14个信号的，图中仅示出一个接收电路作为示意。
在一些实施例中，输入采样电路41包括命令地址采样电路411，且命令地址采样电路411包括第一采样电路和第二采样电路；其中，
第一采样电路，用于根据时钟奇信号对第一命令地址信号进行采样，得到第二命令地址奇信号；
第二采样电路，用于通过时钟偶信号对第一命令地址信号进行采样，得到第二命令地址偶信号；
需要说明的是，初始指令信号是由初始指令偶信号和初始指令奇信号组成，且第二命令地址偶信号包括初始指令偶信号，第二命令地址奇信号包括初始指令奇信号。
在这里，在图6中，第二命令地址偶信号可以用CA[13:0]_1T_E进行表示，第二命令地址奇信号可以用CA[13:0]_1T_O进行表示，初始指令偶信号用CA[4:0]_1T_E表示，初始指令奇信号用CA[4:0]_1T_O表示。特别地，以上符号中，“1T”并不具有特别限定意义。
需要注意的是，CA[13:0]_1T_E也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_E~CA[13]_1T_E，而CA[4:0]_1T_E表示的这一组信号中的CA[0]_1T_E~CA[4]_1T_E；CA[13:0]_1T_O也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_O~CA[13]_1T_O，而CA[4:0]_1T_O表示的这一组信号中的CA[0]_1T_O~CA[4]_1T_O。
如图6所示，第一采样电路和第二采样电路可以是由D型触发器组成；其中，对于第一采样电路来说，D型触发器的时钟端与时钟奇信号PCLK_O连接，D型触发器的输入端与第一命令地址信号CA连接，D型触发器的输出端用于输出第二命令地址奇信号CA[13:0]_1T_O，且第二命令地址奇信号CA[13:0]_1T_O包括初始指令奇信号CA[4:0]_1T_O。对于第二采样电路来说，D型触发器的时钟端与时钟偶信号PCLK_E连接，D型触发器的输入端与第一命令地址信号CA连接，D型触发器的输出端用于输出第二命令地址偶信号CA[13:0]_1T_E，第二命令地址偶信号CA[13:0]_1T_E包括初始指令偶信号CA[4:0]_1T_E。
在一些实施例中，输入采样电路41还包括片选采样电路412，且片选采样电路412包括第三采样电路、第四采样电路、第五采样电路和第六采样电路；
第三采样电路，用于根据时钟奇信号对第一片选信号进行采样，得中间采样奇信号；
第四采样电路，用于根据时钟偶信号对中间采样奇信号进行采样，得到第二片选偶信号；
第五采样电路，用于根据时钟偶信号对第一片选信号进行采样，得到中间采样偶信号；
第六采样电路，用于通过时钟奇信号对中间采样偶信号进行采样，得到第二片选奇信号。
还需要说明的是，在图6中，中间采样奇信号可以用PCS_O表示，第二片选偶信号可以用PCS_ED表示；中间采样偶信号可以用PCS_E表示，第二片选奇信号可以用PCS_OD表示。
具体地，如图6所示，第三采样电路可以是由D型触发器和反相器组成，第四采样电路可以是由D型触发器组成。其中，对于第三采样电路来说，D型触发器的时钟端与时钟奇信号PCLK_O连接，D型触发器的输入端与第一片选信号PCS连接，D型触发器的输出端与反相器的输入端连接，反相器的输出端用于输出中间采样奇信号PCS_O；对于第四采样电路来说，D型触发器的时钟端与PCLK_E连接，D型触发器的输入端与中间采样奇信号PCS_O连接，D型触发器的输出端用于输出第二片选偶信号PCS_ED。
第五采样电路可以是由D型触发器和反相器组成，第六采样电路可以是由D型触发器组成。其中，对于第五采样电路来说，D型触发器的时钟端与时钟偶信号PCLK_E连接，D型触发器的输入端与第一片选信号PCS连接，D型触发器的输出端与反相器的输入端连接，反相器的输出端用于输出中间采样偶信号PCS_E信号；对于第六采样电路来说，D型触发器的时钟端与时钟奇信号PCLK_O连接，D型触发器的输入端与中间采样偶信号PCS_E信号连接，D型触发器的输出端用于输出第二片选奇信号PCS_OD。
应理解，由于第一片选信号PCS为低电平有效的脉冲信号，因此需要在第三采样电路或者第五采样电路中设置反相器，以使得中间采样偶信号PCS_E或者中间采样奇信号PCS_O变成高电平有效的脉冲信号，以便后续的逻辑运算。另外，第三采样电路和第五采样电路也可以不需要反相器，那么后续的逻辑运算则需进行相应调整，从而达到相同效果。
这样，在经过接收电路45和输入采样电路41之后，可以获得时钟偶信号、时钟奇信号、第二片选偶信号、第二片选奇信号、第二命令地址偶信号、第二命令地址奇信号、初始指令偶信号和初始指令奇信号。然后，对时钟偶信号、时钟奇信号、第二片选偶信号、第二片选奇信号进行计算，得到片选时钟奇信号和片选时钟偶信号。最后，通过有效的片选时钟信号对第二命令地址偶信号和第二命令地址奇信号进行采样，以及对初始指令偶信号或者初始指令奇信号进行译码及采样，从而能够使得最终输出的地址信号和指令信号的时序对齐。
在本公开实施例中，对时钟偶信号、时钟奇信号、第二片选偶信号和第二片选奇信号进行逻辑运算，从而获得片选时钟信号，以便后续能够对指令译码电路43和合并输出电路44进行奇偶采样，以实现地址总线数量减半。因此，在一些实施例中，如图6所示，逻辑运算电路42包括第一逻辑电路421和第二逻辑电路422；其中，
第一逻辑电路421，用于接收时钟偶信号和第二片选偶信号，并对时钟偶信号和第二片选偶信号进行逻辑运算，得到片选时钟偶信号；
第二逻辑电路422，用于接收时钟奇信号和第二片选奇信号，并对时钟奇信号和第二片选奇信号进行逻辑运算，得到片选时钟奇信号。
需要说明的是，在图6中，这里的片选时钟偶信号可以用CS_CLK_E表示，片选时钟奇信号可以用CS_CLK_O表示。
在一种具体的实施例中，对于第一逻辑电路421而言，第一逻辑电路421可以包括第一缓冲器和第一与门；其中，
第一缓冲器，用于对时钟偶信号进行延时处理，得到中间时钟偶信号；
第一与门，用于对第二片选偶信号和中间时钟偶信号进行与运算，得到片选时钟偶信号。
在另一种具体的实施例中，对于第二逻辑电路422而言，第二逻辑电路422可以包括第二缓冲器和第二与门；其中，
第二缓冲器，用于对时钟奇信号进行延时处理，得到中间时钟奇信号；
第二与门，用于对第二片选奇信号和中间时钟奇信号进行与运算，得到片选时钟奇信号。
需要说明的是，对于缓冲器而言，无论是第一缓冲器还是第二缓冲器，不仅具有延时功能，而且还可以具有增强信号驱动能力的作用。具体地，对于中间时钟偶信号与时钟偶信号而言，中间时钟偶信号相比时钟偶信号不仅存在时延，而且中间时钟偶信号的驱动能力更强；而对于中间时钟奇信号与时钟奇信号而言，中间时钟奇信号相比时钟奇信号存在时延，而且中间时钟奇信号的驱动能力更强。
还需要说明的是，如图6所示，片选时钟偶信号CS_CLK_E是通过第一逻辑电路421得到的，片选时钟奇信号CS_CLK_O是通过第二逻辑电路422得到的。在本公开实施例中，根据片选时钟偶信号CS_CLK_E和片选时钟奇信号CS_CLK_O这两个信号对指令译码电路43和合并输出电路44进行相关处理，从而使得最终输出的第一目标地址信号、第二目标地址信号和目标指令信号的时序对齐。
还需要说明的是，在一些实施例中，第一片选信号是表征目标芯片被选中的信号，且第一片选信号为低电平有效的脉冲信号；其中，
若第一片选信号在偶数时钟周期的上升沿采样为低电平，则中间采样偶信号和第二片选奇信号为高电平有效的脉冲信号，以及片选时钟奇信号为高电平有效的脉冲信号；或者，若第一片选信号在奇数时钟周期的上升沿采样为低电平，则中间采样奇信号和第二片选偶信号为高电平有效的脉冲信号，以及片选时钟偶信号为高电平有效的脉冲信号。
在这里，偶数时钟周期或者奇数时钟周期是指初始时钟信号CK_t/CK_c的时钟周期。具体来说，经过第三接收电路453的分频处理之后，可以得到时钟奇信号PCLK_E和时钟偶信号PCLK_O；然后将时钟偶信号PCLK_E的上升沿所在的时钟周期作为偶数时钟周期，将时钟奇信号PCLK_O的上升沿所在的时钟周期作为奇数时钟周期。
需要说明的是，由于第二片选奇信号PCS_OD和第二片选偶信号PCS_ED中只有一个信号处于高电平，因此利用第一逻辑电路421和第二逻辑电路422，使得在片选时钟奇信号CS_CLK_O和片选时钟偶信号CS_CLK_E这两个信号中，同样只有一个信号为具有高电平的有效信号，另一个信号则为无效信号（低电平信号）。这样，通过屏蔽第二片选信号为低电平（即无命令）时的第一时钟信号（时钟偶信号PCLK_E或时钟奇信号PCLK_O），能够减少不必要的时钟信号振荡，能够实现节省功耗的功能。
在一些实施例中，对于指令译码电路43而言，根据片选时钟偶信号和片选时钟奇信号，需要对初始指令信号中的奇偶信号分别进行采样和译码。因此，在一些实施例中，如图6所示，指令译码电路43可以包括第一指令译码电路431、第二指令译码电路432以及或门433；其中，
第一指令译码电路431，用于根据片选时钟偶信号和第二片选偶信号对初始指令奇信号进行译码和采样处理，得到指令偶信号；
第二指令译码电路432，用于根据片选时钟奇信号和第二片选奇信号对初始指令偶信号进行译码和采样处理，得到指令奇信号；
或门433，用于对指令偶信号和指令奇信号进行或运算，得到目标指令信号。
需要说明的是，在图6中，这里的目标指令信号可以用CMD表示，指令偶信号可以用CMD_E表示，指令奇信号可以用CMD_O表示。
需要说明的是，如图6所示，目标指令信号CMD是由指令偶信号CMD_E和指令奇信号CMD_O进行或逻辑运算得到的。其中，指令偶信号CMD_E是通过第一指令译码电路431进行译码和采样得到的，指令奇信号CMD_O是通过第二指令译码电路432进行译码和采样得到的。
在一种具体的实施例中，如图7A所示，第一指令译码电路431可以包括第一译码电路、第七采样电路和第三与门；其中，
第一译码电路，用于对初始指令奇信号进行译码处理，得到指令译码奇信号；
第七采样电路，用于根据片选时钟偶信号对指令译码奇信号进行采样处理，得到指令采样偶信号；
第三与门，用于对第二片选偶信号与指令采样偶信号进行与运算，得到指令偶信号。
需要说明的是，初始指令奇信号CA[4:0]_1T_O可以包括CA[0]_O、CA[1]_O、CA[2]_O、CA[3]_O、CA[4]_O等指令信号，而且第一译码电路也是由二输入与非门、三输入与非门和二输入或非门组成。其中，如图7A所示，CA[0]_O和CA[1]_O输入到二输入与非门，CA[2]_O、CA[3]_O和CA[4]_O输入到三输入与非门，然后二输入与非门的输出端以及三输入与非门的输出端将与二输入或非门的输入端连接，而二输入或非门的输出端用于输出指令译码奇信号，从而实现对初始指令奇信号的译码。
需要说明的是，第一指令译码电路431和第二指令译码电路432的具体设计是根据指令译码规则确定，对于不同的产品/不同的应用场景/不同的指令，译码规则可能不同，那么指令译码电路的逻辑也可以相应调整。
还需要说明的是，第七采样电路也可以为D型触发器。其中，如图7A所示，D型触发器的时钟端与片选时钟偶信号CS_CLK_E连接，D型触发器的输入端与二输入或非门的输出端连接，用于接收指令译码奇信号；D型触发器的输出端和第三与门的一个输入端连接，且第二片选偶信号PCS_ED与第三与门的另一个输入端连接，从而第三与门的输出端用于输出指令偶信号CMD_E，从而在对指令译码奇信号进行采样之后，通过第三与门还能够保证只有第二片选偶信号PCS_ED为高电平时，可以得到指令偶信号CMD_E。
在一些实施例中，如图7B所示，第二指令译码电路432包括第二译码电路、第八采样电路和第四与门；其中，
第二译码电路，用于对初始指令偶信号进行译码处理，得到指令译码偶信号；
第八采样电路，用于根据片选时钟奇信号对指令译码偶信号进行采样处理，得到指令采样奇信号；
第四与门，用于对第二片选奇信号与指令采样奇信号进行与运算，得到指令奇信号。
需要说明的是，初始指令偶信号CA[4:0]_1T_E可以包括CA[0]_E、CA[1]_E、CA[2]_E、CA[3]_E、CA[4]_E等指令信号，而且第一译码电路可以是由二输入与非门、三输入与非门和二输入或非门组成。其中，如图7B所示，CA[0]_E和CA[1]_E输入到二输入与非门，CA[2]_E、CA[3]_E和CA[4]_E输入到三输入与非门，然后二输入与非门的输出端以及三输入与非门的输出端分别与二输入或非门的输入端连接，而二输入或非门的输出端用于输出指令译码偶信号，从而实现对初始指令偶信号CA[4:0]_1T_E的译码。
还需要说明的是，第八采样电路也可以为D型触发器。其中，如图7B所示，D型触发器的时钟端与片选时钟奇信号CS_CLK_O连接，D型触发器的输入端与二输入或非门的输出端连接，用于接收指令译码偶信号；D型触发器的输出端和第四与门的一个输入端连接，且第二片选奇信号PCS_OD与第四与门的另一个输入端连接，从而第四与门的输出端用于输出指令奇信号CMD_O，从而在对指令译码偶信号进行采样之后，通过第四与门还能够保证只有第二片选奇信号PCS_OD为高电平时，可以得到指令奇信号CMD_O，即保证了指令偶信号CMD_E和指令奇信号CMD_O中仅有一个有效信号。
这样，片选时钟偶信号CS_CLK_E和片选时钟奇信号CS_CLK_O中仅有一个为高电平有效的脉冲信号。如果片选时钟偶信号CS_CLK_E为高电平有效的脉冲信号，这时候由于片选时钟奇信号CS_CLK_O为低电平信号而不会执行第二指令译码电路432的采样处理，即指令奇信号CMD_O为低电平信号，那么此时得到的指令偶信号CMD_E与低电平信号通过或门433进行或运算，输出的仍为指令偶信号CMD_E信号；换言之，这时候得到的指令偶信号CMD_E信号即为目标指令信号CMD。反之，如果片选时钟奇信号CS_CLK_O为高电平有效的脉冲信号，这时候由于片选时钟偶信号CS_CLK_E为低电平信号而不会执行第一指令译码电路431的采样处理，即指令偶信号CMD_E为低电平信号，那么此时得到的指令奇信号CMD_O与低电平信号通过或门433进行或运算，输出的仍为指令奇信号CMD_O信号；换言之，这时候得到的指令奇信号CMD_O信号即为目标指令信号CMD。
在一些实施例中，合并输出电路44包括第一合并输出电路441和第二合并输出电路442；其中，
第一合并输出电路441，用于根据片选时钟奇信号对第二命令地址偶信号进行采样，得到第一目标地址信号；或者，根据片选时钟偶信号对第二命令地址奇信号进行采样，得到第一目标地址信号；
第二合并输出电路442，用于根据片选时钟奇信号对第二命令地址奇信号进行采样，得到第二目标地址信号；或者，根据片选时钟偶信号对第二命令地址偶信号进行采样，得到第二目标地址信号。
需要说明的是，第一合并输出电路441和第二合并输出电路442也可称为合并输出触发器，用Output Combined DFF表示，两者的内在电路结构相同，但是引脚与信号的接法不同。在这里，合并输出触发器包括两个数据端和两个时钟端，在利用第一个时钟端的信号对第一个数据端的信号进行采样的同时，也利用第二个时钟端的信号对第二个数据端的信号进行采样。
需要说明的是，在图6中，这里的第一目标地址信号用CA[13:0]_0T表示，这里的第二目标地址信号用CA[13:0]_1T表示。
如图6所示，对于第一合并输出电路441来说，第一数据端与第二命令地址奇信号CA[13:0]_1T_O连接，第二数据端与第二命令地址偶信号CA[13:0]_1T_E连接，第一时钟端与片选时钟偶信号CS_CLK_E连接，第二时钟端与片选时钟奇信号CS_CLK_O连接。如此，能够利用片选时钟偶信号CS_CLK_E对第二命令地址奇信号CA[13:0]_1T_O进行采样，同时利用片选时钟奇信号CS_CLK_O对第二命令地址偶信号CA[13:0]_1T_E进行采样，得到第一目标地址信号CA[13:0]_0T。应理解，由于片选时钟偶信号CS_CLK_E和片选时钟奇信号CS_CLK_O之中仅有一个有效，因此第一合并输出电路441仅会输出一个有效的采样结果，从而可以将原本用于分别传输奇偶采样结果的奇偶地址输出合并为一个采样输出，从而减少一半的地址总线。
如图6所示，对于第二合并输出电路442来说，第一数据端与第二命令地址奇信号CA[13:0]_1T_O连接，第二数据端与第二命令地址偶信号CA[13:0]_1T_E连接，第一时钟端与片选时钟奇信号CS_CLK_O连接，第二时钟端与片选时钟偶信号CS_CLK_E连接。如此，能够利用片选时钟奇信号CS_CLK_O对片选时钟奇信号CA[13:0]_1T_O进行采样，同时利用片选时钟偶信号CS_CLK_E对片选时钟偶信号CA[13:0]_1T_E进行采样，得到第二目标地址信号CA[13:0]_1T。应理解，由于片选时钟偶信号CS_CLK_E和片选时钟奇信号CS_CLK_O之中仅有一个有效，因此第二合并输出电路442同样仅会输出一个有效的采样结果，从而可以将原本用于分别传输奇偶采样结果的奇偶地址输出合并为一个采样输出，从而减少一半的地址总线。
基于前述的电路结构，第一合并输出电路441输出的是第一命令地址信号CA在第一时钟周期的采样结果，第二合并输出电路442输出的是第一命令地址信号CA在第二时钟周期的采样结果，以下为具体说明：
假设第一命令地址信号CA在连续7个时钟周期的内容分别是Cy、Cz、C0、C1、C2、C3和C4。
在2T CMD模式下，若第一片选信号PCS在C0对应的偶数时钟周期为低电平有效状态，说明C0和C1是有效的第一命令地址信号CA。此时，利用时钟偶信号采样得到的第二命令地址偶信号CA[13:0]_1T_E包括C0和C2，利用时钟奇信号采样得到的第二命令地址奇信号CA[13:0]_1T_O包括C1和C3。此时，由于片选时钟奇信号CS_CLK_O有效，经过片选时钟奇信号CS_CLK_O对第二命令地址偶信号CA[13:0]_1T_E采样会得到C0，经过片选时钟奇信号CS_CLK_O对CA[13:0]_1T_O采样会得到C1。如此，第一合并输出电路441采样得到的是CA在第一时钟周期的有效信息C0，而第二合并输出电路442采样得到的是CA在第二时钟周期的有效信息C1。
若第一片选信号PCS在C1对应的奇数时钟周期为低电平有效状态，说明C1和C2是有效的CA信号。此时，利用时钟偶信号采样得到的第二命令地址偶信号CA[13:0]_1T_E包括C2和C4，利用时钟奇信号采样得到的第二命令地址奇信号CA[13:0]_1T_O包括C1和C3。此时，由于片选时钟偶信号CS_CLK_E有效，经过片选时钟偶信号CS_CLK_E对第二命令地址奇信号CA[13:0]_1T_O采样会得到C1，经过片选时钟偶信号CS_CLK_E对第二命令地址偶信号CA[13:0]_1T_E采样会得到C2。如此，第一合并输出电路441采样得到的是第一命令地址信号CA在第一时钟周期的有效信息C1，而第二合并输出电路442采样得到的是第二命令地址奇信号CA在第二时钟周期的有效信息C2。
在这里，偶数时钟周期或者奇数时钟周期是指初始时钟信号CK_t/CK_c的时钟周期。具体来说，对初始时钟信号经过分频处理之后，可以得到时钟奇信号PCLK_E和时钟偶信号PCLK_O；然后将时钟偶信号PCLK_E的上升沿所在的时钟周期作为偶数时钟周期，将时钟奇信号PCLK_O的上升沿所在的时钟周期作为奇数时钟周期。
因此，第一合并输出电路441输出的始终是CA在第一时钟周期的有效信息，即第一目标地址信号CA[13:0]_0T；第二合并输出电路442输出的始终是CA在第二时钟周期的有效信息，即第二目标地址信号CA[13:0]_1T。
在一些实施例中，如图8A所示，第一合并输出电路441包括第三逻辑电路、第四逻辑电路和第九采样电路；其中，
第三逻辑电路，用于对片选时钟奇信号进行逻辑运算，得到第一使能奇信号和第二使能奇信号，且第一使能奇信号和第二使能奇信号之间的相位差为180度；
第四逻辑电路，用于对片选时钟偶信号进行逻辑运算，得到第一使能偶信号和第二使能偶信号，且第一使能偶信号和第二使能偶信号之间的相位差为180度；
第九采样电路，用于根据第一使能偶信号、第二使能偶信号、第一使能奇信号和第二使能奇信号对第二命令地址偶信号和第二命令地址奇信号进行采样处理，得到第一目标地址信号。
需要说明的是，如图8A所示，第三逻辑电路可以是由一个反相器和一个缓冲器组成。其中，第一使能偶信号可以用CLKB_E表示，第二使能偶信号可以用CLKT_E表示，且第一使能偶信号和第二使能偶信号之间的相位差为180度。
如图8A所示，第四逻辑电路也可以是由一个反相器和一个缓冲器组成。其中，第一使能奇信号可以用CLKB_O表示，第二使能奇信号可以用CLKT_O表示，且第一使能奇信号和第二使能奇信号之间的相位差为180度。
还需要说明的是，对于第二命令地址偶信号而言，用CA_E表示，其代表了CA[0]_E、CA[1]_E、CA[2]_E、…、CA[13]_E等共14个信号；对于第二命令地址奇信号而言，用CA_O表示，其代表了CA[0]_O、CA[1]_O、CA[2]_O、…、CA[13]_O等共14个信号；也就是说，对于每一组信号（例如，CA[0]_E和CA[0]_O、CA[1]_E和CA[1]_O、…、CA[13]_E和CA[13]_O）都需要一个第九采样电路，即本公开实施例总共需要14个第九采样电路。以用CA[0]_E和CA[0]_O这一组信号为例，如图8A所示，第九采样电路可以是由若干个使能反相器和若干个反相器组成。其中，利用第一使能偶信号CLKB_E和第二使能偶信号CLKT_E对CA[0]_O信号进行采样处理；以及利用第一使能奇信号CLKB_O和第二使能奇信号CLKT_O对CA[0]_E信号进行采样处理，最终输出的第一目标地址信号用CA[0]_0T表示。
另外，参见图9，其示出了一种使能反相器（用Enable Inverter表示）的具体电路结构示意图。其中，（a）为使能反相器的器件符号，（b）为使能反相器的具体组成。如图9所示，输入信号用IN表示，输出信号用OUT表示，使能信号用EN表示。具体地，在本公开实施例中，若使能信号EN为高电平，则使能反相器工作，即需要对输入信号IN进行反相处理以得到输出信号OUT；若输入信号EN为低电平，则使能反相器关断，反相器输出端呈现高阻态。
还需要说明的是，基于第一合并输出电路441的电路结构，在一些实施例中，第九采样电路，具体用于在片选时钟偶信号为高电平有效的脉冲信号情况下，根据第一使能偶信号和第二使能偶信号对第二命令地址奇信号进行采样处理，得到第一目标地址信号；或者，在片选时钟奇信号为高电平有效的脉冲信号情况下，根据第一使能奇信号和第二使能奇信号对第二命令地址偶信号进行采样处理，得到第一目标地址信号。
换句话说，针对图8A所示的第九采样电路的工作原理，具体为：在CLKB_O信号为高电平时，把CA[0]_E信号接收，通过一个使能反相器以及紧接着的反相器，把信号传输到该反相器之后这个节点，等CLKT_O信号为高电平时，再把该信号输出，所以呈现出CLKT_O信号上升沿采样的效果；或者，在CLKB_E信号为高电平时，把CA[0]_O信号接收，通过一个使能反相器以及紧接着的反相器，把信号传输到该反相器之后这个节点，等CLKT_E信号为高电平时，再把该信号输出，所以呈现出CLKT_E信号上升沿采样的效果；最后，在CA[0]_0T信号处的两个首尾相接的反相器则是起到了保持信号的作用。
在本公开实施例中，由于片选时钟偶信号CS_CLK_E和片选时钟奇信号CS_CLK_O中仅有一个为高电平有效的脉冲信号，因此，对于第九采样电路来说，利用CLKT_E采样部分和和CLKT_O采样部分之中，只有一部分工作，另一部分输出高阻态，最终的CA[0]_0T就可以输出工作的那一部分的结果。
类似地，在一些实施例中，如图8B所示，第二合并输出电路442包括第五逻辑电路、第六逻辑电路和第十采样电路；其中，
第五逻辑电路，用于对片选时钟偶信号进行逻辑运算，得到第三使能偶信号和第四使能偶信号；
第六逻辑电路，用于对片选时钟奇信号进行逻辑运算，得到第三使能奇信号和第四使能奇信号；
第十采样电路，用于根据第三使能偶信号、第四使能偶信号、第三使能奇信号和第四使能奇信号对第二命令地址偶信号和第二命令地址奇信号进行采样处理，得到第二目标地址信号。
需要说明的是，如图8B所示，第五逻辑电路可以是由一个反相器和一个缓冲器组成。其中，第三使能偶信号可以用CLKB_E表示，第四使能偶信号可以用CLKT_E表示，且第三使能偶信号和第四使能偶信号之间的相位差为180度。
如图8B所示，第六逻辑电路也可以是由一个反相器和一个缓冲器组成。其中，第三使能奇信号可以用CLKB_O表示，第四使能奇信号可以用CLKT_O表示，且第三使能奇信号和第四使能奇信号之间的相位差为180度。
还需要说明的是，基于第二合并输出电路442的电路结构，在一些实施例中，第十采样电路，具体用于在片选时钟偶信号为高电平有效的脉冲信号情况下，根据第三使能偶信号和第四使能偶信号对第二命令地址偶信号进行采样处理，得到第二目标地址信号；或者，在片选时钟奇信号为高电平有效的脉冲信号情况下，根据第三使能奇信号和第四使能奇信号对第二命令地址奇信号进行采样处理，得到第二目标地址信号。
还需要说明的是，对于第二命令地址偶信号而言，用CA_E表示，其代表了CA[0]_E、CA[1]_E、CA[2]_E、…、CA[13]_E等共14个信号；对于第二命令地址奇信号而言，用CA_O表示，其代表了CA[0]_O、CA[1]_O、CA[2]_O、…、CA[13]_O等共14个信号；也就是说，对于每一组信号（例如，CA[0]_E和CA[0]_O、CA[1]_E和CA[1]_O、…、CA[13]_E和CA[13]_O）都需要一个第十采样电路，即本公开实施例总共需要14个第十采样电路。以用CA[0]_E和CA[0]_O这一组信号为例，如图8B所示，第十采样电路可以是由若干个使能反相器和若干个反相器组成。其中，利用第三使能偶信号CLKB_E和第四使能偶信号CLKT_E对CA[0]_E信号进行采样处理；以及利用第三使能奇信号CLKB_O和第四使能奇信号CLKT_O对CA[0]_O信号进行采样处理，最终输出的第二目标地址信号用CA[0]_1T表示。
第二合并输出电路442的具体电路原理可以参照第一合并输出电路441进行理解，本公开实施例在此不作赘述。
这样，通过第一合并输出电路441和第二合并输出电路442，输出第一目标信号和第二目标地址信号。在这里，第一目标地址信号包括第一命令地址信号在第一时钟周期里的信息，第二目标地址信号包括第一命令地址信号在第二时钟周期里的信息，且第一时钟周期是指第一片选信号为低电平时的时钟周期，第二时钟周期是第一时钟周期的下一时钟周期。
换句话说，本公开实施例提供的信号采样电路40应用于2个时钟周期的指令信号。具体地，第一命令地址信号CA包括两个时钟周期的有效信号，第一目标地址信号CA_[13:0]_0T是第一命令地址信号CA在第一个时钟周期的有效信号的采样结果，第二目标地址信号CA_[13:0]_1T是CA在第二个时钟周期的有效信号的采样结果。应理解，时钟周期均以分频前的初始时钟信号CK_t/CK_c为基准进行确定。
这样，一方面，针对两个时钟周期的CA输入，通过指令译码电路，能够根据有效的片选时钟信号对第一命令地址信号进行采样和译码，获得目标指令信号；通过第一合并输出电路，能够根据有效的片选时钟信号对第一命令地址信号进行采样，获得第一目标地址信号；通过第二合并输出电路，能够根据有效的片选时钟信号对第一命令地址信号进行采样，获得第二目标地址信号，从而第一目标地址信号、第二目标地址信号和目标指令信号时序对齐。另一方面，通过屏蔽第一片选信号无效时的第一时钟信号，还可以将奇偶采样的地址总线合并，从而能够实现减半地址总线数量。
本公开实施例提供了一种信号采样电路，该信号采样电路包括输入采样电路、逻辑运算电路、指令译码电路和合并输出电路；其中，输入采样电路，用于根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；其中，第二命令地址信号包括初始指令信号，且第二命令地址信号由第二命令地址奇信号和第二命令地址偶信号组成；逻辑运算电路，用于对第一时钟信号和第二片选信号进行逻辑运算，得到片选时钟信号；其中，片选时钟信号包含片选时钟奇信号和片选时钟偶信号；指令译码电路，用于根据第二片选信号和片选时钟信号对初始指令信号进行译码处理和采样处理，得到目标指令信号；合并输出电路，用于根据片选时钟偶信号和片选时钟奇信号分别对第二命令地址奇信号和第二命令地址偶信号进行采样处理，得到第一目标地址信号；并根据片选时钟奇信号和片选时钟偶信号分别对第二命令地址奇信号和第二命令地址偶信号进行采样处理，得到第二目标地址信号。其中，目标指令信号、第一目标地址信号和第二目标地址信号之间的时序对齐。这样，基于该信号采样电路，在同一时钟周期的采样下，能够实现目标指令信号、第一目标地址信号和第二目标地址信号的时序对齐，使得译码之后的指令信号和地址信号之间没有跟随PVT变化的偏差，从而可以避免下一级功能模块因时序偏差而出现问题。
在本公开的另一实施例中，基于前述实施例所述的信号采样电路40，参见图10，其示出了本公开实施例提供的一种信号采样电路的详细结构示意图。如图10所示，信号采样电路40可以包括第一接收器601、第二接收器602、第三接收器603、第一采样电路604、第二采样电路605、第三采样电路606、第四采样电路607、第五采样电路608、第六采样电路609、第一缓冲器610、第一与门611、第二缓冲器612、第二与门613、指令译码触发器614、或门615、第一合并输出触发器616、第二合并输出触发器617、第一功能模块618、第二功能模块619和第三功能模块620。其中，第一采样电路604、第二采样电路605、第四采样电路607和第六采样电路609是由D型触发器组成，第三采样电路606和第五采样电路608是由D型触发器和反相器组成；另外，指令译码触发器614可以包括第一指令译码电路和第二指令译码电路，具体结构详见图7A图和图7B所示；第一合并输出触发器616的内部结构详见图8A所示，第二合并输出触发器617的内部结构详见图8B所示。
在图10中，首先，第一接收器601的输入信号为初始命令地址信号（用CA[13:0]表示）和参考信号（用VREFCA表示），输出信号为第一命令地址信号（用CA表示）；需要注意的是，对于初始命令地址信号CA[13:0]，其并非是一个信号，而是代表一组信号，即CA[13:0]包括了CA[13]~CA[0]；针对每一个信号都需要一个第一接收器601，故本公开实施例需要14个第一接收器601，图中仅示出一个第一接收器601作为示意；第二接收器602的输入信号为初始片选信号（用CS_n表示）和参考信号（用VREFCA表示），输出信号为第一片选信号（用PCS表示）；第三接收器603的输入信号为初始时钟信号（用CK_t/CK_c），经过分频处理后输出信号为时钟偶信号（用PCLK_E表示）和时钟奇信号（用PCLK_O表示）。在这里，PCLK_E_/PCLK_O的时钟周期是CK_t/CK_c的时钟周期的两倍，PCLK_E_/PCLK_O的频率是CK_t/CK_c的频率的一半。
然后，通过第一采样电路604，利用时钟奇信号对第一命令地址信号进行采样处理，得到第二命令地址奇信号（用CA[13:0]_1T_O表示），且第二命令地址奇信号包括初始指令奇信号（用CA[4:0]_1T_O表示）；通过第二采样电路605，利用时钟偶信号对第一命令地址信号进行采样处理，得到第二命令地址偶信号（用CA[13:0]_1T_E表示），且第二命令地址偶信号包括初始指令偶信号（用CA[4:0]_1T_E表示）；通过第三采样电路606，利用时钟奇信号对第一片选信号进行采样及反相处理，得到中间采样奇信号（用PCS_O表示），通过第四采样电路607，利用时钟偶信号对中间采样奇信号进行采样处理，得到第二片选偶信号（用PCS_ED表示）；通过第五采样电路608，利用时钟偶信号对第一片选信号进行采样及反相处理，得到中间采样偶信号（用PCS_E表示），通过第六采样电路609，利用时钟奇信号对中间采样偶信号进行采样处理，得到第二片选奇信号（用PCS_OD表示）；再利用第一缓冲器610和第一与门611对时钟偶信号和第二片选偶信号进行逻辑运算，得到片选时钟偶信号（用CS_CLK_E表示）；利用第二缓冲器612和第二与门613对时钟奇信号和第二片选奇信号进行逻辑运算，得到片选时钟奇信号（用CS_CLK_O表示）。
最后，通过指令译码触发器614，利用片选时钟偶信号、片选时钟奇信号对初始指令偶信号、初始指令奇信号、第二片选偶信号和第二片选奇信号进行译码及采样处理，得到指令偶信号（用CMD_E表示）和指令奇信号（用CMD_O表示），再通过或门615对指令偶信号和指令奇信号进行或逻辑运算，得到目标指令信号（用CMD表示），另外，指令译码触发器614的具体工作原理可参见前述实施例，在此不作赘述；以及通过第一合并输出触发器616，利用片选时钟偶信号对第二命令地址奇信号进行采样，同时利用片选时钟奇信号对第二命令地址偶信号进行采样，所得到的有效采样结果就是第一目标地址信号（用CA[13:0]_0T表示）；通过第二合并输出触发器617，利用第二命令地址偶信号对第二命令地址偶信号进行采样，同时利用第二命令地址奇信号对第二命令地址奇信号进行采样，所得到的有效采样结果就是第二目标地址信号（用CA[13:0]_1T表示）。
这样，由于目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T均是根据有效的片选时钟信号（片选时钟奇信号CS_CLK_O或者片选时钟偶信号CS_CLK_E）采样输出的，因此目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T的时序对齐。
此外，目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T均通过长走线路径（Long Routing Line）到达第一功能模块618、第二功能模块619和第三功能模块620。在这里，由于目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T已经时序对齐，需要控制目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T的长走线路径尽可能的长度和宽度一致。这样，由于目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T的输出时序对齐，从而使得目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T到达不同的功能模块去实现下一级功能时不会因为时序偏差出现错误。
在一种具体的场景中，假设初始片选信号在偶数时钟周期采样呈现低电平有效，此时图10所示的信号采样电路的信号时序图如图11所示。在图11中，第一命令地址信号CA可以包括Cy、Cz、C0、C1、C2和C3，初始片选信号用CS_n表示，第一片选信号用PCS表示，PCS信号为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期，PCS用于表征目标芯片被选中的信号；其他信号的说明请参见前述。在这里，偶数时钟周期或者奇数时钟周期是指初始时钟信号CK_t/CK_c的时钟周期。具体来说，经过第三接收器603的分频处理之后，可以得到时钟奇信号PCLK_E和时钟偶信号PCLK_O；然后将时钟偶信号PCLK_E的上升沿所在的时钟周期作为偶数时钟周期，将时钟奇信号PCLK_O的上升沿所在的时钟周期作为奇数时钟周期。
在利用时钟偶信号PCLK_E的上升沿对第一命令地址信号CA进行采样处理后，得到第二命令地址偶信号CA[13:0]_1T_E，其包括C0和C2；在利用时钟奇信号PCLK_O的上升沿对CA信号进行采样处理后，得到第二命令地址奇信号CA[13:0]_1T_O，其包括C1和C3。特别地，CA[13:0]_1T_E中包括初始指令偶信号CA[4:0]_1T_E。
在利用时钟偶信号PCLK_E的上升沿对第一片选信号PCS信号进行采样及反相处理后，得到中间采样偶信号PCS_E，并利用时钟奇信号PCLK_O的上升沿对中间采样偶信号PCS_E进行采样，得到第二片选奇信号PCS_OD。在利用时钟奇信号PCLK_O的上升沿对第一片选信号PCS进行采样及反相处理后，得到中间采样奇信号PCS_O；并利用时钟偶信号PCLK_E的上升沿对中间采样奇信号PCS_O进行采样，得到第二片选偶信号PCS_ED。
在本场景中，第一片选信号PCS在偶数时钟周期采样呈现低电平有效，因此中间采样偶信号PCS_E和第二片选奇信号PCS_OD均为高电平有效的脉冲信号，而且脉冲宽度为2个时钟周期。另外，利用第二缓冲器612和第二与门613对时钟奇信号PCLK_O和第二片选奇信号PCS_OD进行逻辑运算后，得到的片选时钟奇信号CS_CLK_O，其为高电平有效的脉冲信号，而且脉冲宽度为1个时钟周期。这样，利用前述的指令译码触发器614，以片选时钟奇信号CS_CLK_O为有效时钟信号，采样译码后的CA[4:0]_1T_E，输出目标指令信号CMD信号；利用前述的第一合并输出触发器616，以片选时钟奇信号CS_CLK_O为有效时钟信号，采样第二命令地址偶信号CA[13:0]_1T_E，输出第一目标地址信号CA[13:0]_0T；利用前述的第二合并输出触发器617，以片选时钟奇信号CS_CLK_O为有效时钟信号，采样第二命令地址奇信号CA[13:0]_1T_O，输出第二目标地址信号CA[13:0]_1T，从而目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T信号之间的时序对齐。
另外，在本场景中，初始片选信号在偶数时钟周期采样呈现低电平有效，因此中间采样奇信号PCS_O和第二片选偶信号PCS_ED均为无效信号。而利用第一缓冲器610和第一与门611对时钟偶信号PCLK_E和PCS_ED信号进行逻辑运算后，得到片选时钟偶信号CS_CLK_E同样为无效信号，从对指令译码触发器614、第一合并输出触发器616和第二合并输出触发器617并不会利用片选时钟偶信号CS_CLK_E进行采样输出。
当然，在另一场景中，假设初始片选信号在奇数时钟沿采样呈现低电平有效，此时中间采样偶信号PCS_E、第二片选奇信号PCS_OD、片选时钟奇信号CS_CLK_O将处于无效状态；中间采样奇信号PCS_O、第二片选偶信号PCS_ED、片选时钟偶信号CS_CLK_E将处于有效状态，从对指令译码触发器614、第一合并输出触发器616和第二合并输出触发器617将根据片选时钟偶信号CS_CLK_E进行采样输出，分别得到目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T。此时，目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T同样是时序对齐的。
需要注意的是，在图11中，在同一个时钟周期，对于时钟奇信号PCLK_O的上升沿和片选时钟奇信号CS_CLK_O的上升沿之间的延时，则是由第二缓冲器612和第二与门613等逻辑器件自身产生的。
综上所述，在本公开实施例中，为了避免目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T之间的输出偏差，这里可以利用片选时钟奇信号CS_CLK_O或者片选时钟偶信号CS_CLK_E进行采样，从而使得目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T之间的输出时序对齐，进而使得目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T到达不同的功能模块去实现下一级功能时不会因为时序偏差出现错误。
本公开实施例提供了一种信号采样电路，通过本实施例对前述实施例的具体实现进行详细阐述，从中可以看出，本公开实施例是在已有的直接采样译码的基础上进行优化，使得译码后的指令（目标指令信号）和采样的地址（第一目标地址信号和第二目标地址信号）之间没有随PVT变化的Skew。具体来说，在本公开实施例中，通过增加指令译码触发器、第一合并输出触发器和第二合并触发器，并且利用同一个片选时钟信号（CS_CLK_E或CS_CLK_O）来进行一次采样，从而能够对齐目标指令信号CMD、第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T；而且通过本公开实施例提供的第一合并输出触发器和第二合并输出触发器，将奇偶采样的地址总线合并，仅保留有效地址总线，从而还能够实现减半地址总线数量。
在本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种半导体存储器120的组成结构示意图。如图12所示，半导体存储器120可以包括前述实施例任一项所述的信号采样电路40。
在本公开实施例中，半导体存储器120可以为DRAM芯片。
进一步地，在一些实施例中，DRAM芯片符合DDR5内存规格。
需要说明的是，本公开实施例主要涉及集成电路设计中输入信号采样及指令译码的相关电路，特别涉及DRAM芯片中，CA信号输入分别作为指令和地址采样，以及译码之后的控制调节电路。具体来说，本公开实施例是针对2T CMD，在已有的直接采样译码的基础上进行优化，使得译码后的目标指令信号CMD和采样的第一目标地址信号CA[13:0]_0T和第二目标地址信号CA[13:0]_1T之间没有随PVT变化的偏差。
还需要说明的是，本公开实施例可以应用于DRAM芯片中CA信号采样和译码的控制电路，但并不局限于此范围，其他输入信号采样及指令译码的相关电路均可采用此设计。
这样，在本公开实施例中，对于半导体存储器120而言，其包括有信号采样电路40，因此，在同一时钟周期的采样下，能够实现目标指令信号、第一目标地址信号和第二目标地址信号的时序对齐，使得译码之后的指令信号和地址信号之间没有跟随PVT变化的偏差，从而可以避免下一级功能模块因时序偏差而出现问题。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

Claims (19)

1.一种信号采样电路，其特征在于，所述信号采样电路包括输入采样电路、逻辑运算电路、指令译码电路和合并输出电路；其中，
所述输入采样电路，用于根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；其中，所述第二命令地址信号包括初始指令信号，且所述第二命令地址信号由第二命令地址奇信号和第二命令地址偶信号组成；
所述逻辑运算电路，用于对所述第一时钟信号和所述第二片选信号进行与逻辑运算，得到片选时钟信号；其中，所述片选时钟信号包含片选时钟奇信号和片选时钟偶信号；
所述指令译码电路，用于根据所述第二片选信号和所述片选时钟信号对所述初始指令信号进行译码处理和采样处理，得到目标指令信号；
所述合并输出电路，用于根据所述片选时钟偶信号和所述片选时钟奇信号分别对所述第二命令地址奇信号和所述第二命令地址偶信号进行采样处理，得到第一目标地址信号；并根据所述片选时钟奇信号和所述片选时钟偶信号分别对所述第二命令地址奇信号和所述第二命令地址偶信号进行采样处理，得到第二目标地址信号。
2.根据权利要求1所述的信号采样电路，其特征在于，所述信号采样电路还包括接收电路，且所述接收电路包括第一接收电路、第二接收电路和第三接收电路；其中，
所述第一接收电路，用于接收初始命令地址信号，输出所述第一命令地址信号；
所述第二接收电路，用于接收初始片选信号，输出所述第一片选信号；
所述第三接收电路，用于接收初始时钟信号，并对所述初始时钟信号进行分频处理，得到时钟奇信号和时钟偶信号；
其中，所述时钟奇信号和所述时钟偶信号的时钟周期均是所述初始时钟信号的时钟周期的两倍，且所述时钟奇信号和所述时钟偶信号之间的相位差为180度，所述时钟奇信号和所述时钟偶信号组成所述第一时钟信号。
3.根据权利要求2所述的信号采样电路，其特征在于，所述输入采样电路包括命令地址采样电路，且所述命令地址采样电路包括第一采样电路和第二采样电路；其中，
所述第一采样电路，用于根据所述时钟奇信号对所述第一命令地址信号进行采样，得到所述第二命令地址奇信号；
所述第二采样电路，用于通过所述时钟偶信号对所述第一命令地址信号进行采样，得到所述第二命令地址偶信号；
其中，所述初始指令信号是由初始指令偶信号和初始指令奇信号组成，且所述第二命令地址偶信号包括初始指令偶信号，所述第二命令地址奇信号包括初始指令奇信号。
4.根据权利要求3所述的信号采样电路，其特征在于，所述输入采样电路还包括片选采样电路，且所述片选采样电路包括第三采样电路、第四采样电路、第五采样电路和第六采样电路；
所述第三采样电路，用于根据所述时钟奇信号对所述第一片选信号进行采样，得中间采样奇信号；
所述第四采样电路，用于根据所述时钟偶信号对所述中间采样奇信号进行采样，得到第二片选偶信号；
所述第五采样电路，用于根据所述时钟偶信号对所述第一片选信号进行采样，得到中间采样偶信号；
所述第六采样电路，用于通过所述时钟奇信号对所述中间采样偶信号进行采样，得到第二片选奇信号；
其中，所述第二片选信号由所述第二片选偶信号和所述第二片选奇信号组成。
5.根据权利要求4所述的信号采样电路，其特征在于，所述逻辑运算电路包括第一逻辑电路和第二逻辑电路；其中，
所述第一逻辑电路，用于接收所述时钟偶信号和所述第二片选偶信号，并对所述时钟偶信号和所述第二片选偶信号进行与逻辑运算，得到所述片选时钟偶信号；
所述第二逻辑电路，用于接收所述时钟奇信号和所述第二片选奇信号，并对所述时钟奇信号和所述第二片选奇信号进行与逻辑运算，得到所述片选时钟奇信号。
6.根据权利要求5所述的信号采样电路，其特征在于，所述第一逻辑电路包括第一缓冲器和第一与门；其中，
所述第一缓冲器，用于对所述时钟偶信号进行延时处理，得到中间时钟偶信号；
所述第一与门，用于对所述第二片选偶信号和所述中间时钟偶信号进行与运算，得到所述片选时钟偶信号。
7.根据权利要求5所述的信号采样电路，其特征在于，所述第二逻辑电路包括第二缓冲器和第二与门；其中，
所述第二缓冲器，用于对所述时钟奇信号进行延时处理，得到中间时钟奇信号；
所述第二与门，用于对所述第二片选奇信号和所述中间时钟奇信号进行与运算，得到所述片选时钟奇信号。
8.根据权利要求4所述的信号采样电路，其特征在于，所述指令译码电路包括第一指令译码电路、第二指令译码电路以及或门；其中，
所述第一指令译码电路，用于根据所述片选时钟偶信号和所述第二片选偶信号对所述初始指令奇信号进行译码和采样处理，得到指令偶信号；
所述第二指令译码电路，用于根据所述片选时钟奇信号和所述第二片选奇信号对所述初始指令偶信号进行译码和采样处理，得到指令奇信号；
所述或门，用于对所述指令偶信号和所述指令奇信号进行或运算，得到所述目标指令信号。
9.根据权利要求8所述的信号采样电路，其特征在于，所述第一指令译码电路包括第一译码电路、第七采样电路和第三与门；其中，
所述第一译码电路，用于对所述初始指令奇信号进行译码处理，得到指令译码奇信号；
所述第七采样电路，用于根据所述片选时钟偶信号对所述指令译码奇信号进行采样处理，得到指令采样偶信号；
所述第三与门，用于对所述第二片选偶信号与所述指令采样偶信号进行与运算，得到所述指令偶信号。
10.根据权利要求8所述的信号采样电路，其特征在于，所述第二指令译码电路包括第二译码电路、第八采样电路和第四与门；其中，
所述第二译码电路，用于对所述初始指令偶信号进行译码处理，得到指令译码偶信号；
所述第八采样电路，用于根据所述片选时钟奇信号对所述指令译码偶信号进行采样处理，得到指令采样奇信号；
所述第四与门，用于对所述第二片选奇信号与所述指令采样奇信号进行与运算，得到所述指令奇信号。
11.根据权利要求3所述的信号采样电路，其特征在于，所述合并输出电路包括第一合并输出电路和第二合并输出电路；其中，
所述第一合并输出电路，用于根据所述片选时钟奇信号对所述第二命令地址偶信号进行采样，得到所述第一目标地址信号；或者，根据所述片选时钟偶信号对所述第二命令地址奇信号进行采样，得到所述第一目标地址信号；
所述第二合并输出电路，用于根据所述片选时钟奇信号对所述第二命令地址奇信号进行采样，得到所述第二目标地址信号；或者，根据所述片选时钟偶信号对所述第二命令地址偶信号进行采样，得到所述第二目标地址信号；
其中，所述第一合并输出电路的第一数据端、第二数据端、第一时钟端和第二时钟端与所述第二命令地址奇信号、所述第二命令地址偶信号、所述片选时钟偶信号和所述片选时钟奇信号对应连接，所述第二合并输出电路的第一数据端、第二数据端、第一时钟端和第二时钟端与所述第二命令地址奇信号、所述第二命令地址偶信号、所述片选时钟奇信号和所述片选时钟偶信号对应连接。
12.根据权利要求11所述的信号采样电路，其特征在于，所述第一合并输出电路包括第三逻辑电路、第四逻辑电路和第九采样电路；其中，
所述第三逻辑电路，用于对所述片选时钟奇信号进行逻辑运算，得到第一使能奇信号和第二使能奇信号，且所述第一使能奇信号和所述第二使能奇信号之间的相位差为180度；
所述第四逻辑电路，用于对所述片选时钟偶信号进行逻辑运算，得到第一使能偶信号和第二使能偶信号，且所述第一使能偶信号和所述第二使能偶信号之间的相位差为180度；
所述第九采样电路，用于根据所述第一使能偶信号、所述第二使能偶信号、所述第一使能奇信号和所述第二使能奇信号对所述第二命令地址偶信号和所述第二命令地址奇信号进行采样处理，得到所述第一目标地址信号。
13.根据权利要求12所述的信号采样电路，其特征在于，
所述第九采样电路，具体用于在所述片选时钟偶信号为高电平有效的脉冲信号情况下，根据所述第一使能偶信号和所述第二使能偶信号对所述第二命令地址奇信号进行采样处理，得到所述第一目标地址信号；或者，在所述片选时钟奇信号为高电平有效的脉冲信号情况下，根据所述第一使能奇信号和所述第二使能奇信号对所述第二命令地址偶信号进行采样处理，得到所述第一目标地址信号。
14.根据权利要求11所述的信号采样电路，其特征在于，所述第二合并输出电路包括第五逻辑电路、第六逻辑电路和第十采样电路；其中，
所述第五逻辑电路，用于对所述片选时钟偶信号进行逻辑运算，得到第三使能偶信号和第四使能偶信号，且所述第三使能偶信号和所述第四使能偶信号之间的相位差为180度；
所述第六逻辑电路，用于对所述片选时钟奇信号进行逻辑运算，得到第三使能奇信号和第四使能奇信号；且所述第三使能奇信号和所述第四使能奇信号之间的相位差为180度；
所述第十采样电路，用于根据所述第三使能偶信号、所述第四使能偶信号、所述第三使能奇信号和所述第四使能奇信号对所述第二命令地址偶信号和所述第二命令地址奇信号进行采样处理，得到所述第二目标地址信号。
15.根据权利要求14所述的信号采样电路，其特征在于，
所述第十采样电路，具体用于在所述片选时钟偶信号为高电平有效的脉冲信号情况下，根据所述第三使能偶信号和所述第四使能偶信号对所述第二命令地址偶信号进行采样处理，得到所述第二目标地址信号；或者，在所述片选时钟奇信号为高电平有效的脉冲信号情况下，根据所述第三使能奇信号和所述第四使能奇信号对所述第二命令地址奇信号进行采样处理，得到所述第二目标地址信号。
16.根据权利要求5所述的信号采样电路，其特征在于，所述第一片选信号是表征目标芯片被选中的信号，且所述第一片选信号为低电平有效的脉冲信号；其中，
若所述第一片选信号在偶数时钟周期的上升沿采样为低电平，则所述第二片选奇信号为高电平有效的脉冲信号，以及所述片选时钟奇信号为高电平有效的脉冲信号；或者，若所述第一片选信号在奇数时钟周期的上升沿采样为低电平，则所述第二片选偶信号为高电平有效的脉冲信号，以及所述片选时钟偶信号为高电平有效的脉冲信号。
17.根据权利要求16所述的信号采样电路，其特征在于，所述第一目标地址信号包括所述第一命令地址信号在第一时钟周期里的信息，所述第二目标地址信号包括所述第一命令地址信号在第二时钟周期里的信息，且所述第一时钟周期是指所述第一片选信号为低电平时的时钟周期，所述第二时钟周期是所述第一时钟周期的下一时钟周期。
18.一种半导体存储器，其特征在于，包括如权利要求1至17任一项所述的信号采样电路。
19.根据权利要求18所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM芯片。
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