CN116844596B - 一种信号采样电路以及半导体存储器 - Google Patents

一种信号采样电路以及半导体存储器 Download PDF

Info

Publication number
CN116844596B
CN116844596B CN202210294955.7A CN202210294955A CN116844596B CN 116844596 B CN116844596 B CN 116844596B CN 202210294955 A CN202210294955 A CN 202210294955A CN 116844596 B CN116844596 B CN 116844596B
Authority
CN
China
Prior art keywords
signal
clock
sampling
odd
instruction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210294955.7A
Other languages
English (en)
Other versions
CN116844596A (zh
Inventor
黄泽群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210294955.7A priority Critical patent/CN116844596B/zh
Priority to EP22932862.0A priority patent/EP4328916A1/en
Priority to PCT/CN2022/091428 priority patent/WO2023178805A1/zh
Priority to US17/934,185 priority patent/US20230009525A1/en
Priority to TW111140065A priority patent/TWI846103B/zh
Publication of CN116844596A publication Critical patent/CN116844596A/zh
Application granted granted Critical
Publication of CN116844596B publication Critical patent/CN116844596B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Electronic Switches (AREA)
  • Manipulation Of Pulses (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本公开实施例提供了一种信号采样电路以及半导体存储器，该信号采样电路包括：信号输入电路，用于确定待处理指令信号和待处理片选信号；第一指令采样电路，用于根据第一时钟信号对待处理片选信号进行两级采样及逻辑运算处理，得到第一片选时钟信号；第二指令采样电路，用于根据第一时钟信号对待处理片选信号进行两级采样及逻辑运算处理，得到第二片选时钟信号；指令译码电路，用于根据待处理片选信号和第一片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据待处理片选信号和第二片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号。这样，能够区分2TCMD和NT ODT CMD这两种指令信号，并进行准确译码。

Description

一种信号采样电路以及半导体存储器
技术领域
本公开涉及集成电路技术领域，尤其涉及一种信号采样电路以及半导体存储器。
背景技术
随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)芯片中，命令地址(Command/Address，CMD/ADD或简称为CA)信号既可以作为地址进行采样又可以作为指令进行采样译码。目前，对于DRAM芯片中的2T CMD信号和NT ODT CMD信号来说，两者所使用片选信号的脉冲宽度不同，而且两者对应的操作功能也是不同的；但是在现有的指令译码方案中这两种指令容易发生混淆而导致译码错误问题。
发明内容
本公开提供了一种信号采样电路以及半导体存储器，能够区分2T CMD和NT ODTCMD这两种指令，并进行准确译码，从而避免出现指令译码错误而执行错误操作的问题。
第一方面，本公开实施例提供了一种信号采样电路，所述信号采样电路包括信号输入电路、第一指令采样电路、第二指令采样电路和指令译码电路；其中，
所述信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，所述第一时钟信号的时钟周期为预设时钟周期的两倍；
所述第一指令采样电路，用于当所述第一片选信号的脉冲宽度为所述预设时钟周期时，根据所述第一时钟信号对所述待处理片选信号进行两级采样及逻辑运算处理，得到第一片选时钟信号；
所述第二指令采样电路，用于当所述第一片选信号的脉冲宽度为所述预设时钟周期的两倍时，根据所述第一时钟信号对所述待处理片选信号进行两级采样及逻辑运算处理，得到第二片选时钟信号；
所述指令译码电路，用于根据所述待处理片选信号和所述第一片选时钟信号对所述待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据所述待处理片选信号和所述第二片选时钟信号对所述待处理指令信号进行译码和采样处理，得到目标指令信号。
第二方面，本公开实施例提供了一种半导体存储器，该半导体存储器包括如第一方面所述的信号采样电路。
本公开实施例提供了一种信号采样电路以及半导体存储器，基于该信号采样电路，在第一片选信号的脉冲宽度不同情况下，根据所得到的第一片选时钟信号和第二片选时钟信号，就可以正确区分2T CMD和NT ODT CMD这两种指令，并进行准确译码，而且互不影响，从而避免出现指令译码错误而执行错误操作的问题。
附图说明
图1为两个时钟周期命令的信号时序示意图；
图2为一种信号采样电路的组成结构示意图；
图3为一种指令译码器的组成结构示意图；
图4为脉冲宽度不同的两个片选信号对比示意图；
图5A为一种信号采样电路的信号时序示意图；
图5B为另一种信号采样电路的信号时序示意图；
图6为本公开实施例提供的一种信号采样电路的组成结构示意图；
图7为本公开实施例提供的另一种信号采样电路的组成结构示意图；
图8A为本公开实施例提供的一种第一译码采样电路的组成结构示意图；
图8B为本公开实施例提供的一种第二译码采样电路的组成结构示意图；
图9为本公开实施例提供的一种信号采样电路的详细结构示意图；
图10为本公开实施例提供的一种信号采样电路的信号时序示意图；
图11为本公开实施例提供的另一种信号采样电路的信号时序示意图；
图12为本公开实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅仅用于解释相关公开，而非对该公开的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关公开相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本公开实施例所涉及的术语“第一\第二\第三”仅是用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
以下为本公开实施例中涉及到的专业名词解释以及部分名词的对应关系：
动态随机存取存储器(Dynamic Random Access Memory，DRAM)
同步动态随机存取存储器(Synchronous Dynamic Random Access Memory，SDRAM)
双倍速率(Double Data Rate，DDR)
第四代DDR(4th DDR，DDR4)
第五代DDR(5th DDR，DDR5)
命令地址输入(Command/Address，CMD/ADD或简称为CA)
时钟输入(Clock Input，CLK)
片选输入(Chip Select Input，CS)
缓冲器(Buffer/Repeater，RPT)
终结电阻(On-Die Termination，ODT)
指令译码器(Command Decoder，CMD DEC)
D型触发器(Data Flip-Flop或Delay Flip-Flop，DFF)
工艺、电压、温度(Process、Voltage、Temperature，PVT)
两倍时钟周期的指令(2Tck Command，2T CMD)
非目标芯片终结电阻的指令(Non-Target On-Die Termination Command，NT ODTCMD)
可以理解，以DDR5 DRAM设计为例，CA输入既可以作为地址进行采样又可以作为指令进行采样译码。其中，这里的CA是DRAM各种命令地址信号的统称，可以包括行地址选通脉冲(Row Address Strobe，RAS)、列地址选通脉冲(Column Address Strobe，CAS)、写命令(Write，WE)、激活命令(Active，ACT)等命令信号，以及还可以包括有A13～A0的地址信号等。另外，在实际应用中，该命令地址信号包括几位地址信号，具体可以是根据DRAM的规格确定，本公开实施例不作任何限定。
在DDR5 DRAM的2T CMD模式下，参见图1，其示出了两个时钟周期命令的信号时序示意图。在图1中，CK_t、CK_c为一对输入的互补时钟信号，CA[13:0]就是CA信号输入，CMD为CA信号译码后得到的指令信号，CS_n为指示CA信号有效的片选信号。如图1所示，CA[13:0]为持续两个时钟周期的信号，第1个时钟周期的CA和第2个时钟周期的CA需要作为地址信号进行采样，同时第1个时钟周期的CA还需要作为指令信号进行采样和译码。具体地，在DDR5DRAM中，第1个时钟周期的CA[4:0]是作为指令信号进行采样和译码的。
示例性地，参见图2，其示出了一种信号采样电路的组成结构示意图。如图2所示，该信号采样电路10可以包括第一接收器101、第二接收器102、第三接收器103、第一采样电路104、第二采样电路105、第三采样电路106、第四采样电路107、第五采样电路108、第六采样电路109、第一缓冲器110、第一与门111、第二缓冲器112、第二与门113、指令译码器114和或门115。其中，第一采样电路104、第二采样电路105、第五采样电路108和第六采样电路109可以是由D型触发器组成，第三采样电路106和第四采样电路107可以是由D型触发器和反相器组成。
在图2中，第一接收器101的输入信号为初始命令地址信号(用CA[13:0]表示)和参考信号(用VREFCA表示)，输出信号为第一命令地址信号(用CA表示)；第二接收器102的输入信号为初始片选信号(用CS_n表示)和参考信号(用VREFCA表示)，输出信号为第一片选信号(用PCS表示)；第三接收器103的输入信号为一对输入的互补时钟信号(用CK_t和CK_c表示)，输出信号为第一时钟偶信号(用PCLK_E表示)和第一时钟奇信号(用PCLK_O表示)。需要注意的是，第三接收器103还具有分频处理能力，因此，PCLK_E信号和PCLK_O信号各自的频率为CK_t信号或者CK_c信号的频率的二分之一，即PCLK_E信号和PCLK_O信号各自的时钟周期为CK_t信号或者CK_c信号的时钟周期的两倍，且相位差为180度。另外，还需要注意的是，这里的CA[13:0]表示一组信号，CA[0]、CA[1]、…、CA[13]的合并统称。相应的，第一接收器101中其实包括有14个接收电路，以及输出的线路，甚至包括后面的采样电路，长走线路径也是14根，与CA[0]、CA[1]、…、CA[13]是一一对应的。
然后，通过第一采样电路104，利用PCLK_E信号对第一命令地址信号进行采样处理，得到第二地址偶信号(用CA[13:0]_1T_E表示)，且第二地址偶信号包括待处理指令偶信号(用CA[4:0]_1T_E表示)；通过第二采样电路105，利用PCLK_O信号对第一命令地址信号进行采样处理，得到第二地址奇信号(用CA[13:0]_1T_O表示)，且第二地址奇信号包括待处理指令奇信号(用CA[4:0]_1T_O表示)；通过第三采样电路106，利用PCLK_E信号对第一片选信号进行采样及反相处理，得到待处理片选偶信号(用PCS_E表示)；通过第四采样电路107，利用PCLK_O信号对第一片选信号进行采样及反相处理，得到待处理片选奇信号(用PCS_O表示)；然后再通过第五采样电路108，利用PCLK_O信号对PCS_E信号进行采样处理，得到目标片选奇信号(用PCS_OD表示)；以及通过第六采样电路109，利用PCLK_E信号对PCS_O信号进行采样处理，得到目标片选偶信号(用PCS_ED表示)；再利用第一缓冲器110和第一与门111对PCLK_E信号和PCS_ED信号进行逻辑运算，得到片选时钟偶信号(用CS_CLK_E表示)；利用第二缓冲器112和第二与门113对PCLK_O信号和PCS_OD信号进行逻辑运算，得到片选时钟奇信号(用CS_CLK_O表示)；紧接着，再通过指令译码器114，利用CS_CLK_E信号和CS_CLK_O信号对CA[4:0]_1T_E、CA[4:0]_1T_O、PCS_OD和PCS_ED进行译码及采样处理，得到指令偶信号(用CMD_E表示)和指令奇信号(用CMD_O表示)；最后，通过或门115对CMD_E信号和CMD_O信号进行或逻辑运算，得到目标指令信号(用CMD表示)。另外，还需要注意的是，CA[13:0]_1T_E信号并非是一个信号，而是代表一组信号，即CA[13]_1T_E～CA[0]_1T_E，而CA[4:0]_1T_E信号则是CA[13:0]_1T_E信号中的CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E这5个信号；CA[13:0]_1T_O信号也并非是一个信号，而是代表一组信号，即CA[13]_1T_O～CA[0]_1T_O，而CA[4:0]_1T_O信号则是CA[13:0]_1T_O信号中的CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O这5个信号。
还需要说明的是，对于指令译码器114而言，其也可以称为指令译码触发器，用CMDDEC DFF表示。参见图3，指令译码器可以包括第一指令译码电路a和第二指令译码电路b，而无论是第一指令译码电路a还是第二指令译码电路b，均是由二输入与非门、三输入与非门、二输入或非门、D型触发器和与门等逻辑部件组成，具体详见图3所示。
这样，以DDR5 DRAM为例，初始时钟信号(用CK_t/CK_c表示)在接收器之后分频处理为PCLK_E信号和PCLK_O信号，然后去采样CA信号。由于DDR5中2T CMD需要用第一个时钟周期的CA信号作为指令和地址，然后用第二个时钟周期的CA信号作为剩下的地址。因此，DDR5设计需要两级采样，然后分别作为两个时钟周期的地址。对于指令来说，需要用第一级的CA信号进行组合逻辑，然后进行第二级采样来和第二个周期的采样地址信号对齐。由于指令信号需要保持一个脉冲宽度，这样利用两级采样后得到的PCS_OD/ED信号进行与逻辑运算，可以产生CMD_E/O信号，然后再经过或运算后即可得到CMD信号。
然而，在DDR5中存在两种指令信号：2T CMD信号和NT ODT CMD信号。其中，2T CMD信号也可称为2-cycle Command信号。如图4所示，对于2T CMD信号，其对应的片选信号用CS0_n表示，其脉冲宽度为预设时钟周期；对于NT ODT CMD信号，其对应的片选信号用CS1_n表示，其脉冲宽度为预设时钟周期的两倍。下面将结合信号采样电路10对这两种信号的译码时序进行描述。
参见图5A和图5B，其示出了上述信号采样电路10对应的信号时序示意图。如图5A和图5B所示，第一命令地址信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片选信号用CS_n表示，第一片选信号用PCS表示，CS_n信号为低电平有效的脉冲信号，而且用于表征目标芯片被选中的信号；初始时钟信号用CK_t表示，CK_t信号的时钟周期等于预设时钟周期，即1Tck，而PCLK_E信号和PCLK_O信号的时钟周期均为预设时钟周期的两倍，即2Tck。
针对2T CMD信号，如图5A所示，这时候PCS信号的脉冲宽度为预设时钟周期，在利用PCLK_E信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_E信号为高电平有效的脉冲信号，而且脉冲宽度为预设时钟周期的两倍；在利用PCLK_O信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_O信号为低电平信号；同时利用PCLK_O信号对PCS_E信号进行采样处理后，得到PCS_OD信号为高电平有效的脉冲信号，而且脉冲宽度为预设时钟周期的两倍；但是利用PCLK_E信号对PCS_O信号进行采样处理后，得到PCS_ED信号为低电平信号；在经过第一缓冲器110、第一与门111、第二缓冲器112、第二与门113等逻辑运算后，得到CS_CLK_E信号为低电平信号，CS_CLK_O信号为高电平有效的脉冲信号，而且脉冲宽度为一个预设时钟周期；然后利用PCLK_E信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_E信号包括C0和C2；由于CS_CLK_E信号和PCS_ED信号为低电平信号，那么译码得到的CMD_E信号也为低电平信号；只有利用CS_CLK_O信号、PCS_OD信号和CA[4:0]_1T_E信号进行采样及译码处理后，所得到的CMD_O信号即为CMD信号，而且CMD信号为高电平有效的脉冲信号，脉冲宽度为预设时钟周期的两倍与延时的差值，该延时指的是CS_CLK_O信号的上升沿与PCS_OD信号的上升沿之间的延时；也即CMD信号的脉冲宽度＝(2Tck-延时)。
针对NT ODT CMD信号，如图5B所示，这时候PCS信号的脉冲宽度为预设时钟周期的两倍，在利用PCLK_E/PCLK_O信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_E/PCS_O信号均为高电平有效的脉冲信号，而且脉冲宽度为预设时钟周期的两倍，但是PCS_O信号相比PCS_E信号延迟一个预设时钟周期；进一步采样处理后得到的PCS_OD/PCS_ED信号也均为高电平有效的脉冲信号，而且脉冲宽度为预设时钟周期的两倍，但是PCS_ED信号相比PCS_OD信号延迟一个预设时钟周期；然后经过逻辑运算得到的CS_CLK_O/CS_CLK_E信号也均为高电平有效的脉冲信号，而且脉冲宽度为一个预设时钟周期，但是CS_CLK_E信号相比CS_CLK_O信号延迟一个预设时钟周期。其中，CA[4:0]_1T_E信号包括C0和C2，CA[4:0]_1T_O信号包括C1和C3，这时候不仅CS_CLK_O信号采样到的C0需进行译码，而且CS_CLK_E信号采样到的C1也需进行译码，使得最终产生的CMD信号脉冲宽度为预设时钟周期的三倍与延时的差值，即CMD信号的脉冲宽度＝(3Tck-延时)；而且CMD信号中不仅有C0的译码信息，还有C1的译码信息，如此没有正确译码出NT ODT CMD信号。
也就是说，通过应用简单的PCS_ED/PCS_OD和PCLK_E/PCLK_O组合逻辑产生的CS_CLK_O/CS_CLK_E信号进行指令采样，然后再和PCS_ED/PCS_OD进行与逻辑，从而可以产生一个脉冲的CMD信号。但是2T CMD信号和NT ODT CMD信号的区别是CS_n信号为低电平的脉冲宽度不同，如果直接采用上述信号采样电路10，NT ODT CMD信号会被错误的解析成2T CMD信号。然而，这两个命令信号的操作功能是不同的。因此，在实际应用中需要对2T CMD信号和NT ODT CMD信号进行区分，并且正确译码。
基于此，本公开实施例提供了一种信号采样电路，该信号采样电路包括信号输入电路、第一指令采样电路、第二指令采样电路和指令译码电路；其中，信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号，第一时钟信号的时钟周期为预设时钟周期的两倍；第一指令采样电路，用于当第一片选信号的脉冲宽度为预设时钟周期时，根据第一时钟信号对待处理片选信号进行两级采样及逻辑运算处理，得到第一片选时钟信号；第二指令采样电路，用于当第一片选信号的脉冲宽度为预设时钟周期的两倍时，根据第一时钟信号对待处理片选信号进行两级采样及逻辑运算处理，得到第二片选时钟信号；指令译码电路，用于根据待处理片选信号和第一片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据待处理片选信号和第二片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号。这样，基于该信号采样电路，在第一片选信号的脉冲宽度不同情况下，根据所得到的第一片选时钟信号和第二片选时钟信号，就可以正确区分2T CMD和NT ODT CMD这两种指令，并进行准确译码，而且互不影响，从而避免出现指令译码错误而执行错误操作的问题。
下面将结合附图对本公开各实施例进行详细说明。
在本公开的一实施例中，参见图6，其示出了本公开实施例提供的一种信号采样电路的组成结构示意图。如图6所示，该信号采样电路60可以包括信号输入电路61、第一指令采样电路62、第二指令采样电路63和指令译码电路64；其中，
信号输入电路61，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，第一时钟信号的时钟周期为预设时钟周期的两倍；
第一指令采样电路62，用于当第一片选信号的脉冲宽度为预设时钟周期时，根据第一时钟信号对待处理片选信号进行两级采样及逻辑运算处理，得到第一片选时钟信号；
第二指令采样电路63，用于当第一片选信号的脉冲宽度为预设时钟周期的两倍时，根据第一时钟信号对待处理片选信号进行两级采样及逻辑运算处理，得到第二片选时钟信号；
指令译码电路64，用于根据待处理片选信号和第一片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据待处理片选信号和第二片选时钟信号对待处理指令信号进行译码和采样处理，得到目标指令信号。
需要说明的是，在本公开实施例中，信号采样电路60应用于地址和指令信号的采样和译码过程，具体可以应用在多种电路场景中。本公开实施例后续以DRAM芯片中的CA信号进行地址和指令的采样及译码进行解释和说明，但这并不构成相关限定。
还需要说明的是，在本公开实施例中，该信号采样电路60可以应用于2T CMD场景。具体来说，在该场景下，这里的第一命令地址信号包括两个预设时钟周期的有效信号，同时目标指令信号(用CMD表示)的有效脉冲也持续两个预设时钟周期，详见图1所示。在图1中，CS_n信号为低电平有效的脉冲信号，当前时钟周期和相邻的下一个时钟周期对应的CA[13:0]信号均是有效(Valid)的；其中，当前时钟周期为CS_n信号为低电平脉冲对应的时钟周期。另外，需要注意的是，这里的预设时钟周期是指CK_t/CK_c信号的时钟周期，CS_n信号则是表征目标芯片被选中的信号，而且CA[13:0]并非是一个信号，而是代表一组命令地址信号，即CA[0]～CA[13]共14个信号。
还需要说明的是，在本公开实施例中，目标指令信号可以为DDR5 DRAM芯片中的Command信号，由于该信号的有效脉冲持续两个时钟周期，这里可简称为2T CMD信号；其中，Command信号可以包括读命令信号、写命令信号、刷新命令信号、预充电命令信号和激活命令信号等；或者，目标指令信号也可以为DDR5 DRAM芯片中的Non-Target ODT Command信号，这里可简称为NT ODT CMD信号。
在指令的采样译码中，为了解决区分2T CMD信号和NT ODT CMD信号采样译码的难题，本公开实施例通过增加第一指令采样电路62和第二指令采样电路63，由于两者使用的第一片选信号的脉冲宽度不同，可以输出不同的第一片选时钟信号和第二片选时钟信号；这样，对于2T CMD信号而言，利用第一片选时钟信号得到的目标指令信号为有效信号，而利用第二片选时钟信号得到的目标指令信号为无效信号(即低电平信号)；对于NT ODT CMD信号而言，利用第一片选时钟信号得到的目标指令信号为无效信号(即低电平信号)，而利用第二片选时钟信号得到的目标指令信号为有效信号，从而能够正确区分2T CMD和NT ODTCMD这两种指令信号，并进行准确译码。
在一些实施例中，对于目标指令信号而言，目标指令信号包括一个脉冲，且脉冲的脉冲宽度为预设时钟周期的两倍；其中，
在第一片选信号的脉冲宽度为预设时钟周期的情况下，第一片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为预设时钟周期，以及第二片选时钟信号维持电平状态不变；其中，第一片选时钟信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，第一片选时钟信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。
也就是说，当第一片选信号的脉冲宽度为预设时钟周期时，这时候根据第一指令采样电路62得到的第一片选时钟信号为有效信号，而根据第二指令采样电路63得到的第二片选时钟信号为无效信号。另外，在这种情况下，目标指令信号为2T CMD信号；而且目标指令信号的上升沿是由第一片选时钟信号中第一个脉冲的上升沿产生，目标指令信号的下降沿是由第一片选时钟信号中第二个脉冲的上升沿产生。
需要说明的是，对于本公开实施例所述的脉冲宽度，以目标指令信号为例，“脉冲宽度为预设时钟周期的两倍”具体是指该脉冲宽度和预设时钟周期的两倍之间的偏差在预设精度范围内，本公开中涉及到其他信号的脉冲宽度说明也可参照理解。
在一些实施例中，对于目标指令信号而言，目标指令信号包括一个脉冲，且脉冲的脉冲宽度为预设时钟周期的两倍；其中，
在第一片选信号的脉冲宽度为预设时钟周期的两倍的情况下，第一片选时钟信号维持电平状态不变；以及第二片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为预设时钟周期；其中，第二片选时钟信号中第一个脉冲的上升沿用于产生目标指令信号的上升沿，第二片选时钟信号中第二个脉冲的上升沿用于产生目标指令信号的下降沿。
也就是说，当第一片选信号的脉冲宽度为预设时钟周期的两倍时，这时候根据第一指令采样电路62得到的第一片选时钟信号为无效信号，而根据第二指令采样电路63得到的第二片选时钟信号为有效信号。另外，在这种情况下，目标指令信号为NT ODT CMD信号；而且目标指令信号的上升沿是由第二片选时钟信号中第一个脉冲的上升沿产生，目标指令信号的下降沿是由第二片选时钟信号中第二个脉冲的上升沿产生。
这样，根据第一片选时钟信号和第二片选时钟信号，不仅能够正确区分2T CMD和NT ODT CMD这两种指令信号，并进行准确译码；而且还可以用来产生目标指令信号的上升沿和下降沿，使得目标指令信号的脉冲宽度在预设精度范围内始终为预设时钟周期的两倍，避免目标指令信号的脉冲宽度不确定问题。
在一些实施例中，在图6所示信号采样电路60的基础上，如图7所示，信号输入电路61可以包括接收电路611和输入采样电路612；其中，
接收电路611，用于接收初始命令地址信号、初始片选信号和初始时钟信号，输出第一命令地址信号、第一片选信号和第一时钟信号；
输入采样电路612，用于根据第一时钟信号对第一片选信号和第一命令地址信号进行采样处理，得到待处理片选信号和待处理指令信号。
在这里，初始时钟信号的时钟周期为预设时钟周期，第一时钟信号的时钟周期为预设时钟周期的两倍。也就是说，第一时钟信号是通过对初始时钟信号进行分频处理得到的。
在一种具体的实施例中，如图7所示，接收电路611可以包括第一接收电路451、第二接收电路452和第三接收电路453；其中，
第一接收电路451，用于接收初始命令地址信号，输出第一命令地址信号；
第二接收电路452，用于接收初始片选信号，输出第一片选信号；
第三接收电路453，用于接收初始时钟信号，并对初始时钟信号进行分频处理，输出第一时钟奇信号和第一时钟偶信号。
在这里，第一时钟信号可以是由第一时钟奇信号和第一时钟偶信号组成，第一时钟奇信号和第一时钟偶信号各自的时钟周期均是预设时钟周期的两倍，而且第一时钟奇信号和第一时钟偶信号之间的相位差为180度。
另外，需要说明的是，在本公开实施例中，无论是第一接收电路451，还是第二接收电路452或第三接收电路453，均可以是接收器(用Recevier表示)，或者也可以是缓冲器(用Buffer表示)。
还需要说明的是，在本公开实施例中，这里的初始命令地址信号可以用CA[13:0]表示，第一命令地址信号用CA表示；初始片选信号可以用CS_n表示，第一片选信号用PCS表示；初始时钟信号可以用CK_t和CK_c表示，第一时钟偶信号用PCLK_E表示，第一时钟奇信号用PCLK_O表示。其中，对于PCLK_E信号和PCLK_O信号而言，PCLK_E信号的时钟周期是预设时钟周期的两倍，PCLK_O信号的时钟周期也是预设时钟周期的两倍，而且PCLK_E信号和PCLK_O信号之间的相位差为180度。
还需要说明的是，在本公开实施例中，无论是初始命令地址信号还是第一命令地址信号，其并非是一个信号，而是代表一组命令地址信号，即CA[0]～CA[13]；因此，对于第一接收电路451而言，这里可以包括有14个接收电路，分别用于接收CA[0]、CA[1]、…、CA[13]等14个信号的，图中仅示出一个接收电路作为示意。
进一步地，对于输入采样电路612而言，本公开实施例不仅需要利用第一时钟信号对第一命令地址信号进行采样处理，还需要利用第一时钟信号对第一片选信号进行采样处理。因此，在一些实施例中，如图7所示，输入采样电路612可以包括第一采样电路461、第二采样电路462、第三采样电路463和第四采样电路464；其中，
第一采样电路461，用于根据第一时钟偶信号对第一命令地址信号进行采样处理，得到待处理指令偶信号；
第二采样电路462，用于根据第一时钟奇信号对第一命令地址信号进行采样处理，得到待处理指令奇信号；
第三采样电路463，用于根据第一时钟偶信号对第一片选信号进行采样及反相处理，得到待处理片选偶信号；
第四采样电路464，用于根据第一时钟奇信号对第一片选信号进行采样及反相处理，得到待处理片选奇信号。
在这里，待处理指令信号可以是由待处理指令偶信号和待处理指令奇信号组成，待处理片选信号可以是由待处理片选偶信号和待处理片选奇信号组成。
需要说明的是，在一种具体的实施例中，第一采样电路461可以包括第一触发器，且第一触发器的输入端与第一命令地址信号连接，第一触发器的时钟端与第一时钟偶信号连接，第一触发器的输出端用于输出待处理指令偶信号；第二采样电路462可以包括第二触发器，且第二触发器的输入端与第一命令地址信号连接，第二触发器的时钟端与第一时钟奇信号连接，第二触发器的输出端用于输出待处理指令奇信号；第三采样电路463可以包括第三触发器和第一反相器，且第三触发器的输入端与第一片选信号连接，第三触发器的时钟端与第一时钟偶信号连接，第三触发器的输出端与第一反相器的输入端连接，第一反相器的输出端用于输出待处理片选偶信号；第四采样电路464可以包括第四触发器和第二反相器，且第四触发器的输入端与第一片选信号连接，第四触发器的时钟端与第一时钟奇信号连接，第四触发器的输出端与第二反相器的输入端连接，第二反相器的输出端用于输出待处理片选奇信号。
对于第一采样电路461和第二采样电路462而言，待处理命令地址信号可以是由待处理命令地址偶信号和待处理命令地址奇信号组成，待处理指令信号可以是由待处理指令偶信号和待处理指令奇信号组成。其中，待处理命令地址偶信号包括待处理指令偶信号，且待处理命令地址偶信号用CA[13:0]_1T_E表示，待处理指令偶信号用CA[4:0]_1T_E表示；待处理命令地址奇信号包括待处理指令奇信号，且待处理命令地址奇信号用CA[13:0]_1T_O表示，待处理指令奇信号用CA[4:0]_1T_O表示。在这里，需要注意的是，CA[13:0]_1T_E也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_E～CA[13]_1T_E，而CA[4:0]_1T_E表示的这一组信号中的CA[0]_1T_E～CA[4]_1T_E等五个信号；CA[1 3:0]_1T_O也并非是一个信号，而是代表一组命令地址信号，即CA[0]_1T_O～CA[13]_1T_O，而CA[4:0]_1T_O表示的这一组信号中的CA[0]_1T_O～CA[4]_1T_O等五个信号。
对于第三采样电路463和第四采样电路464而言，待处理片选信号可以是由待处理片选偶信号和待处理片选奇信号组成。其中，第一片选信号用PCS表示，待处理片选偶信号用PCS_E表示，待处理片选奇信号用PCS_O表示。
还需要说明的是，在本公开实施例中，因为PCS为低电平有效的脉冲信号，对于第三采样电路463和第四采样电路464，增加第一反相器或者第二反相器之后，PCS_O信号或者PCS_E信号就可以变成高电平有效的脉冲信号，以便后续的逻辑运算。但是，对于后续不同的逻辑运算，第三采样电路463和第四采样电路464也可以不需要设置第一反相器和第二反相器，那么后续的逻辑运算则需进行相应调整，从而也可以达到相同效果。
在一些实施例中，第一触发器、第二触发器、第三触发器和第四触发器均可以为D型触发器。以第一采样电路461和第二采样电路462为例，在第一采样电路461中，D型触发器的时钟端与PCLK_E信号连接，D型触发器的输入端与CA信号连接，D型触发器的输出端用于输出CA[13:0]_1T_E信号，且其中的CA[4:0]_1T_E信号组成待处理指令偶信号。在第二采样电路462中，D型触发器的时钟端与PCLK_O信号连接，D型触发器的输入端与CA信号连接，D型触发器的输出端用于输出CA[13:0]_1T_O信号，且其中的CA[4:0]_1T_O信号组成待处理指令奇信号。在这里，需要注意的是，对于第一采样电路461或者第二采样电路462来说，由于CA并非是一个信号，而是一组信号的统称；那么这里可以包括多个第一采样电路461，分别用于接收这一组CA信号中的每一个CA信号；同理，也可以包括多个第二采样电路462，分别用于接收这一组CA信号中的每一个CA信号；而图中仅示出一个第一采样电路461和一个第二采样电路462作为示意。
这样，在经过接收电路611和输入采样电路612之后，可以获得PCLK_E信号、PCLK_O信号、PCS_E信号、PCS_O信号、CA[4:0]_1T_E信号和CA[4:0]_1T_O信号；然后进一步利用不同脉冲宽度的第一片选信号以及不同的指令采样电路(第一指令采样电路62和第二指令采样电路63)，可以得到不同的第一片选时钟信号和第二片选时钟信号，从而可以正确区分2TCMD和NT ODT CMD这两种指令，并且进行准确译码，而且互不影响。
在一些实施例中，在图6所示信号采样电路60的基础上，如图7所示，信号采样电路60还可以包括第一缓冲器65和第二缓冲器66；其中，
第一缓冲器65，用于对第一时钟偶信号进行延时处理，得到第一时钟延时偶信号；
第二缓冲器66，用于对第一时钟奇信号进行延时处理，得到第一时钟延时奇信号。
需要说明的是，在本公开实施例中，第一时钟偶信号和第一时钟奇信号在输入第一指令采样电路62和第二指令采样电路63之前还需要先进行延时处理。这里，第一时钟偶信号用PCLK_E表示，第一时钟延时偶信号用PCLK_EE表示；第一时钟奇信号用PCLK_O表示，第一时钟延时奇信号用PCLK_OO表示。
还需要说明的是，对于缓冲器而言，无论是第一缓冲器65还是第二缓冲器66，不仅具有延时功能，而且还可以具有增强信号驱动能力的作用。具体地，对于第一时钟延时偶信号与第一时钟偶信号而言，第一时钟延时偶信号相比第一时钟偶信号不仅存在时延，而且第一时钟延时偶信号的驱动能力更强；同理，对于第一时钟延时奇信号与第一时钟奇信号而言，第一时钟延时奇信号相比第一时钟奇信号存在时延，而且第一时钟延时奇信号的驱动能力更强。
在本公开实施例中，无论是第一缓冲器65还是第二缓冲器66，缓冲器个数并不局限于一个，也可以是多个。在这里，具体数量可以根据实际需求进行设置，并不作具体限定。
在一些实施例中，在图6所示信号采样电路60的基础上，如图7所示，第一指令采样电路62可以包括第一逻辑电路621和第二逻辑电路622；其中，
第一逻辑电路621，用于接收第一时钟延时奇信号和待处理片选偶信号，并利用第一时钟延时奇信号对待处理片选偶信号进行两级采样及逻辑运算，得到第一片选时钟奇信号；
第二逻辑电路622，用于接收第一时钟延时偶信号和待处理片选奇信号，并利用第一时钟延时偶信号对待处理片选奇信号进行两级采样及逻辑运算，得到第一片选时钟偶信号。
在这里，第一片选时钟信号可以是由第一片选时钟偶信号和第一片选时钟奇信号组成。其中，第一片选时钟偶信号可以用2T_CLK_E表示，第一片选时钟奇信号可以用2T_CLK_O表示。
在一种具体的实施例中，如图7所示，第一逻辑电路621可以包括第五采样电路465、第一或非门466、第一非门467、第六采样电路468、第一或门469和第一与门470；其中，
第五采样电路465，用于利用第一时钟延时奇信号对待处理片选偶信号进行采样及反相处理，得到第一中间采样奇信号；
第一或非门466，用于对第一中间采样奇信号和待处理片选奇信号进行或非运算，得到第二中间采样奇信号；
第一非门467，用于对第一时钟延时奇信号进行非运算，得到第一反相时钟奇信号；
第六采样电路468，用于利用第一反相时钟奇信号对第二中间采样奇信号进行采样处理，得到第三中间采样奇信号；
第一或门469，用于对第二中间采样奇信号和第三中间采样奇信号进行或运算，得到第四中间采样奇信号；
第一与门470，用于对第四中间采样奇信号和第一时钟延时奇信号进行与运算，得到第一片选时钟奇信号。
需要说明的是，在第一逻辑电路621中，第五采样电路465可以是由第五触发器和第三反相器组成，第六采样电路468可以是由第六触发器组成；其中，第五触发器和第六触发器均可以为D型触发器。另外，还需要注意的是，对于第五采样电路465而言，也可以不设置第三反相器，那么后续的逻辑运算则需进行相应调整，例如将第一或非门466调整为或门，从而也能够达到相同效果。
具体来说，在图7中，第五触发器的输入端与待处理片选偶信号连接，第五触发器的时钟端与第一时钟延时奇信号连接，第五触发器的输出端与第三反相器的输入端连接，第三反相器的输出端用于输出第一中间采样奇信号；第一或非门466的一个输入端与第三反相器的输出端连接，第一或非门466的另一个输入端用于接收待处理片选奇信号，第一或非门466的输出端用于输出第二中间采样奇信号，而且第一或非门466的输出端与第六触发器的输入端连接，第六触发器的时钟端与第一非门467的输出端连接，第一非门467的输入端用于接收第一时钟延时奇信号；第六触发器的输出端用于输出第三中间采样奇信号，而且第六触发器的输出端与第一或门469的一个输入端连接，第一或门469的另一个输入端用于接收第二中间采样奇信号，第一或门469的输出端用于输出第四中间采样奇信号，而且第一或门469的输出端与第一与门470的一个输入端连接，第一与门470的另一个输入端用于接收第一时钟延时奇信号，第一与门470的输出端用于输出第一片选时钟奇信号。
还需要说明的是，在本公开实施例中，待处理片选偶信号用PCS_E表示；经过第五采样电路465输出的第一中间采样奇信号可以用PCSB_O表示，经过第一或非门466输出的第二中间采样奇信号可以用PCS_OEN1表示，经过第六采样电路468输出的第三中间采样奇信号可以用PCS_OEN2表示，经过第一或门469输出的第四中间采样奇信号可以用PCS_OEN表示，经过第一与门470输出的第一片选时钟奇信号可以用2T_CLK_O表示。
在另一种具体的实施例中，如图7所示，第二逻辑电路622可以包括第七采样电路471、第二或非门472、第二非门473、第八采样电路474、第二或门475和第二与门476；其中，
第七采样电路471，用于利用第一时钟延时偶信号对待处理片选奇信号进行采样及反相处理，得到第一中间采样偶信号；
第二或非门472，用于对第一中间采样偶信号和待处理片选偶信号进行或非运算，得到第二中间采样偶信号；
第二非门473，用于对第一时钟延时偶信号进行非运算，得到第一反相时钟偶信号；
第八采样电路474，用于利用第一反相时钟偶信号对第二中间采样偶信号进行采样处理，得到第三中间采样偶信号；
第二或门475，用于对第二中间采样偶信号和第三中间采样偶信号进行或运算，得到第四中间采样偶信号；
第二与门476，用于对第四中间采样偶信号和第一时钟延时偶信号进行与运算，得到第一片选时钟偶信号。
需要说明的是，在第二逻辑电路622中，第七采样电路471可以是由第七触发器和第四反相器组成，第八采样电路474可以是由第八触发器组成；其中，第七触发器和第八触发器均可以为D型触发器。另外，还需要注意的是，对于第七采样电路471而言，也可以不设置第四反相器，那么后续的逻辑运算则需进行相应调整，例如将第二或非门472调整为或门，从而也能够达到相同效果。
具体来说，在图7中，第七触发器的输入端与待处理片选奇信号连接，第七触发器的时钟端与第一时钟延时偶信号连接，第七触发器的输出端与第四反相器的输入端连接，第四反相器的输出端用于输出第一中间采样偶信号；第二或非门472的一个输入端与第四反相器的输出端连接，第二或非门472的另一个输入端用于接收待处理片选偶信号，第二或非门472的输出端用于输出第二中间采样偶信号，而且第二或非门472的输出端与第八触发器的输入端连接，第八触发器的时钟端与第二非门473的输出端连接，第二非门473的输入端用于接收第一时钟延时偶信号；第八触发器的输出端用于输出第三中间采样偶信号，而且第八触发器的输出端与第二或门475的一个输入端连接，第二或门475的另一个输入端用于接收第二中间采样偶信号，第二或门475的输出端用于输出第四中间采样偶信号，而且第二或门475的输出端与第二与门476的一个输入端连接，第二与门476的另一个输入端用于接收第一时钟延时偶信号，第二与门476的输出端用于输出第一片选时钟偶信号。
还需要说明的是，在本公开实施例中，待处理片选奇信号用PCS_O表示；经过第七采样电路471输出的第一中间采样偶信号可以用PCSB_E表示，经过第二或非门472输出的第二中间采样偶信号可以用PCS_EEN1表示，经过第八采样电路474输出的第三中间采样偶信号可以用PCS_EEN2表示，经过第二或门475输出的第四中间采样偶信号可以用PCS_EEN表示，经过第二与门476输出的第一片选时钟偶信号可以用2T_CLK_E表示。
可以理解，对于第一逻辑电路621而言，第五采样电路465可以看作上升沿采样电路，即利用第一时钟延时奇信号的上升沿进行采样处理；而第一非门467和第六采样电路468可以看作下降沿采样电路，即利用第一时钟延时奇信号的下降沿进行采样处理；对于第二逻辑电路622而言，第七采样电路471可以看作上升沿采样电路，即利用第一时钟延时偶信号的上升沿进行采样处理；而第二非门473和第八采样电路474可以看作下降沿采样电路，即利用第一时钟延时偶信号的下降沿进行采样处理。也就是说，在本公开实施例中，通过采用一级上升沿采样电路和一级下降沿采样电路连续采样PCS_E/PCS_O信号，然后通过或逻辑来增加片选信号的高电平脉冲宽度，从而可以产生具有两个脉冲的2T_CLK_O/2T_CLK_E信号。
具体来说，在本公开实施例中，第一或门469、第二或门475均具有拓宽信号脉冲宽度的作用。其中，以第一或门469为例，PCS_OEN1信号的脉冲宽度为预设时钟周期的两倍，PCS_OEN2信号的脉冲宽度也为预设时钟周期的两倍，但是相比PCS_OEN1信号延迟一个预设时钟周期；这样，通过第一或门469对PCS_OEN1信号和PCS_OEN2信号进行或运算，可以得到PCS_OEN信号，而且脉冲宽度为预设时钟周期的三倍；然后通过第一与门470对PCS_OEN信号和PCLK_OO信号进行与运算，可以得到具有两个脉冲的2T_CLK_O信号，而且每个脉冲的脉冲宽度为一个预设时钟周期。同理，第二或门475输出的PCS_EEN信号，而且脉冲宽度也为预设时钟周期的三倍；然后通过第二与门476对PCS_EEN信号和PCLK_EE信号进行与运算，可以得到具有两个脉冲的2T_CLK_E信号，而且每个脉冲的脉冲宽度为一个预设时钟周期。
这样，当第一片选信号的脉冲宽度为预设时钟周期时，这时候通过第一逻辑电路621对PCS_E信号进行两级采样和逻辑运算处理，可以得到2T_CLK_O信号；通过第二逻辑电路622对PCS_O信号进行两级采样和逻辑运算处理，可以得到2T_CLK_E信号；然后根据2T_CLK_O信号和2T_CLK_E信号，能够对应译码的目标指令信号为2T CMD信号。
在一些实施例中，在图6所示信号采样电路60的基础上，如图7所示，第二指令采样电路63可以包括第三逻辑电路631和第四逻辑电路632；其中，
第三逻辑电路631，用于接收第一时钟延时奇信号和待处理片选偶信号，并利用第一时钟延时奇信号对待处理片选偶信号进行两级采样及逻辑运算，得到第二片选时钟奇信号；
第四逻辑电路632，用于接收第一时钟延时偶信号和待处理片选奇信号，并利用第一时钟延时偶信号对待处理片选奇信号进行两级采样及逻辑运算，得到第二片选时钟偶信号；
在这里，第二片选时钟信号可以是由第二片选时钟偶信号和第二片选时钟奇信号组成。其中，第二片选时钟偶信号可以用NT_CLK_E表示，第二片选时钟奇信号可以用NT_CLK_O表示。
在一种具体的实施例中，如图7所示，第三逻辑电路631可以包括第九采样电路477、第三非门478、第三或非门479、第四非门480、第十采样电路481、第三或门482和第三与门483；其中，
第九采样电路477，用于利用第一时钟延时奇信号对待处理片选偶信号进行采样及反相处理，得到第五中间采样奇信号；
第三非门478，用于对待处理片选奇信号进行非运算，得到第二片选反相奇信号；
第三或非门479，用于对第五中间采样奇信号和第二片选反相奇信号进行或非运算，得到第六中间采样奇信号；
第四非门480，用于对第一时钟延时奇信号进行非运算，得到第二反相时钟奇信号；
第十采样电路481，用于利用第二反相时钟奇信号对第六中间采样奇信号进行采样处理，得到第七中间采样奇信号；
第三或门482，用于对第六中间采样奇信号和第七中间采样奇信号进行或运算，得到第八中间采样奇信号；
第三与门483，用于对第八中间采样奇信号和第一时钟延时奇信号进行与运算，得到第二片选时钟奇信号。
需要说明的是，在第三逻辑电路631中，第九采样电路477可以是由第九触发器和第五反相器组成，第十采样电路481可以是由第十触发器组成；其中，第九触发器和第十触发器均可以为D型触发器。另外，还需要注意的是，对于第九采样电路477而言，也可以不设置第五反相器，那么后续的逻辑运算则需进行相应调整，例如去掉第三非门478，并将第三或非门479调整为或门，从而也能够达到相同效果。
具体来说，在图7中，第九触发器的输入端与待处理片选偶信号连接，第九触发器的时钟端与第一时钟延时奇信号连接，第九触发器的输出端与第五反相器的输入端连接，第五反相器的输出端用于输出第五中间采样奇信号；第三或非门479的一个输入端与第五反相器的输出端连接，第三或非门479的另一个输入端与第三非门478的输出端连接，第三非门478的输入端用于接收待处理片选奇信号，第三或非门479的输出端用于输出第六中间采样奇信号，而且第三或非门479的输出端与第十触发器的输入端连接，第十触发器的时钟端与第四非门480的输出端连接，第四非门480的输入端用于接收第一时钟延时奇信号；第十触发器的输出端用于输出第七中间采样奇信号，而且第十触发器的输出端与第三或门482的一个输入端连接，第三或门482的另一个输入端用于接收第六中间采样奇信号，第三或门482的输出端用于输出第八中间采样奇信号，而且第三或门482的输出端与第三与门483的一个输入端连接，第三与门483的另一个输入端用于接收第一时钟延时奇信号，第三与门483的输出端用于输出第二片选时钟奇信号。
还需要说明的是，在本公开实施例中，待处理片选偶信号用PCS_E表示；经过第九采样电路477输出的第五中间采样奇信号可以用PCSB_O表示，经过第三或非门479输出的第六中间采样奇信号可以用NT_PCS_OEN1表示，经过第十采样电路481输出的第七中间采样奇信号可以用NT_PCS_OEN2表示，经过第三或门482输出的第八中间采样奇信号可以用NT_PCS_OEN表示，经过第三与门483输出的第二片选时钟奇信号可以用NT_CLK_O表示。
在另一种具体的实施例中，如图7所示，第四逻辑电路632可以包括第十一采样电路484、第五非门485、第四或非门486、第六非门487、第十二采样电路488、第四或门489和第四与门490；其中，
第十一采样电路484，用于利用第一时钟延时偶信号对待处理片选奇信号进行采样及反相处理，得到第五中间采样偶信号；
第五非门485，用于对待处理片选偶信号进行非运算，得到第二片选反相偶信号；
第四或非门486，用于对第五中间采样偶信号和第二片选反相偶信号进行或非运算，得到第六中间采样偶信号；
第六非门487，用于对第一时钟延时偶信号进行非运算，得到第二反相时钟偶信号；
第十二采样电路488，用于利用第二反相时钟偶信号对第六中间采样偶信号进行采样处理，得到第七中间采样偶信号；
第四或门489，用于对第六中间采样偶信号和第七中间采样偶信号进行或运算，得到第八中间采样偶信号；
第四与门490，用于对第八中间采样偶信号和第一时钟延时偶信号进行与运算，得到第二片选时钟偶信号。
需要说明的是，在第四逻辑电路632中，第十一采样电路484可以是由第十一触发器和第六反相器组成，第十二采样电路488可以是由第十二触发器组成；其中，第十一触发器和第十二触发器均可以为D型触发器。另外，还需要注意的是，对于第十一采样电路484而言，也可以不设置第六反相器，那么后续的逻辑运算则需进行相应调整，例如去掉第五非门485，并将第四或非门486调整为或门，从而也能够达到相同效果。
具体来说，在图7中，第十一触发器的输入端与待处理片选奇信号连接，第十一触发器的时钟端与第一时钟延时偶信号连接，第十一触发器的输出端与第六反相器的输入端连接，第六反相器的输出端用于输出第五中间采样偶信号；第四或非门486的一个输入端与第六反相器的输出端连接，第四或非门486的另一个输入端与第五非门485的输出端连接，第五非门485的输入端用于接收待处理片选偶信号，第四或非门486的输出端用于输出第六中间采样偶信号，而且第四或非门486的输出端与第十二触发器的输入端连接，第十二触发器的时钟端与第六非门487的输出端连接，第六非门487的输入端用于接收第一时钟延时偶信号；第十二触发器的输出端用于输出第七中间采样偶信号，而且第十二触发器的输出端与第四或门489的一个输入端连接，第四或门489的另一个输入端用于接收第六中间采样偶信号，第四或门489的输出端用于输出第八中间采样偶信号，而且第四或门489的输出端与第四与门490的一个输入端连接，第四与门490的另一个输入端用于接收第一时钟延时偶信号，第四与门490的输出端用于输出第二片选时钟偶信号。
还需要说明的是，在本公开实施例中，待处理片选奇信号用PCS_O表示；经过第十一采样电路484输出的第五中间采样偶信号可以用PCSB_E表示，经过第四或非门486输出的第六中间采样偶信号可以用NT_PCS_EEN1表示，经过第十二采样电路488输出的第七中间采样偶信号可以用NT_PCS_EEN2表示，经过第四或门489输出的第八中间采样偶信号可以用NT_PCS_EEN表示，经过第四与门490输出的第二片选时钟偶信号可以用NT_CLK_E表示。
还可以理解，对于第三逻辑电路631而言，第九采样电路477可以看作上升沿采样电路，即利用第一时钟延时奇信号的上升沿进行采样处理；而第四非门480和第十采样电路481可以看作下降沿采样电路，即利用第一时钟延时奇信号的下降沿进行采样处理；对于第四逻辑电路632而言，第十一采样电路484可以看作上升沿采样电路，即利用第一时钟延时偶信号的上升沿进行采样处理；而第六非门487和第十二采样电路488可以看作下降沿采样电路，即利用第一时钟延时偶信号的下降沿进行采样处理。也就是说，在本公开实施例中，通过采用一级上升沿采样电路和一级下降沿采样电路连续采样PCS_E/PCS_O信号，然后通过或逻辑来增加片选信号的高电平脉冲宽度，从而可以产生具有两个脉冲的NT_CLK_O/NT_CLK_E信号。
也就是说，第三或门482、第四或门489均具有拓宽信号脉冲宽度的作用。其中，以第三或门482为例，NT_PCS_OEN1信号的脉冲宽度为预设时钟周期的两倍，NT_PCS_OEN2信号的脉冲宽度也为预设时钟周期的两倍，但是相比NT_PCS_OEN1信号延迟一个预设时钟周期；这样，通过第三或门482对NT_PCS_OEN1信号和NT_PCS_OEN2信号进行或运算，可以得到NT_PCS_OEN信号，而且脉冲宽度为预设时钟周期的三倍；然后通过第三与门483对NT_PCS_OEN信号和PCLK_OO信号进行与运算，可以得到具有两个脉冲的NT_CLK_O信号，而且每个脉冲的脉冲宽度为一个预设时钟周期。同理，第四或门489输出的NT_PCS_EEN信号，而且脉冲宽度也为预设时钟周期的三倍；然后通过第四与门490对NT_PCS_EEN信号和PCLK_EE信号进行与运算，可以得到具有两个脉冲的NT_CLK_E信号，而且每个脉冲的脉冲宽度为一个预设时钟周期。
这样，当第一片选信号的脉冲宽度为预设时钟周期的两倍时，这时候通过第三逻辑电路631对PCS_E信号进行两级采样和逻辑运算处理，可以得到NT_CLK_O信号；通过第四逻辑电路632对PCS_O信号进行两级采样和逻辑运算处理，可以得到NT_CLK_E信号；然后根据NT_CLK_O信号和NT_CLK_E信号，能够对应译码的目标指令信号为NT ODT CMD信号。
在一些实施例中，在图6所示信号采样电路60的基础上，如图7所示，指令译码电路64可以包括第一指令译码电路641和第二指令译码电路642；其中，
第一指令译码电路641，用于接收第一片选时钟信号，根据第一片选时钟信号和待处理片选信号对待处理指令信号进行译码和采样处理，得到第一目标指令信号；
第二指令译码电路642，用于接收第二片选时钟信号，根据第二片选时钟信号和待处理片选信号对待处理指令信号进行译码和采样处理，得到第二目标指令信号。
在本公开实施例中，第一目标指令信号为DDR5 DRAM芯片中的Command信号，由于该信号的有效脉冲持续两个时钟周期，可简称为2T CMD信号；其中，Command信号包括读命令信号、写命令信号、刷新命令信号、预充电命令信号和激活命令信号；第二目标指令信号为DDR5 DRAM芯片中的Non-Target ODT Command信号，可简称为NT ODT CMD信号。
可以理解地，在一些实施例中，初始片选信号可以是表征目标芯片被选中的信号，且初始片选信号为低电平有效的脉冲信号；其中，若初始片选信号的脉冲宽度为预设时钟周期，则确定第一片选时钟信号为有效脉冲信号，将经由第一指令译码电路输出的第一目标指令信号确定为目标指令信号；若初始片选信号的脉冲宽度为预设时钟周期的两倍，则确定第二片选时钟信号为有效脉冲信号，将经由第二指令译码电路输出的第二目标指令信号确定为目标指令信号。
需要说明的是，在本公开实施例中，当初始片选信号的脉冲宽度为预设时钟周期时，这时候确定出的是第一片选时钟信号，具体包括2T_CLK_E信号和2T_CLK_O信号；然后利用2T_CLK_E信号/2T_CLK_O信号，通过第一指令译码电路641可以得到第一目标指令信号为2T CMD信号。
还需要说明的是，在本公开实施例中，当初始片选信号的脉冲宽度为预设时钟周期的两倍时，这时候确定出的是第二片选时钟信号，具体包括NT_CLK_E信号和NT_CLK_O信号；然后利用NT_CLK_E信号/NT_CLK_O信号，通过第二指令译码电路642可以得到第二目标指令信号为NT ODT CMD信号。
在一种具体的实施例中，对于第一指令译码电路641而言，如图7所示，第一指令译码电路641可以包括第一译码采样电路491和第五或门492；其中，
第一译码采样电路491，用于根据第一片选时钟奇信号和待处理片选偶信号对待处理指令偶信号进行译码和采样处理，得到第一指令偶信号；以及根据第一片选时钟偶信号和待处理片选奇信号对待处理指令奇信号进行译码和采样处理，得到第一指令奇信号；
第五或门492，用于对第一指令偶信号和第一指令奇信号进行或运算，得到第一目标指令信号。
需要说明的是，在本公开实施例中，这里的第一译码采样电路491又可称为指令译码触发器，用CMD DEC DFF表示。第一译码采样电路的输出包括第一指令偶信号和第一指令奇信号；其中，第一指令偶信号用2T_CMD_E表示，第一指令奇信号用2T_CMD_O表示；然后再对2T_CMD_E信号和2T_CMD_O信号进行或运算之后得到第一目标指令信号为2T CMD信号。
还需要说明的是，在本公开实施例中，如图8A所示，第一译码采样电路491可以包括第一译码电路811、第十三采样电路812、第二译码电路813和第十四采样电路814；其中，
第一译码电路811，用于对待处理片选偶信号和待处理指令偶信号进行译码处理，得到第一译码偶信号；
第十三采样电路812，用于利用第一片选时钟奇信号对第一译码偶信号进行采样处理，得到第一指令偶信号；
第二译码电路813，用于对待处理片选奇信号和待处理指令奇信号进行译码处理，得到第一译码奇信号；
第十四采样电路814，用于利用第一片选时钟偶信号对第一译码奇信号进行采样处理，得到第一指令奇信号。
需要说明的是，在图8A中，待处理指令偶信号可以包括CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E等5个信号，而且第一译码电路811可以是由三输入与非门、三输入与非门和二输入或非门组成。其中，PCS_E、CA[0]_1T_E和CA[1]_1T_E输入到第一个三输入与非门，CA[2]_1T_E、CA[3]_1T_E和CA[4]_1T_E输入到第二个三输入与非门，然后第一个三输入与非门的输出端和二输入或非门的一个输入端连接，第二个三输入与非门的输出端和二输入或非门的另一个输入端连接，而二输入或非门的输出端用于输出第一译码偶信号，从而实现对待处理片选偶信号和待处理指令偶信号的译码；在得到第一译码偶信号后，利用第十三采样电路812进行采样输出。具体地，第十三采样电路812可以为一个D型触发器，该D型触发器的时钟端与2T_CLK_O信号连接，D型触发器的输入端与二输入或非门的输出端连接，D型触发器的输出端用于输出2T_CMD_E信号。
还需要说明的是，在图8A中，待处理指令奇信号可以包括CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O等5个信号，而且第二译码电路813可以是由三输入与非门、三输入与非门和二输入或非门组成。其中，PCS_O、CA[0]_1T_O和CA[1]_1T_O输入到第一个三输入与非门，CA[2]_1T_O、CA[3]_1T_O和CA[4]_1T_O输入到第二个三输入与非门，然后第一个三输入与非门的输出端和二输入或非门的一个输入端连接，第二个三输入与非门的输出端和二输入或非门的另一个输入端连接，而二输入或非门的输出端用于输出第一译码奇信号，从而实现对待处理片选偶信号和待处理指令偶信号的译码；在得到第一译码奇信号后，利用第十四采样电路814进行采样输出。具体地，第十四采样电路814也可以为一个D型触发器，该D型触发器的时钟端与2T_CLK_E信号连接，D型触发器的输入端与二输入或非门的输出端连接，D型触发器的输出端用于输出2T_CMD_O信号。
在另一种具体的实施例中，对于第二指令译码电路642而言，如图7所示，第二指令译码电路642可以包括第二译码采样电路493和第六或门494；其中，
第二译码采样电路493，用于根据第二片选时钟奇信号和待处理片选偶信号对待处理指令偶信号进行译码和采样处理，得到第二指令偶信号；以及根据第二片选时钟偶信号和待处理片选奇信号对待处理指令奇信号进行译码和采样处理，得到第二指令奇信号；
第六或门494，用于对第二指令偶信号和第二指令奇信号进行或运算，得到第二目标指令信号。
需要说明的是，在本公开实施例中，这里的第二译码采样电路493也可称为指令译码触发器，用CMD DEC DFF表示。第二译码采样电路的输出包括第二指令偶信号和第二指令奇信号；其中，第二指令偶信号用NT_CMD_E表示，第二指令奇信号用NT_CMD_O表示；然后再对NT_CMD_E信号和NT_CMD_O信号进行或运算之后得到第二目标指令信号为NT ODT CMD信号。
还需要说明的是，在本公开实施例中，如图8B所示，第二译码采样电路493可以包括第三译码电路815、第十五采样电路816、第四译码电路817和第十六采样电路818；其中，
第三译码电路815，用于对待处理片选偶信号和待处理指令偶信号进行译码处理，得到第二译码偶信号；
第十五采样电路816，用于利用第二片选时钟奇信号对第二译码偶信号进行采样处理，得到第二指令偶信号；
第四译码电路817，用于对待处理片选奇信号和待处理指令奇信号进行译码处理，得到第二译码奇信号；
第十六采样电路818，用于利用第二片选时钟偶信号对第二译码奇信号进行采样处理，得到第二指令奇信号。
需要说明的是，在图8B中，第三译码电路815与第一译码电路811的输入信号相同，根据第三译码电路815得到第二译码偶信号后，利用第十五采样电路816进行采样输出。具体地，第十五采样电路816可以为一个D型触发器，该D型触发器的时钟端与NT_CLK_O信号连接，D型触发器的输入端与二输入或非门的输出端连接，D型触发器的输出端用于输出NT_CMD_E信号。
还需要说明的是，在图8B中，第四译码电路817与第二译码电路813的输入信号相同，根据第四译码电路817得到第二译码奇信号后，利用第十六采样电路818进行采样输出。具体地，第十六采样电路818也可以为一个D型触发器，该D型触发器的时钟端与NT_CLK_E信号连接，D型触发器的输入端与二输入或非门的输出端连接，D型触发器的输出端用于输出NT_CMD_O信号。
另外，需要注意的是，无论是第一译码电路811、第二译码电路813，还是第三译码电路815、第四译码电路817，这些译码电路的设计具体是根据指令译码规则实现的。对于不同的产品，不同的应用场景，不同的指令，译码规则可能不同，那么译码电路的逻辑也可进行相应调整，本公开实施例不作具体限定。
这样，通过增加第一指令采样电路62和第二指令采样电路63，由于两者使用的第一片选信号的脉冲宽度不同，可以输出2T_CLK_E/2T_CLK_O信号或者NT_CLK_E/NT_CLK_O信号；如此，当第一片选信号的脉冲宽度为预设时钟周期时，利用2T_CLK_E/2T_CLK_O信号，通过第一指令译码电路641得到的第一目标指令信号为有效信号(即高电平有效的脉冲信号)，通过第二指令译码电路642得到的第二目标指令信号为无效信号(即低电平信号)；反之，当第一片选信号的脉冲宽度为预设时钟周期的两倍时，利用NT_CLK_E/NT_CLK_O信号，通过第一指令译码电路641得到的第一目标指令信号为无效信号(即低电平信号)，通过第二指令译码电路642得到的第二目标指令信号为有效信号(即高电平有效的脉冲信号)；从而能够正确区分2T CMD和NT ODT CMD这两种信号，并进行准确译码。
也就是说，如果初始片选信号的脉冲宽度为预设时钟周期，那么在一种可能的实现方式中，若第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样为高电平，则确定第一片选时钟奇信号为高电平有效的脉冲信号，且第一片选时钟奇信号具有两个脉冲；其中，第一片选时钟奇信号中第一个脉冲的上升沿用于产生第一目标指令信号的上升沿，第一片选时钟奇信号中第二个脉冲的上升沿用于产生第一目标指令信号的下降沿。
在另一种可能的实现方式中，若第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样为高电平，则确定第一片选时钟偶信号为高电平有效的脉冲信号，且第一片选时钟偶信号具有两个脉冲；其中，第一片选时钟偶信号中第一个脉冲的上升沿用于产生第一目标指令信号的上升沿，第一片选时钟偶信号中第二个脉冲的上升沿用于产生第一目标指令信号的下降沿。
如果初始片选信号的脉冲宽度为预设时钟周期的两倍，那么在一种可能的实现方式中，若第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平，则确定第二片选时钟奇信号为高电平有效的脉冲信号，且第二片选时钟奇信号具有两个脉冲；其中，第二片选时钟奇信号中第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二片选时钟奇信号中第二个脉冲的上升沿用于产生第二目标指令信号的下降沿。
在另一种可能的实现方式中，若第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平，则确定第二片选时钟偶信号为高电平有效的脉冲信号，且第二片选时钟偶信号具有两个脉冲；其中，第二片选时钟偶信号中第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二片选时钟偶信号中第二个脉冲的上升沿用于产生第二目标指令信号的下降沿。
在这里，偶数时钟周期或者奇数时钟周期是指初始时钟信号(用CK_t/CK_c表示)的时钟周期。具体来说，经过第三接收电路453的分频处理之后，可以得到PCLK_E信号和PCLK_O信号；然后将PCLK_E信号的上升沿所在的时钟周期作为偶数时钟周期，PCLK_O信号的上升沿所在的时钟周期作为奇数时钟周期。另外，还需要注意的是，这里的“脉冲宽度为一个预设时钟周期”或者“脉冲宽度为预设时钟周期的两倍”均是指预设精度范围内，具体可以为该脉冲宽度和一个预设时钟周期之间的偏差在预设精度范围内，或者该脉冲宽度和预设时钟周期的两倍之间的偏差在预设精度范围内。
这样，由于无论是2T_CLK_E信号还是2T_CLK_O信号，其均包括两个脉冲，且每个脉冲的脉冲宽度是一个预设时钟周期，且第一个脉冲的上升沿用于产生第一目标指令信号的上升沿，第二个脉冲的上升沿用于产生第一目标指令信号的下降沿，从而使得最终输出的第一目标指令信号的脉冲宽度可以满足预设时钟周期的两倍；另外，由于无论是NT_CLK_E信号还是NT_CLK_O信号，其均包括两个脉冲，且每个脉冲的脉冲宽度是一个预设时钟周期，且第一个脉冲的上升沿用于产生第二目标指令信号的上升沿，第二个脉冲的上升沿用于产生第二目标指令信号的下降沿，从而使得最终输出的第二目标指令信号的脉冲宽度也可以满足预设时钟周期的两倍；如此，不仅能够避免目标指令信号的脉冲宽度不确定的问题，而且还能够区分2T CMD和NT ODT CMD这两种指令并进行准确译码，两者互不影响。
本公开实施例提供了一种信号采样电路，这样，基于该信号采样电路，不仅能够避免目标指令信号的脉冲宽度不确定的问题，而且在第一片选信号的脉冲宽度不同情况下，根据所得到的第一片选时钟信号和第二片选时钟信号，还可以区分2T CMD和NT ODT CMD这两种指令并进行准确译码，而且互不影响，从而避免出现指令译码错误而执行错误操作的问题。
在本公开的另一实施例中，基于前述实施例所述的信号采样电路60，参见图9，其示出了本公开实施例提供的一种信号采样电路的详细结构示意图。如图9所示，信号采样电路60可以包括第一接收器911、第二接收器912、第三接收器913、第一触发器914、第二触发器915、第三触发器916、第一反相器917、第四触发器918、第二反相器919、第一缓冲器920、第二缓冲器921、第五触发器922、第三反相器923、第一或非门924、第一非门925、第六触发器926、第一或门927、第一与门928、第七触发器929、第四反相器930、第二或非门931、第二非门932、第八触发器933、第二或门934、第二与门935、第九触发器936、第五反相器937、第三非门938、第三或非门939、第四非门940、第十触发器941、第三或门942、第三与门943、第十一触发器944、第六反相器945、第五非门946、第四或非门947、第六非门948、第十二触发器949、第四或门950、第四与门951、第一指令译码触发器952、第五或门953、第二指令译码触发器954和第六或门955。其中，第一触发器914、第二触发器915、第三触发器916、第四触发器918、第五触发器922、第六触发器926、第七触发器929、第八触发器933、第九触发器936、第十触发器941、第十一触发器944、第十二触发器949均可以为D型触发器。另外，第一指令译码触发器952的具体结构详见图8A所示，第二指令译码触发器954的具体结构详见图8B所示。
需要说明的是，图9的组成结构与图7类似，故针对图9的描述可以参见前述图7的相关描述，这里不再详述。
其中，在2T CLK电路中，通过第五触发器922，利用PCLK_OO信号对PCS_E信号进行上升沿采样处理，然后经过第三反相器923可以得到PCSB_O信号；再通过第一或非门924对PCSB_O信号和PCS_O信号进行或非运算，得到PCS_OEN1信号；通过第一非门925和第六触发器926，利用PCLK_OO信号对PCS_OEN1信号进行下降沿采样处理，得到PCS_OEN2信号；通过第一或门927对PCS_OEN1信号和PCS_OEN2信号进行或运算，得到PCS_OEN；通过第一与门928对PCS_OEN信号和PCLK_OO信号进行与运算，得到2T_CLK_O信号；同理，通过第七触发器929，利用PCLK_EE信号对PCS_O信号进行上升沿采样处理，然后再经过第四反相器930、第二或非门931、第二非门932、第八触发器933以及第二或门934、第二与门935，可以得到2T_CLK_E信号。在这里，2T_CLK_O信号和2T_CLK_E信号之中至多存在一个有效信号。
在NT ODT CLK电路中，通过第九触发器936，利用PCLK_OO信号对PCS_E信号进行上升沿采样处理，然后经过第五反相器937可以得到PCSB_O信号；再通过第三非门938对PCS_O信号进行非运算，得到第二片选反相奇信号，然后通过第三或非门939对PCSB_O信号和第二片选反相奇信号进行或非运算，得到NT_PCS_OEN1信号；通过第四非门940和第十触发器941，利用PCLK_OO信号对NT_PCS_OEN1信号进行下降沿采样处理，得到NT_PCS_OEN2信号；通过第三或门942对NT_PCS_OEN1信号和NT_PCS_OEN2信号进行或运算，得到NT_PCS_OEN信号；通过第三与门943对NT_PCS_OEN信号和PCLK_OO信号进行与运算，得到NT_CLK_O信号。同理，通过第十一触发器944，利用PCLK_EE信号对PCS_O信号进行上升沿采样处理，然后经过第六反相器945可以得到PCSB_E信号；然后再通过第五非门946、第四或非门947、第六非门948和第十二触发器949以及第四或门950、第四与门951，可以得到NT_CLK_E信号。在这里，NT_CLK_O信号和NT_CLK_E信号之中至多存在一个有效信号。
最后，通过第一指令译码触发器952，利用2T_CLK_O信号和2T_CLK_E信号对CA[4:0]_1T_E信号、CA[4:0]_1T_O信号、PCS_E信号、PCS_O信号进行译码及采样处理，得到2T_CMD_E信号和2T_CMD_O信号，再通过第五或门953对2T_CMD_E信号和2T_CMD_O信号进行或逻辑运算，得到2T CMD信号。通过第二指令译码触发器954，利用NT_CLK_O信号和NT_CLK_E信号对CA[4:0]_1T_E信号、CA[4:0]_1T_O信号、PCS_E信号、PCS_O信号进行译码及采样处理，得到NT_CMD_E信号和NT_CMD_O信号，再通过第六或门955对NT_CMD_E信号和NT_CMD_O信号进行或逻辑运算，得到NT ODT CMD信号。
也就是说，本公开实施例通过采用一级上升沿触发器和一级下降沿触发器连续采样PCS_E信号/PCS_O信号，然后通过或逻辑来增加片选信号的高电平脉冲宽度，再与PLCK_OO/PLCK_EE信号进行与逻辑来产生具有两个脉冲的片选时钟信号，从而进行目标指令的采样。通过该信号采样电路60，无论是第一片选时钟信号还是第二片选时钟信号均包含了两个脉冲，且每个脉冲的脉冲宽度为一个预设时钟周期，然后利用该片选时钟信号来采样译码之后的指令。其中，一种情况下，本公开实施例通过对PCSB_O信号和PCS_O信号的或非逻辑来确定第一个时钟周期和第二个时钟周期的CS_n信号分别为低电平和高电平，可以确定待采样译码的指令为2T CMD，然后利用此逻辑覆盖的2T_CLK_O信号/2T_CLK_E信号进行指令采样译码，输出2T_CMD信号。另一种情况下，本公开实施例通过PCSB_O信号和PCS_O信号的非逻辑进行或非逻辑来确定第一个时钟周期和第二个时钟周期的CS_n信号都为低电平，可以确定待采样译码的指令为NT ODT CMD，然后利用此逻辑覆盖的NT_CLK_O信号/NT_CLK_E信号进行指令采样译码，输出NT ODT CMD信号。
基于图9所示的信号采样电路60，其对应的信号时序图如图10和图11所示。在图10和图11中，第一命令地址信号用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片选信号用CS_n表示，第一片选信号用PCS表示，CS_n信号为低电平有效的脉冲信号，而且是用于表征目标芯片被选中的信号；初始时钟信号用CK_t表示，第一时钟偶信号用PCLK_E表示，第一时钟奇信号用PCLK_O表示，且CK_t信号的时钟周期为预设时钟周期，PCLK_E信号和PCLK_O信号的时钟周期均为预设时钟周期的两倍。
以PCLK_E信号的上升沿所在的时钟周期作为偶数时钟周期、以PCLK_O信号的上升沿所在的时钟周期作为奇数时钟周期为例，当PCS信号的脉冲宽度为预设时钟周期时，图10示出了本公开实施例提供的一种信号采样电路的信号时序示意图。如图10所示，在2T CLK电路中，利用PCLK_E信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_E信号包括C0和C2。在利用PCLK_E信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_E信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；这时候在利用PCLK_O信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_O信号为低电平信号；然后在经过第五触发器922和第三反相器923对PCS_E信号进行上升沿采样及反相处理后，得到PCSB_O信号为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_E信号延迟一个预设时钟周期；然后在通过第一或非门924对PCSB_O信号和PCS_O信号进行或非运算后，得到PCS_OEN1信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；然后再通过第一非门925和第六触发器926对PCS_OEN1信号进行下降沿采样处理后，得到PCS_OEN2信号也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_OEN1信号延迟一个预设时钟周期；这样，通过第一或门927对PCS_OEN1信号和PCS_OEN2信号进行或运算，得到PCS_OEN信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的三倍，即第一或门927的作用是拓宽信号的脉冲宽度；然后再由第一与门928对PCS_OEN信号和PCLK_OO信号进行与运算，得到2T_CLK_O信号包括两脉冲，且每个脉冲的脉冲宽度为预设时钟周期；此时利用2T_CLK_O信号对CA[4:0]_1T_E信号进行译码采样，可以得到2T CMD信号，而且2T CMD信号为高电平有效的脉冲信号，且脉冲宽度为在预设精度范围内预设时钟周期的两倍；其中，2T_CLK_O信号中的第一个脉冲的上升沿用于产生2T CMD信号的上升沿，2T_CLK_O信号中的第二个脉冲的上升沿用于产生2T CMD信号的下降沿。然而，这种情况在NTODT CLK电路中，在利用PCLK_E信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_E信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；在利用PCLK_O信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_O信号为低电平信号；然后在经过第九触发器936和第五反相器937对PCS_E信号进行上升沿采样及反相处理后，得到PCSB_O信号为低电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；但是在通过第三或非门939对PCSB_O信号和PCS_O的逻辑反信号进行或非运算后，得到NT_PCS_OEN1信号为低电平信号，然后在通过第一非门925和第六触发器926对NT_PCS_OEN1信号进行下降沿采样处理后，得到NT_PCS_OEN2信号也为低电平信号；这样，在通过第三或门942和第三与门943的逻辑运算后，得到NT_CLK_O信号为低电平信号，也就无法利用NT_CLK_O信号对CA[4:0]_1T_E信号进行译码采样，此时不会输出NT ODT CMD信号，从而可以区分2T CMD和NT ODT CMD这两种指令，并进行准确译码。
当PCS信号的脉冲宽度为预设时钟周期的两倍时，图11示出了本公开实施例提供的一种PCS信号在偶数时钟周期的上升沿采样为低电平且在相邻下一奇数时钟周期的上升沿采样为低电平时对应的信号时序示意图。如图11所示，在2T CLK电路中，利用PCLK_E信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_E信号包括C0和C2。在利用PCLK_E信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_E信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；在利用PCLK_O信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_O信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_E信号延迟一个预设时钟周期；然后在经过第五触发器922和第三反相器923对PCS_E信号进行上升沿采样及反相处理后，得到PCSB_O信号为低电平有效的脉冲信号，且与PCS_O信号互为反相信号；然后在通过第一或非门924对PCSB_O信号和PCS_O信号进行或非运算后，得到PCS_OEN1信号为低电平信号；然后再通过第一非门925和第六触发器926对PCS_OEN1信号进行下降沿采样处理后，得到PCS_OEN2信号为低电平信号；这样，在通过第一或门927和第一与门928的逻辑运算后，得到2T_CLK_O信号也为低电平信号，也就无法利用2T_CLK_O信号对CA[4:0]_1T_E信号进行译码采样，此时不会输出2T CMD信号。然而，这种情况在NT ODT CLK电路中，利用PCLK_E信号的上升沿对CA信号进行采样处理后，得到CA[4:0]_1T_E信号包括C0和C2。在利用PCLK_E信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_E信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍；在利用PCLK_O信号的上升沿对PCS信号进行采样及反相处理后，得到PCS_O信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比PCS_E信号延迟一个预设时钟周期；然后在经过第九触发器936和第五反相器937对PCS_E信号进行上升沿采样及反相处理后，得到PCSB_O信号为低电平有效的脉冲信号，且与PCS_O信号互为反相信号；但是在通过第三或非门939对PCSB_O信号和PCS_O的逻辑反信号进行或非运算后，得到NT_PCS_OEN1信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，而且与PCS_O信号相比存在有少许延迟(该延迟是由第三非门938、第三或非门939等逻辑器件导致的，可忽略不计)；然后在通过第一非门925和第六触发器926对NT_PCS_OEN1信号进行下降沿采样处理后，得到NT_PCS_OEN2信号为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的两倍，但是相比NT_PCS_OEN1信号延迟一个预设时钟周期；这样，在通过第三或门942对NT_PCS_OEN1信号和NT_PCS_OEN2信号进行或运算，得到NT_PCS_OEN信号也为高电平有效的脉冲信号，且脉冲宽度为预设时钟周期的三倍，即第一或门927的作用是拓宽信号的脉冲宽度；然后再由第三与门943对NT_PCS_OEN信号和PCLK_OO信号进行与运算，得到NT_CLK_O信号包括两脉冲，且每个脉冲的脉冲宽度为预设时钟周期；此时利用NT_CLK_O信号对CA[4:0]_1T_E信号进行译码采样，可以得到NT ODT CMD信号，而且NT ODT CMD信号为高电平有效的脉冲信号，且脉冲宽度在预设精度范围内为预设时钟周期的两倍；其中，NT_CLK_O信号中的第一个脉冲的上升沿用于产生NT ODT CMD信号的上升沿，NT_CLK_O信号中的第二个脉冲的上升沿用于产生NTODT CMD信号的下降沿，从而也可以正确区分2T CMD和NT ODT CMD这两种指令，并进行准确译码。
简单来说，通过本公开实施例所述的信号采样电路60，2T CMD信号和NT ODT CMD信号可以分别译码且相互不影响。其中，对于2T CMD信号，CS_n信号只有一个预设时钟周期的低电平，被PCLK_E信号采样后变为PCS_E信号，然后在PCLK_O采样后变为PCSB_O信号。其中，PCSB_O信号和PCS_O信号进行或非逻辑之后采样产生PCS_OEN1/2来覆盖产生2T_CLK_O信号。最后这个2T_CLK_O信号采样CA[4:0]_1T_E信号和PCS_E信号输出2T CMD信号。而另外一条分支电路是PCSB_O信号和(PCS_O信号的非逻辑，为高电平)进行或非逻辑，导致NT_PCS_OEN1/2均为低电平，而没有产生采样时钟，也就不会输出NT ODT CMD信号。
对于NT ODT CMD信号，CS_n信号具有2个预设时钟周期的低电平，分别被PCLK_E/O采样之后为PCS_E/O，然后PCS_E信号在PCLK_O采样之后为PCSB_O信号。PCSB_O信号和PCS_O信号进行或非逻辑正好相互抵消，导致PCS_OEN1/2均为低电平，而没有产生采样时钟，也就不会输出2T CMD信号。而另外一条分支电路是PCSB_O信号和(PCS_O信号的非逻辑，为低电平)进行或非逻辑，从而产生PCS_OEN1/2来覆盖产生具有两个脉冲的NT_CLK_O信号，最后这个NT_CLK_O信号采样CA[4:0]_1T_E信号和PCS_E信号输出NT ODT CMD信号。
此外，在本公开实施例中，图10和图11所提供的时序波形都是第一片选信号从偶数时钟周期开始的情况。具体来说，在初始片选信号的脉冲宽度为预设时钟周期的情况下，图10为第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样为高电平的情况；在初始片选信号的脉冲宽度为预设时钟周期的两倍的情况下，图11为第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平的情况。同理，奇数时钟周期的情况类似，这里不作详述。
本公开实施例提供了一种信号采样电路，通过本实施例对前述实施例的具体实现进行详细阐述，从中可以看出，基于本公开实施例的技术方案，不仅能够避免目标指令信号的脉冲宽度不确定的问题，而且在第一片选信号的脉冲宽度不同情况下，根据所得到的第一片选时钟信号和第二片选时钟信号，还可以区分2T CMD和NT ODT CMD这两种指令，并进行准确译码，而且互不影响，从而避免出现指令译码错误而执行错误操作的问题。
在本公开的又一实施例中，参见图12，其示出了本公开实施例提供的一种半导体存储器120的组成结构示意图。如图12所示，半导体存储器120可以包括前述实施例任一项所述的信号采样电路60。
在本公开实施例中，半导体存储器110可以为DRAM芯片。
进一步地，在一些实施例中，DRAM芯片符合DDR5内存规格。
需要说明的是，本公开实施例主要涉及集成电路设计中输入信号采样及指令译码的相关电路，特别涉及DRAM芯片中，CA信号输入分别作为指令和地址采样和译码之后的控制调节电路。具体来说，本公开实施例的技术方案解决了DDR5中区分2T CMD和NT ODT CMD采样译码的难题，使得可以根据CS_n信号的脉冲宽度不同来区分2T CMD信号和NT ODT CMD信号，并进行准确译码，而且互相不影响。
另外，还需要说明的是，本公开实施例的技术方案可以应用于DRAM芯片中CA信号采样和译码的控制电路，但不局限于此范围，其他输入信号采样及指令译码的相关电路均可采用此设计。
这样，在本公开实施例中，对于半导体存储器120而言，其包括有信号采样电路60，因此，不仅能够避免目标指令信号的脉冲宽度不确定的问题，而且在第一片选信号的脉冲宽度不同情况下，根据所得到的第一片选时钟信号和第二片选时钟信号，还可以区分2TCMD和NT ODT CMD这两种指令并进行准确译码，而且互不影响，从而避免出现指令译码错误而执行错误操作的问题。
以上，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。
本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种信号采样电路，其特征在于，所述信号采样电路包括信号输入电路、第一指令采样电路、第二指令采样电路和指令译码电路；其中，
所述信号输入电路，用于根据第一时钟信号、第一片选信号和第一命令地址信号，确定待处理指令信号和待处理片选信号；其中，所述第一时钟信号的时钟周期为预设时钟周期的两倍；
所述第一指令采样电路，用于当所述第一片选信号的脉冲宽度为所述预设时钟周期时，根据所述第一时钟信号对所述待处理片选信号进行两级采样及逻辑运算处理，得到第一片选时钟信号；
所述第二指令采样电路，用于当所述第一片选信号的脉冲宽度为所述预设时钟周期的两倍时，根据所述第一时钟信号对所述待处理片选信号进行两级采样及逻辑运算处理，得到第二片选时钟信号；
所述指令译码电路，用于根据所述待处理片选信号和所述第一片选时钟信号对所述待处理指令信号进行译码和采样处理，得到目标指令信号；或者，根据所述待处理片选信号和所述第二片选时钟信号对所述待处理指令信号进行译码和采样处理，得到目标指令信号。
2.根据权利要求1所述的信号采样电路，其特征在于，所述目标指令信号包括一个脉冲，且所述脉冲的脉冲宽度为所述预设时钟周期的两倍；其中，
在所述第一片选信号的脉冲宽度为所述预设时钟周期的情况下，所述第一片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为所述预设时钟周期，以及所述第二片选时钟信号维持电平状态不变；其中，所述第一片选时钟信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述第一片选时钟信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿；
在所述第一片选信号的脉冲宽度为所述预设时钟周期的两倍的情况下，所述第一片选时钟信号维持电平状态不变；以及所述第二片选时钟信号包括两个脉冲，且每一个脉冲的脉冲宽度为所述预设时钟周期；其中，所述第二片选时钟信号中第一个脉冲的上升沿用于产生所述目标指令信号的上升沿，所述第二片选时钟信号中第二个脉冲的上升沿用于产生所述目标指令信号的下降沿。
3.根据权利要求1所述的信号采样电路，其特征在于，所述信号输入电路包括接收电路和输入采样电路；其中，
所述接收电路，用于接收初始命令地址信号、初始片选信号和初始时钟信号，输出所述第一命令地址信号、所述第一片选信号和所述第一时钟信号；
所述输入采样电路，用于根据所述第一时钟信号对所述第一片选信号和所述第一命令地址信号进行采样处理，得到所述待处理片选信号和所述待处理指令信号；其中，所述初始时钟信号的时钟周期为所述预设时钟周期。
4.根据权利要求3所述的信号采样电路，其特征在于，所述接收电路包括第一接收电路、第二接收电路和第三接收电路；其中，
所述第一接收电路，用于接收所述初始命令地址信号，输出所述第一命令地址信号；
所述第二接收电路，用于接收所述初始片选信号，输出所述第一片选信号；
所述第三接收电路，用于接收所述初始时钟信号，并对所述初始时钟信号进行分频处理，输出第一时钟奇信号和第一时钟偶信号；其中，所述第一时钟信号是由所述第一时钟奇信号和所述第一时钟偶信号组成，所述第一时钟奇信号和所述第一时钟偶信号各自的时钟周期均是所述预设时钟周期的两倍，且所述第一时钟奇信号和所述第一时钟偶信号之间的相位差为180度。
5.根据权利要求4所述的信号采样电路，其特征在于，所述输入采样电路包括第一采样电路、第二采样电路、第三采样电路和第四采样电路；其中，
所述第一采样电路，用于根据所述第一时钟偶信号对所述第一命令地址信号进行采样处理，得到待处理指令偶信号；
所述第二采样电路，用于根据所述第一时钟奇信号对所述第一命令地址信号进行采样处理，得到待处理指令奇信号；
所述第三采样电路，用于根据所述第一时钟偶信号对所述第一片选信号进行采样及反相处理，得到待处理片选偶信号；
所述第四采样电路，用于根据所述第一时钟奇信号对所述第一片选信号进行采样及反相处理，得到待处理片选奇信号；
其中，所述待处理指令信号是由所述待处理指令偶信号和所述待处理指令奇信号组成，所述待处理片选信号是由所述待处理片选偶信号和所述待处理片选奇信号组成。
6.根据权利要求5所述的信号采样电路，其特征在于，
所述第一采样电路包括第一触发器，且所述第一触发器的输入端与所述第一命令地址信号连接，所述第一触发器的时钟端与所述第一时钟偶信号连接，所述第一触发器的输出端用于输出所述待处理指令偶信号；
所述第二采样电路包括第二触发器，且所述第二触发器的输入端与所述第一命令地址信号连接，所述第二触发器的时钟端与所述第一时钟奇信号连接，所述第二触发器的输出端用于输出所述待处理指令奇信号；
所述第三采样电路包括第三触发器和第一反相器，且所述第三触发器的输入端与所述第一片选信号连接，所述第三触发器的时钟端与所述第一时钟偶信号连接，所述第三触发器的输出端与所述第一反相器的输入端连接，所述第一反相器的输出端用于输出所述待处理片选偶信号；
所述第四采样电路包括第四触发器和第二反相器，且所述第四触发器的输入端与所述第一片选信号连接，所述第四触发器的时钟端与所述第一时钟奇信号连接，所述第四触发器的输出端与所述第二反相器的输入端连接，所述第二反相器的输出端用于输出所述待处理片选奇信号。
7.根据权利要求5所述的信号采样电路，其特征在于，所述信号采样电路还包括第一缓冲器和第二缓冲器；其中，
所述第一缓冲器，用于对所述第一时钟偶信号进行延时处理，得到第一时钟延时偶信号；
所述第二缓冲器，用于对所述第一时钟奇信号进行延时处理，得到第一时钟延时奇信号。
8.根据权利要求7所述的信号采样电路，其特征在于，所述第一指令采样电路包括第一逻辑电路和第二逻辑电路；其中，
所述第一逻辑电路，用于接收所述第一时钟延时奇信号和所述待处理片选偶信号，并利用所述第一时钟延时奇信号对所述待处理片选偶信号进行两级采样及逻辑运算，得到第一片选时钟奇信号；
所述第二逻辑电路，用于接收所述第一时钟延时偶信号和所述待处理片选奇信号，并利用所述第一时钟延时偶信号对所述待处理片选奇信号进行两级采样及逻辑运算，得到第一片选时钟偶信号；
其中，所述第一片选时钟信号是由所述第一片选时钟偶信号和所述第一片选时钟奇信号组成。
9.根据权利要求8所述的信号采样电路，其特征在于，
所述第一逻辑电路包括第五采样电路、第一或非门、第一非门、第六采样电路、第一或门和第一与门；其中，
所述第五采样电路，用于利用所述第一时钟延时奇信号对所述待处理片选偶信号进行采样及反相处理，得到第一中间采样奇信号；
所述第一或非门，用于对所述第一中间采样奇信号和所述待处理片选奇信号进行或非运算，得到第二中间采样奇信号；
所述第一非门，用于对所述第一时钟延时奇信号进行非运算，得到第一反相时钟奇信号；
所述第六采样电路，用于利用所述第一反相时钟奇信号对所述第二中间采样奇信号进行采样处理，得到第三中间采样奇信号；
所述第一或门，用于对所述第二中间采样奇信号和所述第三中间采样奇信号进行或运算，得到第四中间采样奇信号；
所述第一与门，用于对所述第四中间采样奇信号和所述第一时钟延时奇信号进行与运算，得到所述第一片选时钟奇信号；
所述第二逻辑电路包括第七采样电路、第二或非门、第二非门、第八采样电路、第二或门和第二与门；其中，
所述第七采样电路，用于利用所述第一时钟延时偶信号对所述待处理片选奇信号进行采样及反相处理，得到第一中间采样偶信号；
所述第二或非门，用于对所述第一中间采样偶信号和所述待处理片选偶信号进行或非运算，得到第二中间采样偶信号；
所述第二非门，用于对所述第一时钟延时偶信号进行非运算，得到第一反相时钟偶信号；
所述第八采样电路，用于利用所述第一反相时钟偶信号对所述第二中间采样偶信号进行采样处理，得到第三中间采样偶信号；
所述第二或门，用于对所述第二中间采样偶信号和所述第三中间采样偶信号进行或运算，得到第四中间采样偶信号；
所述第二与门，用于对所述第四中间采样偶信号和所述第一时钟延时偶信号进行与运算，得到所述第一片选时钟偶信号。
10.根据权利要求8所述的信号采样电路，其特征在于，所述第二指令采样电路包括第三逻辑电路和第四逻辑电路；其中，
所述第三逻辑电路，用于接收所述第一时钟延时奇信号和所述待处理片选偶信号，并利用所述第一时钟延时奇信号对所述待处理片选偶信号进行两级采样及逻辑运算，得到第二片选时钟奇信号；
所述第四逻辑电路，用于接收所述第一时钟延时偶信号和所述待处理片选奇信号，并利用所述第一时钟延时偶信号对所述待处理片选奇信号进行两级采样及逻辑运算，得到第二片选时钟偶信号；
其中，所述第二片选时钟信号是由所述第二片选时钟偶信号和所述第二片选时钟奇信号组成。
11.根据权利要求10所述的信号采样电路，其特征在于，
所述第三逻辑电路包括第九采样电路、第三非门、第三或非门、第四非门、第十采样电路、第三或门和第三与门；其中，
所述第九采样电路，用于利用所述第一时钟延时奇信号对所述待处理片选偶信号进行采样及反相处理，得到第五中间采样奇信号；
所述第三非门，用于对所述待处理片选奇信号进行非运算，得到第二片选反相奇信号；
所述第三或非门，用于对所述第五中间采样奇信号和所述第二片选反相奇信号进行或非运算，得到第六中间采样奇信号；
所述第四非门，用于对所述第一时钟延时奇信号进行非运算，得到第二反相时钟奇信号；
所述第十采样电路，用于利用所述第二反相时钟奇信号对所述第六中间采样奇信号进行采样处理，得到第七中间采样奇信号；
所述第三或门，用于对所述第六中间采样奇信号和所述第七中间采样奇信号进行或运算，得到第八中间采样奇信号；
所述第三与门，用于对所述第八中间采样奇信号和所述第一时钟延时奇信号进行与运算，得到所述第二片选时钟奇信号；
所述第四逻辑电路包括第十一采样电路、第五非门、第四或非门、第六非门、第十二采样电路、第四或门和第四与门；其中，
所述第十一采样电路，用于利用所述第一时钟延时偶信号对所述待处理片选奇信号进行采样及反相处理，得到第五中间采样偶信号；
所述第五非门，用于对所述待处理片选偶信号进行非运算，得到第二片选反相偶信号；
所述第四或非门，用于对所述第五中间采样偶信号和所述第二片选反相偶信号进行或非运算，得到第六中间采样偶信号；
所述第六非门，用于对所述第一时钟延时偶信号进行非运算，得到第二反相时钟偶信号；
所述第十二采样电路，用于利用所述第二反相时钟偶信号对所述第六中间采样偶信号进行采样处理，得到第七中间采样偶信号；
所述第四或门，用于对所述第六中间采样偶信号和所述第七中间采样偶信号进行或运算，得到第八中间采样偶信号；
所述第四与门，用于对所述第八中间采样偶信号和所述第一时钟延时偶信号进行与运算，得到所述第二片选时钟偶信号。
12.根据权利要求10所述的信号采样电路，其特征在于，所述指令译码电路包括第一指令译码电路和第二指令译码电路；其中，
所述第一指令译码电路，用于接收所述第一片选时钟信号，根据所述第一片选时钟信号和所述待处理片选信号对所述待处理指令信号进行译码和采样处理，得到第一目标指令信号；
所述第二指令译码电路，用于接收所述第二片选时钟信号，根据所述第二片选时钟信号和所述待处理片选信号对所述待处理指令信号进行译码和采样处理，得到第二目标指令信号。
13.根据权利要求12所述的信号采样电路，其特征在于，
所述第一指令译码电路包括第一译码采样电路和第五或门；其中，
所述第一译码采样电路，用于根据所述第一片选时钟奇信号和所述待处理片选偶信号对所述待处理指令偶信号进行译码和采样处理，得到第一指令偶信号；以及根据所述第一片选时钟偶信号和所述待处理片选奇信号对所述待处理指令奇信号进行译码和采样处理，得到第一指令奇信号；
所述第五或门，用于对所述第一指令偶信号和所述第一指令奇信号进行或运算，得到所述第一目标指令信号；
所述第二指令译码电路包括第二译码采样电路和第六或门；其中，
所述第二译码采样电路，用于根据所述第二片选时钟奇信号和所述待处理片选偶信号对所述待处理指令偶信号进行译码和采样处理，得到第二指令偶信号；以及根据所述第二片选时钟偶信号和所述待处理片选奇信号对所述待处理指令奇信号进行译码和采样处理，得到第二指令奇信号；
所述第六或门，用于对所述第二指令偶信号和所述第二指令奇信号进行或运算，得到所述第二目标指令信号。
14.根据权利要求13所述的信号采样电路，其特征在于，
所述第一译码采样电路包括第一译码电路、第十三采样电路、第二译码电路和第十四采样电路；其中，
所述第一译码电路，用于对所述待处理片选偶信号和所述待处理指令偶信号进行译码处理，得到第一译码偶信号；
所述第十三采样电路，用于利用所述第一片选时钟奇信号对所述第一译码偶信号进行采样处理，得到所述第一指令偶信号；
所述第二译码电路，用于对所述待处理片选奇信号和所述待处理指令奇信号进行译码处理，得到第一译码奇信号；
所述第十四采样电路，用于利用所述第一片选时钟偶信号对所述第一译码奇信号进行采样处理，得到所述第一指令奇信号；
所述第二译码采样电路包括第三译码电路、第十五采样电路、第四译码电路和第十六采样电路；其中，
所述第三译码电路，用于对所述待处理片选偶信号和所述待处理指令偶信号进行译码处理，得到第二译码偶信号；
所述第十五采样电路，用于利用所述第二片选时钟奇信号对所述第二译码偶信号进行采样处理，得到所述第二指令偶信号；
所述第四译码电路，用于对所述待处理片选奇信号和所述待处理指令奇信号进行译码处理，得到第二译码奇信号；
所述第十六采样电路，用于利用所述第二片选时钟偶信号对所述第二译码奇信号进行采样处理，得到所述第二指令奇信号。
15.根据权利要求12所述的信号采样电路，其特征在于，所述初始片选信号是表征目标芯片被选中的信号，且所述初始片选信号为低电平有效的脉冲信号；其中，
若所述初始片选信号的脉冲宽度为所述预设时钟周期，则确定所述第一片选时钟信号为有效脉冲信号，将经由所述第一指令译码电路输出的所述第一目标指令信号确定为所述目标指令信号；
若所述初始片选信号的脉冲宽度为所述预设时钟周期的两倍，则确定所述第二片选时钟信号为有效脉冲信号，将经由所述第二指令译码电路输出的所述第二目标指令信号确定为所述目标指令信号。
16.根据权利要求15所述的信号采样电路，其特征在于，
所述第一目标指令信号为第五代双倍速率动态随机存取存储器（DDR5 DRAM）芯片中的指令信号；所述指令信号包括读命令信号，写命令信号，刷新命令信号，预充电命令信号，激活命令信号；
所述第二目标指令信号为DDR5 DRAM芯片中的非目标芯片终结电阻的指令（Non-Target ODT Command）信号。
17.根据权利要求15所述的信号采样电路，其特征在于，在所述初始片选信号的脉冲宽度为所述预设时钟周期的情况下，
若所述第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样为高电平，则确定所述第一片选时钟奇信号为高电平有效的脉冲信号，且所述第一片选时钟奇信号具有两个脉冲；其中，所述第一片选时钟奇信号中第一个脉冲的上升沿用于产生所述第一目标指令信号的上升沿，所述第一片选时钟奇信号中第二个脉冲的上升沿用于产生所述第一目标指令信号的下降沿；
若所述第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样为高电平，则确定所述第一片选时钟偶信号为高电平有效的脉冲信号，且所述第一片选时钟偶信号具有两个脉冲；其中，所述第一片选时钟偶信号中第一个脉冲的上升沿用于产生所述第一目标指令信号的上升沿，所述第一片选时钟偶信号中第二个脉冲的上升沿用于产生所述第一目标指令信号的下降沿。
18.根据权利要求15所述的信号采样电路，其特征在于，在所述初始片选信号的脉冲宽度为所述预设时钟周期的两倍的情况下，
若所述第一片选信号在偶数时钟周期的上升沿采样为低电平且在下一相邻奇数时钟周期的上升沿采样仍为低电平，则确定所述第二片选时钟奇信号为高电平有效的脉冲信号，且所述第二片选时钟奇信号具有两个脉冲；其中，所述第二片选时钟奇信号中第一个脉冲的上升沿用于产生所述第二目标指令信号的上升沿，所述第二片选时钟奇信号中第二个脉冲的上升沿用于产生所述第二目标指令信号的下降沿；
若所述第一片选信号在奇数时钟周期的上升沿采样为低电平且在下一相邻偶数时钟周期的上升沿采样仍为低电平，则确定所述第二片选时钟偶信号为高电平有效的脉冲信号，且所述第二片选时钟偶信号具有两个脉冲；其中，所述第二片选时钟偶信号中第一个脉冲的上升沿用于产生所述第二目标指令信号的上升沿，所述第二片选时钟偶信号中第二个脉冲的上升沿用于产生所述第二目标指令信号的下降沿。
19.一种半导体存储器，其特征在于，包括如权利要求1至18任一项所述的信号采样电路。
20.根据权利要求19所述的半导体存储器，其特征在于，所述半导体存储器为动态随机存取存储器DRAM芯片，且符合DDR5内存规格。
CN202210294955.7A 2022-03-23 2022-03-23 一种信号采样电路以及半导体存储器 Active CN116844596B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202210294955.7A CN116844596B (zh) 2022-03-23 2022-03-23 一种信号采样电路以及半导体存储器
EP22932862.0A EP4328916A1 (en) 2022-03-23 2022-05-07 Signal sampling circuit and semiconductor memory
PCT/CN2022/091428 WO2023178805A1 (zh) 2022-03-23 2022-05-07 一种信号采样电路以及半导体存储器
US17/934,185 US20230009525A1 (en) 2022-03-23 2022-09-21 Signal sampling circuit and semiconductor memory
TW111140065A TWI846103B (zh) 2022-03-23 2022-10-21 訊號採樣電路以及半導體記憶體

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210294955.7A CN116844596B (zh) 2022-03-23 2022-03-23 一种信号采样电路以及半导体存储器

Publications (2)

Publication Number Publication Date
CN116844596A CN116844596A (zh) 2023-10-03
CN116844596B true CN116844596B (zh) 2024-05-14

Family

ID=86661434

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210294955.7A Active CN116844596B (zh) 2022-03-23 2022-03-23 一种信号采样电路以及半导体存储器

Country Status (2)

Country Link
CN (1) CN116844596B (zh)
WO (1) WO2023178805A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457048B (zh) * 2023-12-20 2024-05-14 长鑫存储技术(西安)有限公司 信号处理电路、存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6609201B1 (en) * 1999-08-18 2003-08-19 Sun Microsystems, Inc. Secure program execution using instruction buffer interdependencies
CN104348468A (zh) * 2013-08-09 2015-02-11 上海龙诚自动化系统有限公司 一种脉宽自适应单总线接收器
CN104604132A (zh) * 2012-08-29 2015-05-06 现代单片机有限公司 高分辨率脉冲宽度调制信号产生电路
CN208422419U (zh) * 2018-08-02 2019-01-22 珠海市一微半导体有限公司 一种ddr内存的读数据信号处理电路
CN109903793A (zh) * 2017-12-08 2019-06-18 三星电子株式会社 半导体存储装置和存储系统

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8232824B2 (en) * 2009-04-08 2012-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Clock circuit and method for pulsed latch circuits
US8724745B2 (en) * 2010-08-27 2014-05-13 Lsi Corporation Method and apparatus for decoding coded data streams
JP2012226800A (ja) * 2011-04-19 2012-11-15 Elpida Memory Inc 半導体装置及びその制御方法並びに情報処理システム
US9959918B2 (en) * 2015-10-20 2018-05-01 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
WO2018081746A1 (en) * 2016-10-31 2018-05-03 Intel Corporation Applying chip select for memory device identification and power management control
CN112802537B (zh) * 2020-12-30 2022-12-06 海光信息技术股份有限公司 测试装置和芯片模组

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6609201B1 (en) * 1999-08-18 2003-08-19 Sun Microsystems, Inc. Secure program execution using instruction buffer interdependencies
CN104604132A (zh) * 2012-08-29 2015-05-06 现代单片机有限公司 高分辨率脉冲宽度调制信号产生电路
CN104348468A (zh) * 2013-08-09 2015-02-11 上海龙诚自动化系统有限公司 一种脉宽自适应单总线接收器
CN109903793A (zh) * 2017-12-08 2019-06-18 三星电子株式会社 半导体存储装置和存储系统
CN208422419U (zh) * 2018-08-02 2019-01-22 珠海市一微半导体有限公司 一种ddr内存的读数据信号处理电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
长周期低噪声信号采集电路的设计;郭向鑫;中国知网;20200320;全文 *

Also Published As

Publication number Publication date
TW202305792A (zh) 2023-02-01
CN116844596A (zh) 2023-10-03
WO2023178805A1 (zh) 2023-09-28

Similar Documents

Publication Publication Date Title
US6029252A (en) Method and apparatus for generating multi-phase clock signals, and circuitry, memory devices, and computer systems using same
US20020093872A1 (en) Semiconductor integrated circuit, method of controlling the same, and variable delay circuit
US6412052B2 (en) Method and apparatus for detecting an initialization signal and a command packet error in packetized dynamic random access memories
US7382665B2 (en) Method for detecting data strobe signal
US6194916B1 (en) Phase comparator circuit for high speed signals in delay locked loop circuit
US20230307023A1 (en) Signal sampling circuit and semiconductor memory
US6573754B2 (en) Circuit configuration for enabling a clock signal in a manner dependent on an enable signal
US9111607B2 (en) Multiple data rate memory with read timing information
US20230009525A1 (en) Signal sampling circuit and semiconductor memory
US5726950A (en) Synchronous semiconductor memory device performing input/output of data in a cycle shorter than an external clock signal cycle
US6069829A (en) Internal clock multiplication for test time reduction
CN116844596B (zh) 一种信号采样电路以及半导体存储器
US20230013811A1 (en) Signal sampling circuit and semiconductor memory device
CN116844606B (zh) 一种信号采样电路以及半导体存储器
CN116844600B (zh) 一种信号采样电路以及半导体存储器
CN116844605B (zh) 一种信号采样电路以及半导体存储器
US20230017682A1 (en) Signal sampling circuit and semiconductor memory
TWI846103B (zh) 訊號採樣電路以及半導體記憶體
CN116844620B (zh) 一种信号采样电路以及半导体存储器
US11854636B2 (en) Data sampling circuit and semiconductor memory
JPH0375908B2 (zh)
JPH04247392A (ja) 記憶回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant