TWI846103B - 訊號採樣電路以及半導體記憶體 - Google Patents

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Abstract

本發明實施例提供了一種訊號採樣電路以及半導體記憶體，該訊號採樣電路包括：訊號輸入電路，用於確定待處理指令訊號和待處理片選訊號；第一指令採樣電路，用於根據第一時脈訊號對待處理片選訊號進行兩級採樣及邏輯運算處理，得到第一片選時脈訊號；第二指令採樣電路，用於根據第一時脈訊號對待處理片選訊號進行兩級採樣及邏輯運算處理，得到第二片選時脈訊號；指令解碼電路，用於根據待處理片選訊號和第一片選時脈訊號對待處理指令訊號進行解碼和採樣處理，得到目標指令訊號；或者，根據待處理片選訊號和第二片選時脈訊號對待處理指令訊號進行解碼和採樣處理，得到目標指令訊號。

Description

訊號採樣電路以及半導體記憶體
本發明涉及集成電路技術領域，尤其涉及一種訊號採樣電路以及半導體記憶體。
隨著半導體技術的不斷發展，人們在製造和使用計算機等設備時，對數據的傳輸速度提出了越來越高的要求。為了獲得更快的數據傳輸速度，應運而生了一系列數據可以雙倍速率（Double Data Rate，DDR）傳輸的記憶體等器件。
在動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）晶片中，命令位址（Command/Address，CMD/ADD或簡稱為CA）訊號既可以作為地址進行採樣又可以作為指令進行採樣解碼。目前，對於DRAM晶片中的2T CMD訊號和NT ODT CMD訊號來說，兩者所使用片選訊號的脈衝寬度不同，而且兩者對應的操作功能也是不同的；但是在現有的指令解碼方案中這兩種指令容易發生混淆而導致解碼錯誤問題。
本發明提供了一種訊號採樣電路以及半導體記憶體，能夠區分2T CMD和NT ODT CMD這兩種指令，並進行準確解碼，從而避免出現指令解碼錯誤而執行錯誤操作的問題。
第一方面，本發明實施例提供了一種訊號採樣電路，所述訊號採樣電路包括訊號輸入電路、第一指令採樣電路、第二指令採樣電路和指令解碼電路；其中，
所述訊號輸入電路，用於根據第一時脈訊號、第一片選訊號和第一命令位址訊號，確定待處理指令訊號和待處理片選訊號；其中，所述第一時脈訊號的時脈週期為預設時脈週期的兩倍；
所述第一指令採樣電路，用於當所述第一片選訊號的脈衝寬度為所述預設時脈週期時，根據所述第一時脈訊號對所述待處理片選訊號進行兩級採樣及邏輯運算處理，得到第一片選時脈訊號；
所述第二指令採樣電路，用於當所述第一片選訊號的脈衝寬度為所述預設時脈週期的兩倍時，根據所述第一時脈訊號對所述待處理片選訊號進行兩級採樣及邏輯運算處理，得到第二片選時脈訊號；
所述指令解碼電路，用於根據所述待處理片選訊號和所述第一片選時脈訊號對所述待處理指令訊號進行解碼和採樣處理，得到目標指令訊號；或者，根據所述待處理片選訊號和所述第二片選時脈訊號對所述待處理指令訊號進行解碼和採樣處理，得到目標指令訊號。
第二方面，本發明實施例提供了一種半導體記憶體，該半導體記憶體包括如第一方面所述的訊號採樣電路。
本發明實施例提供了一種訊號採樣電路以及半導體記憶體，基於該訊號採樣電路，在第一片選訊號的脈衝寬度不同情況下，根據所得到的第一片選時脈訊號和第二片選時脈訊號，就可以正確區分2T CMD和NT ODT CMD這兩種指令，並進行準確解碼，而且互不影響，從而避免出現指令解碼錯誤而執行錯誤操作的問題。
下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完整地描述。可以理解的是，此處所描述的具體實施例僅僅用於解釋相關公開，而非對該公開的限定。另外還需要說明的是，為了便於描述，附圖中僅示出了與有關公開相關的部分。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本發明實施例的目的，不是旨在限制本發明。
在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
需要指出，本發明實施例所涉及的術語“第一\第二\第三”僅是用於區別類似的對象，不代表針對對象的特定排序，可以理解地，“第一\第二\第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本發明實施例能夠以除了在這裡圖示或描述的以外的順序實施。
以下為本發明實施例中涉及到的專業名詞解釋以及部分名詞的對應關係：
動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）
同步動態隨機存取記憶體（Synchronous Dynamic Random Access Memory， SDRAM）
雙倍速率（Double Data Rate，DDR）
第四代DDR（4th DDR，DDR4）
第五代DDR（5th DDR，DDR5）
命令位址輸入（Command/Address，CMD/ADD或簡稱為CA）
時脈輸入（Clock Input，CLK）
片選輸入（Chip Select Input，CS）
緩衝器（Buffer/Repeater，RPT）
終結電阻（On-Die Termination，ODT）
指令解碼器（Command Decoder，CMD DEC）
D型觸發器（Data Flip-Flop或Delay Flip-Flop，DFF）
工藝、電壓、溫度（Process、Voltage、Temperature，PVT）
兩倍時脈週期的指令（2Tck Command，2T CMD）
非目標晶片終結電阻的指令（Non-Target On-Die Termination Command，NT ODT CMD）
可以理解，以DDR5 DRAM設計為例，CA輸入既可以作為地址進行採樣又可以作為指令進行採樣解碼。其中，這裡的CA是DRAM各種命令位址訊號的統稱，可以包括行位址選通脈衝（Row Address Strobe，RAS）、列位址選通脈衝（Column Address Strobe，CAS）、寫命令（Write，WE）、激活命令（Active，ACT）等命令訊號，以及還可以包括有A13~A0的地址訊號等。另外，在實際應用中，該命令位址訊號包括幾位地址訊號，具體可以是根據DRAM的規格確定，本發明實施例不作任何限定。
在DDR5 DRAM的2T CMD模式下，參見圖1，其示出了兩個時脈週期命令的訊號時序示意圖。在圖1中，CK_t、CK_c為一對輸入的互補時脈訊號，CA[13:0]就是CA訊號輸入，CMD為CA訊號解碼後得到的指令訊號，CS_n為指示CA訊號有效的片選訊號。如圖1所示，CA[13:0]為持續兩個時脈週期的訊號，第1個時脈週期的CA和第2個時脈週期的CA需要作為地址訊號進行採樣，同時第1個時脈週期的CA還需要作為指令訊號進行採樣和解碼。具體地，在DDR5 DRAM中，第1個時脈週期的CA[4:0]是作為指令訊號進行採樣和解碼的。
示例性地，參見圖2，其示出了一種訊號採樣電路的組成結構示意圖。如圖2所示，該訊號採樣電路10可以包括第一接收器101、第二接收器102、第三接收器103、第一採樣電路104、第二採樣電路105、第三採樣電路106、第四採樣電路107、第五採樣電路108、第六採樣電路109、第一緩衝器110、第一與門111、第二緩衝器112、第二與門113、指令解碼器114和或門115。其中，第一採樣電路104、第二採樣電路105、第五採樣電路108和第六採樣電路109可以是由D型觸發器組成，第三採樣電路106和第四採樣電路107可以是由D型觸發器和反相器組成。
在圖2中，第一接收器101的輸入訊號為初始命令位址訊號（用CA[13:0]表示）和參考訊號（用VREFCA表示），輸出訊號為第一命令位址訊號（用CA表示）；第二接收器102的輸入訊號為初始片選訊號（用CS_n表示）和參考訊號（用VREFCA表示），輸出訊號為第一片選訊號（用PCS表示）；第三接收器103的輸入訊號為一對輸入的互補時脈訊號（用CK_t和CK_c表示），輸出訊號為第一時脈偶訊號（用PCLK_E表示）和第一時脈奇訊號（用PCLK_O表示）。需要注意的是，第三接收器103還具有分頻處理能力，因此，PCLK_E訊號和PCLK_O訊號各自的頻率為CK_t訊號或者CK_c訊號的頻率的二分之一，即PCLK_E訊號和PCLK_O訊號各自的時脈週期為CK_t訊號或者CK_c訊號的時脈週期的兩倍，且相位差為180度。另外，還需要注意的是，這裡的CA[13:0]表示一組訊號，CA[0]、CA[1]、…、CA[13]的合併統稱。相應的，第一接收器101中其實包括有14個接收電路，以及輸出的線路，甚至包括後面的採樣電路，長走線路徑也是14根，與CA[0]、CA[1]、…、CA[13]是一一對應的。
然後，透過第一採樣電路104，利用PCLK_E訊號對第一命令位址訊號進行採樣處理，得到第二地址偶訊號（用CA[13:0]_1T_E表示），且第二地址偶訊號包括待處理指令偶訊號（用CA[4:0]_1T_E表示）；透過第二採樣電路105，利用PCLK_O訊號對第一命令位址訊號進行採樣處理，得到第二地址奇訊號（用CA[13:0]_1T_O表示），且第二地址奇訊號包括待處理指令奇訊號（用CA[4:0]_1T_O表示）；透過第三採樣電路106，利用PCLK_E訊號對第一片選訊號進行採樣及反相處理，得到待處理片選偶訊號（用PCS_E表示）；透過第四採樣電路107，利用PCLK_O訊號對第一片選訊號進行採樣及反相處理，得到待處理片選奇訊號（用PCS_O表示）；然後再透過第五採樣電路108，利用PCLK_O訊號對PCS_E訊號進行採樣處理，得到目標片選奇訊號（用PCS_OD表示）；以及透過第六採樣電路109，利用PCLK_E訊號對PCS_O訊號進行採樣處理，得到目標片選偶訊號（用PCS_ED表示）；再利用第一緩衝器110和第一與門111對PCLK_E訊號和PCS_ED訊號進行邏輯運算，得到片選時脈偶訊號（用CS_CLK_E表示）；利用第二緩衝器112和第二與門113對PCLK_O訊號和PCS_OD訊號進行邏輯運算，得到片選時脈奇訊號（用CS_CLK_O表示）；緊接著，再透過指令解碼器114，利用CS_CLK_E訊號和CS_CLK_O訊號對CA[4:0]_1T_E、CA[4:0]_1T_O、PCS_OD和PCS_ED進行解碼及採樣處理，得到指令偶訊號（用CMD_E表示）和指令奇訊號（用CMD_O表示）；最後，透過或門115對CMD_E訊號和CMD_O訊號進行或邏輯運算，得到目標指令訊號（用CMD表示）。另外，還需要注意的是，CA[13:0]_1T_E訊號並非是一個訊號，而是代表一組訊號，即CA[13]_1T_E~CA[0]_1T_E，而CA[4:0]_1T_E訊號則是CA[13:0]_1T_E訊號中的CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E這5個訊號；CA[13:0]_1T_O訊號也並非是一個訊號，而是代表一組訊號，即CA[13]_1T_O~CA[0]_1T_O，而CA[4:0]_1T_O訊號則是CA[13:0]_1T_O訊號中的CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O這5個訊號。
還需要說明的是，對於指令解碼器114而言，其也可以稱為指令解碼觸發器，用CMD DEC DFF表示。參見圖3，指令解碼器可以包括第一指令解碼電路a和第二指令解碼電路b，而無論是第一指令解碼電路a還是第二指令解碼電路b，均是由二輸入與非門、三輸入與非門、二輸入或非門、D型觸發器和與門等邏輯部件組成，具體詳見圖3所示。
這樣，以DDR5 DRAM為例，初始時脈訊號（用CK_t/CK_c表示）在接收器之後分頻處理為PCLK_E訊號和PCLK_O訊號，然後去採樣CA訊號。由於DDR5中2T CMD需要用第一個時脈週期的CA訊號作為指令和地址，然後用第二個時脈週期的CA訊號作為剩下的地址。因此，DDR5設計需要兩級採樣，然後分別作為兩個時脈週期的地址。對於指令來說，需要用第一級的CA訊號進行組合邏輯，然後進行第二級採樣來和第二個週期的採樣地址訊號對齊。由於指令訊號需要保持一個脈衝寬度，這樣利用兩級採樣後得到的PCS_OD/ED訊號進行與邏輯運算，可以產生CMD_E/O訊號，然後再經過或運算後即可得到CMD訊號。
然而，在DDR5中存在兩種指令訊號：2T CMD訊號和NT ODT CMD訊號。其中，2T CMD訊號也可稱為2-cycle Command訊號。如圖4所示，對於2T CMD訊號，其對應的片選訊號用CS0_n表示，其脈衝寬度為預設時脈週期；對於NT ODT CMD訊號，其對應的片選訊號用CS1_n表示，其脈衝寬度為預設時脈週期的兩倍。下面將結合訊號採樣電路10對這兩種訊號的解碼時序進行描述。
參見圖5A和圖5B，其示出了上述訊號採樣電路10對應的訊號時序示意圖。如圖5A和圖5B所示，第一命令位址訊號用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片選訊號用CS_n表示，第一片選訊號用PCS表示，CS_n訊號為低電平有效的脈衝訊號，而且用於表徵目標晶片被選中的訊號；初始時脈訊號用CK_t表示，CK_t訊號的時脈週期等於預設時脈週期，即1Tck，而PCLK_E訊號和PCLK_O訊號的時脈週期均為預設時脈週期的兩倍，即2Tck。
針對2T CMD訊號，如圖5A所示，這時候PCS訊號的脈衝寬度為預設時脈週期，在利用PCLK_E訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_E訊號為高電平有效的脈衝訊號，而且脈衝寬度為預設時脈週期的兩倍；在利用PCLK_O訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_O訊號為低電平訊號；同時利用PCLK_O訊號對PCS_E訊號進行採樣處理後，得到PCS_OD訊號為高電平有效的脈衝訊號，而且脈衝寬度為預設時脈週期的兩倍；但是利用PCLK_E訊號對PCS_O訊號進行採樣處理後，得到PCS_ED訊號為低電平訊號；在經過第一緩衝器110、第一與門111、第二緩衝器112、第二與門113等邏輯運算後，得到CS_CLK_E訊號為低電平訊號，CS_CLK_O訊號為高電平有效的脈衝訊號，而且脈衝寬度為一個預設時脈週期；然後利用PCLK_E訊號的上升沿對CA訊號進行採樣處理後，得到CA[4:0]_1T_E訊號包括C0和C2；由於CS_CLK_E訊號和PCS_ED訊號為低電平訊號，那麼解碼得到的CMD_E訊號也為低電平訊號；只有利用CS_CLK_O訊號、PCS_OD訊號和CA[4:0]_1T_E訊號進行採樣及解碼處理後，所得到的CMD_O訊號即為CMD訊號，而且CMD訊號為高電平有效的脈衝訊號，脈衝寬度為預設時脈週期的兩倍與延遲時間的差值，該延遲時間指的是CS_CLK_O訊號的上升沿與PCS_OD訊號的上升沿之間的延遲時間；也即CMD訊號的脈衝寬度=（2Tck-延遲時間）。
針對NT ODT CMD訊號，如圖5B所示，這時候PCS訊號的脈衝寬度為預設時脈週期的兩倍，在利用PCLK_E /PCLK_O訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_E /PCS_O訊號均為高電平有效的脈衝訊號，而且脈衝寬度為預設時脈週期的兩倍，但是PCS_O訊號相比PCS_E訊號延遲一個預設時脈週期；進一步採樣處理後得到的PCS_OD /PCS_ED訊號也均為高電平有效的脈衝訊號，而且脈衝寬度為預設時脈週期的兩倍，但是PCS_ED訊號相比PCS_OD訊號延遲一個預設時脈週期；然後經過邏輯運算得到的CS_CLK_O /CS_CLK_E訊號也均為高電平有效的脈衝訊號，而且脈衝寬度為一個預設時脈週期，但是CS_CLK_E訊號相比CS_CLK_O訊號延遲一個預設時脈週期。其中，CA[4:0]_1T_E訊號包括C0和C2，CA[4:0]_1T_O訊號包括C1和C3，這時候不僅CS_CLK_O訊號採樣到的C0需進行解碼，而且CS_CLK_E訊號採樣到的C1也需進行解碼，使得最終產生的CMD訊號脈衝寬度為預設時脈週期的三倍與延遲時間的差值，即CMD訊號的脈衝寬度=（3Tck-延遲時間）；而且CMD訊號中不僅有C0的解碼信息，還有C1的解碼信息，如此沒有正確解碼出NT ODT CMD訊號。
也就是說，透過應用簡單的PCS_ED /PCS_OD和PCLK_E /PCLK_O組合邏輯產生的CS_CLK_O /CS_CLK_E訊號進行指令採樣，然後再和PCS_ED /PCS_OD進行與邏輯，從而可以產生一個脈衝的CMD訊號。但是2T CMD訊號和NT ODT CMD訊號的區別是CS_n訊號為低電平的脈衝寬度不同，如果直接採用上述訊號採樣電路10，NT ODT CMD訊號會被錯誤的解析成2T CMD訊號。然而，這兩個命令訊號的操作功能是不同的。因此，在實際應用中需要對2T CMD訊號和NT ODT CMD訊號進行區分，並且正確解碼。
基於此，本發明實施例提供了一種訊號採樣電路，該訊號採樣電路包括訊號輸入電路、第一指令採樣電路、第二指令採樣電路和指令解碼電路；其中，訊號輸入電路，用於根據第一時脈訊號、第一片選訊號和第一命令位址訊號，確定待處理指令訊號和待處理片選訊號，第一時脈訊號的時脈週期為預設時脈週期的兩倍；第一指令採樣電路，用於當第一片選訊號的脈衝寬度為預設時脈週期時，根據第一時脈訊號對待處理片選訊號進行兩級採樣及邏輯運算處理，得到第一片選時脈訊號；第二指令採樣電路，用於當第一片選訊號的脈衝寬度為預設時脈週期的兩倍時，根據第一時脈訊號對待處理片選訊號進行兩級採樣及邏輯運算處理，得到第二片選時脈訊號；指令解碼電路，用於根據待處理片選訊號和第一片選時脈訊號對待處理指令訊號進行解碼和採樣處理，得到目標指令訊號；或者，根據待處理片選訊號和第二片選時脈訊號對待處理指令訊號進行解碼和採樣處理，得到目標指令訊號。這樣，基於該訊號採樣電路，在第一片選訊號的脈衝寬度不同情況下，根據所得到的第一片選時脈訊號和第二片選時脈訊號，就可以正確區分2T CMD和NT ODT CMD這兩種指令，並進行準確解碼，而且互不影響，從而避免出現指令解碼錯誤而執行錯誤操作的問題。
下面將結合附圖對本發明各實施例進行詳細說明。
在本發明的一實施例中，參見圖6，其示出了本發明實施例提供的一種訊號採樣電路的組成結構示意圖。如圖6所示，該訊號採樣電路60可以包括訊號輸入電路61、第一指令採樣電路62、第二指令採樣電路63和指令解碼電路64；其中，
訊號輸入電路61，用於根據第一時脈訊號、第一片選訊號和第一命令位址訊號，確定待處理指令訊號和待處理片選訊號；其中，第一時脈訊號的時脈週期為預設時脈週期的兩倍；
第一指令採樣電路62，用於當第一片選訊號的脈衝寬度為預設時脈週期時，根據第一時脈訊號對待處理片選訊號進行兩級採樣及邏輯運算處理，得到第一片選時脈訊號；
第二指令採樣電路63，用於當第一片選訊號的脈衝寬度為預設時脈週期的兩倍時，根據第一時脈訊號對待處理片選訊號進行兩級採樣及邏輯運算處理，得到第二片選時脈訊號；
指令解碼電路64，用於根據待處理片選訊號和第一片選時脈訊號對待處理指令訊號進行解碼和採樣處理，得到目標指令訊號；或者，根據待處理片選訊號和第二片選時脈訊號對待處理指令訊號進行解碼和採樣處理，得到目標指令訊號。
需要說明的是，在本發明實施例中，訊號採樣電路60應用於地址和指令訊號的採樣和解碼過程，具體可以應用在多種電路場景中。本發明實施例後續以DRAM晶片中的CA訊號進行位址和指令的採樣及解碼進行解釋和說明，但這並不構成相關限定。
還需要說明的是，在本發明實施例中，該訊號採樣電路60可以應用於2T CMD場景。具體來說，在該場景下，這裡的第一命令位址訊號包括兩個預設時脈週期的有效訊號，同時目標指令訊號（用CMD表示）的有效脈衝也持續兩個預設時脈週期，詳見圖1所示。在圖1中，CS_n訊號為低電平有效的脈衝訊號，當前時脈週期和相鄰的下一個時脈週期對應的CA[13:0]訊號均是有效（Valid）的；其中，當前時脈週期為CS_n訊號為低電平脈衝對應的時脈週期。另外，需要注意的是，這裡的預設時脈週期是指CK_t/CK_c訊號的時脈週期，CS_n訊號則是表徵目標晶片被選中的訊號，而且CA[13:0]並非是一個訊號，而是代表一組命令位址訊號，即CA[0]~CA[13]共14個訊號。
還需要說明的是，在本發明實施例中，目標指令訊號可以為DDR5 DRAM晶片中的Command訊號，由於該訊號的有效脈衝持續兩個時脈週期，這裡可簡稱為2T CMD訊號；其中，Command訊號可以包括讀命令訊號、寫命令訊號、刷新命令訊號、預充電命令訊號和激活命令訊號等；或者，目標指令訊號也可以為DDR5 DRAM晶片中的Non-Target ODT Command訊號，這裡可簡稱為NT ODT CMD訊號。
在指令的採樣解碼中，為了解決區分2T CMD訊號和NT ODT CMD訊號採樣解碼的難題，本發明實施例透過增加第一指令採樣電路62和第二指令採樣電路63，由於兩者使用的第一片選訊號的脈衝寬度不同，可以輸出不同的第一片選時脈訊號和第二片選時脈訊號；這樣，對於2T CMD訊號而言，利用第一片選時脈訊號得到的目標指令訊號為有效訊號，而利用第二片選時脈訊號得到的目標指令訊號為無效訊號（即低電平訊號）；對於NT ODT CMD訊號而言，利用第一片選時脈訊號得到的目標指令訊號為無效訊號（即低電平訊號），而利用第二片選時脈訊號得到的目標指令訊號為有效訊號，從而能夠正確區分2T CMD和NT ODT CMD這兩種指令訊號，並進行準確解碼。
在一些實施例中，對於目標指令訊號而言，目標指令訊號包括一個脈衝，且脈衝的脈衝寬度為預設時脈週期的兩倍；其中，
在第一片選訊號的脈衝寬度為預設時脈週期的情況下，第一片選時脈訊號包括兩個脈衝，且每一個脈衝的脈衝寬度為預設時脈週期，以及第二片選時脈訊號維持電平狀態不變；其中，第一片選時脈訊號中第一個脈衝的上升沿用於產生目標指令訊號的上升沿，第一片選時脈訊號中第二個脈衝的上升沿用於產生目標指令訊號的下降沿。
也就是說，當第一片選訊號的脈衝寬度為預設時脈週期時，這時候根據第一指令採樣電路62得到的第一片選時脈訊號為有效訊號，而根據第二指令採樣電路63得到的第二片選時脈訊號為無效訊號。另外，在這種情況下，目標指令訊號為2T CMD訊號；而且目標指令訊號的上升沿是由第一片選時脈訊號中第一個脈衝的上升沿產生，目標指令訊號的下降沿是由第一片選時脈訊號中第二個脈衝的上升沿產生。
需要說明的是，對於本發明實施例所述的脈衝寬度，以目標指令訊號為例，“脈衝寬度為預設時脈週期的兩倍”具體是指該脈衝寬度和預設時脈週期的兩倍之間的偏差在預設精度範圍內，本發明中涉及到其他訊號的脈衝寬度說明也可參照理解。
在一些實施例中，對於目標指令訊號而言，目標指令訊號包括一個脈衝，且脈衝的脈衝寬度為預設時脈週期的兩倍；其中，
在第一片選訊號的脈衝寬度為預設時脈週期的兩倍的情況下，第一片選時脈訊號維持電平狀態不變；以及第二片選時脈訊號包括兩個脈衝，且每一個脈衝的脈衝寬度為預設時脈週期；其中，第二片選時脈訊號中第一個脈衝的上升沿用於產生目標指令訊號的上升沿，第二片選時脈訊號中第二個脈衝的上升沿用於產生目標指令訊號的下降沿。
也就是說，當第一片選訊號的脈衝寬度為預設時脈週期的兩倍時，這時候根據第一指令採樣電路62得到的第一片選時脈訊號為無效訊號，而根據第二指令採樣電路63得到的第二片選時脈訊號為有效訊號。另外，在這種情況下，目標指令訊號為NT ODT CMD訊號；而且目標指令訊號的上升沿是由第二片選時脈訊號中第一個脈衝的上升沿產生，目標指令訊號的下降沿是由第二片選時脈訊號中第二個脈衝的上升沿產生。
這樣，根據第一片選時脈訊號和第二片選時脈訊號，不僅能夠正確區分2T CMD和NT ODT CMD這兩種指令訊號，並進行準確解碼；而且還可以用來產生目標指令訊號的上升沿和下降沿，使得目標指令訊號的脈衝寬度在預設精度範圍內始終為預設時脈週期的兩倍，避免目標指令訊號的脈衝寬度不確定問題。
在一些實施例中，在圖6所示訊號採樣電路60的基礎上，如圖7所示，訊號輸入電路61可以包括接收電路611和輸入採樣電路612；其中，
接收電路611，用於接收初始命令位址訊號、初始片選訊號和初始時脈訊號，輸出第一命令位址訊號、第一片選訊號和第一時脈訊號；
輸入採樣電路612，用於根據第一時脈訊號對第一片選訊號和第一命令位址訊號進行採樣處理，得到待處理片選訊號和待處理指令訊號。
在這裡，初始時脈訊號的時脈週期為預設時脈週期，第一時脈訊號的時脈週期為預設時脈週期的兩倍。也就是說，第一時脈訊號是透過對初始時脈訊號進行分頻處理得到的。
在一種具體的實施例中，如圖7所示，接收電路611可以包括第一接收電路451、第二接收電路452和第三接收電路453；其中，
第一接收電路451，用於接收初始命令位址訊號，輸出第一命令位址訊號；
第二接收電路452，用於接收初始片選訊號，輸出第一片選訊號；
第三接收電路453，用於接收初始時脈訊號，並對初始時脈訊號進行分頻處理，輸出第一時脈奇訊號和第一時脈偶訊號。
在這裡，第一時脈訊號可以是由第一時脈奇訊號和第一時脈偶訊號組成，第一時脈奇訊號和第一時脈偶訊號各自的時脈週期均是預設時脈週期的兩倍，而且第一時脈奇訊號和第一時脈偶訊號之間的相位差為180度。
另外，需要說明的是，在本發明實施例中，無論是第一接收電路451，還是第二接收電路452或第三接收電路453，均可以是接收器（用Recevier表示），或者也可以是緩衝器（用Buffer表示）。
還需要說明的是，在本發明實施例中，這裡的初始命令位址訊號可以用CA[13:0]表示，第一命令位址訊號用CA表示；初始片選訊號可以用CS_n表示，第一片選訊號用PCS表示；初始時脈訊號可以用CK_t和CK_c表示，第一時脈偶訊號用PCLK_E表示，第一時脈奇訊號用PCLK_O表示。其中，對於PCLK_E訊號和PCLK_O訊號而言，PCLK_E訊號的時脈週期是預設時脈週期的兩倍，PCLK_O訊號的時脈週期也是預設時脈週期的兩倍，而且PCLK_E訊號和PCLK_O訊號之間的相位差為180度。
還需要說明的是，在本發明實施例中，無論是初始命令位址訊號還是第一命令位址訊號，其並非是一個訊號，而是代表一組命令位址訊號，即CA[0]~CA[13]；因此，對於第一接收電路451而言，這裡可以包括有14個接收電路，分別用於接收CA[0]、CA[1]、…、CA[13]等14個訊號，圖中僅示出一個接收電路作為示意。
進一步地，對於輸入採樣電路612而言，本發明實施例不僅需要利用第一時脈訊號對第一命令位址訊號進行採樣處理，還需要利用第一時脈訊號對第一片選訊號進行採樣處理。因此，在一些實施例中，如圖7所示，輸入採樣電路612可以包括第一採樣電路461、第二採樣電路462、第三採樣電路463和第四採樣電路464；其中，
第一採樣電路461，用於根據第一時脈偶訊號對第一命令位址訊號進行採樣處理，得到待處理指令偶訊號；
第二採樣電路462，用於根據第一時脈奇訊號對第一命令位址訊號進行採樣處理，得到待處理指令奇訊號；
第三採樣電路463，用於根據第一時脈偶訊號對第一片選訊號進行採樣及反相處理，得到待處理片選偶訊號；
第四採樣電路464，用於根據第一時脈奇訊號對第一片選訊號進行採樣及反相處理，得到待處理片選奇訊號。
在這裡，待處理指令訊號可以是由待處理指令偶訊號和待處理指令奇訊號組成，待處理片選訊號可以是由待處理片選偶訊號和待處理片選奇訊號組成。
需要說明的是，在一種具體的實施例中，第一採樣電路461可以包括第一觸發器，且第一觸發器的輸入端與第一命令位址訊號連接，第一觸發器的時脈端與第一時脈偶訊號連接，第一觸發器的輸出端用於輸出待處理指令偶訊號；第二採樣電路462可以包括第二觸發器，且第二觸發器的輸入端與第一命令位址訊號連接，第二觸發器的時脈端與第一時脈奇訊號連接，第二觸發器的輸出端用於輸出待處理指令奇訊號；第三採樣電路463可以包括第三觸發器和第一反相器，且第三觸發器的輸入端與第一片選訊號連接，第三觸發器的時脈端與第一時脈偶訊號連接，第三觸發器的輸出端與第一反相器的輸入端連接，第一反相器的輸出端用於輸出待處理片選偶訊號；第四採樣電路464可以包括第四觸發器和第二反相器，且第四觸發器的輸入端與第一片選訊號連接，第四觸發器的時脈端與第一時脈奇訊號連接，第四觸發器的輸出端與第二反相器的輸入端連接，第二反相器的輸出端用於輸出待處理片選奇訊號。
對於第一採樣電路461和第二採樣電路462而言，待處理命令位址訊號可以是由待處理命令位址偶訊號和待處理命令位址奇訊號組成，待處理指令訊號可以是由待處理指令偶訊號和待處理指令奇訊號組成。其中，待處理命令位址偶訊號包括待處理指令偶訊號，且待處理命令位址偶訊號用CA[13:0]_1T_E表示，待處理指令偶訊號用CA[4:0]_1T_E表示；待處理命令位址奇訊號包括待處理指令奇訊號，且待處理命令位址奇訊號用CA[13:0]_1T_O表示，待處理指令奇訊號用CA[4:0]_1T_O表示。在這裡，需要注意的是，CA[13:0]_1T_E也並非是一個訊號，而是代表一組命令位址訊號，即CA[0]_1T_E~CA[13]_1T_E，而CA[4:0]_1T_E表示的這一組訊號中的CA[0]_1T_E~CA[4]_1T_E等五個訊號；CA[13:0]_1T_O也並非是一個訊號，而是代表一組命令位址訊號，即CA[0]_1T_O~CA[13]_1T_O，而CA[4:0]_1T_O表示的這一組訊號中的CA[0]_1T_O~ CA[4]_1T_O等五個訊號。
對於第三採樣電路463和第四採樣電路464而言，待處理片選訊號可以是由待處理片選偶訊號和待處理片選奇訊號組成。其中，第一片選訊號用PCS表示，待處理片選偶訊號用PCS_E表示，待處理片選奇訊號用PCS_O表示。
還需要說明的是，在本發明實施例中，因為PCS為低電平有效的脈衝訊號，對於第三採樣電路463和第四採樣電路464，增加第一反相器或者第二反相器之後，PCS_O訊號或者PCS_E訊號就可以變成高電平有效的脈衝訊號，以便後續的邏輯運算。但是，對於後續不同的邏輯運算，第三採樣電路463和第四採樣電路464也可以不需要設置第一反相器和第二反相器，那麼後續的邏輯運算則需進行相應調整，從而也可以達到相同效果。
在一些實施例中，第一觸發器、第二觸發器、第三觸發器和第四觸發器均可以為D型觸發器。以第一採樣電路461和第二採樣電路462為例，在第一採樣電路461中，D型觸發器的時脈端與PCLK_E訊號連接，D型觸發器的輸入端與CA訊號連接，D型觸發器的輸出端用於輸出CA[13:0]_1T_E訊號，且其中的CA[4:0]_1T_E訊號組成待處理指令偶訊號。在第二採樣電路462中，D型觸發器的時脈端與PCLK_O訊號連接，D型觸發器的輸入端與CA訊號連接，D型觸發器的輸出端用於輸出CA[13:0]_1T_O訊號，且其中的CA[4:0]_1T_O訊號組成待處理指令奇訊號。在這裡，需要注意的是，對於第一採樣電路461或者第二採樣電路462來說，由於CA並非是一個訊號，而是一組訊號的統稱；那麼這裡可以包括多個第一採樣電路461，分別用於接收這一組CA訊號中的每一個CA訊號；同理，也可以包括多個第二採樣電路462，分別用於接收這一組CA訊號中的每一個CA訊號；而圖中僅示出一個第一採樣電路461和一個第二採樣電路462作為示意。
這樣，在經過接收電路611和輸入採樣電路612之後，可以獲得PCLK_E訊號、PCLK_O訊號、PCS_E訊號、PCS_O訊號、CA[4:0]_1T_E訊號和CA[4:0]_1T_O訊號；然後進一步利用不同脈衝寬度的第一片選訊號以及不同的指令採樣電路（第一指令採樣電路62和第二指令採樣電路63），可以得到不同的第一片選時脈訊號和第二片選時脈訊號，從而可以正確區分2T CMD和NT ODT CMD這兩種指令，並且進行準確解碼，而且互不影響。
在一些實施例中，在圖6所示訊號採樣電路60的基礎上，如圖7所示，訊號採樣電路60還可以包括第一緩衝器65和第二緩衝器66；其中，
第一緩衝器65，用於對第一時脈偶訊號進行延遲時間處理，得到第一時脈延遲時間偶訊號；
第二緩衝器66，用於對第一時脈奇訊號進行延遲時間處理，得到第一時脈延遲時間奇訊號。
需要說明的是，在本發明實施例中，第一時脈偶訊號和第一時脈奇訊號在輸入第一指令採樣電路62和第二指令採樣電路63之前還需要先進行延遲時間處理。這裡，第一時脈偶訊號用PCLK_E表示，第一時脈延遲時間偶訊號用PCLK_EE表示；第一時脈奇訊號用PCLK_O表示，第一時脈延遲時間奇訊號用PCLK_OO表示。
還需要說明的是，對於緩衝器而言，無論是第一緩衝器65還是第二緩衝器66，不僅具有延遲時間功能，而且還可以具有增強訊號驅動能力的作用。具體地，對於第一時脈延遲時間偶訊號與第一時脈偶訊號而言，第一時脈延遲時間偶訊號相比第一時脈偶訊號不僅存在時延，而且第一時脈延遲時間偶訊號的驅動能力更強；同理，對於第一時脈延遲時間奇訊號與第一時脈奇訊號而言，第一時脈延遲時間奇訊號相比第一時脈奇訊號存在時延，而且第一時脈延遲時間奇訊號的驅動能力更強。
在本發明實施例中，無論是第一緩衝器65還是第二緩衝器66，緩衝器個數並不局限於一個，也可以是多個。在這裡，具體數量可以根據實際需求進行設置，並不作具體限定。
在一些實施例中，在圖6所示訊號採樣電路60的基礎上，如圖7所示，第一指令採樣電路62可以包括第一邏輯電路621和第二邏輯電路622；其中，
第一邏輯電路621，用於接收第一時脈延遲時間奇訊號和待處理片選偶訊號，並利用第一時脈延遲時間奇訊號對待處理片選偶訊號進行兩級採樣及邏輯運算，得到第一片選時脈奇訊號；
第二邏輯電路622，用於接收第一時脈延遲時間偶訊號和待處理片選奇訊號，並利用第一時脈延遲時間偶訊號對待處理片選奇訊號進行兩級採樣及邏輯運算，得到第一片選時脈偶訊號。
在這裡，第一片選時脈訊號可以是由第一片選時脈偶訊號和第一片選時脈奇訊號組成。其中，第一片選時脈偶訊號可以用2T_CLK_E表示，第一片選時脈奇訊號可以用2T_CLK_O表示。
在一種具體的實施例中，如圖7所示，第一邏輯電路621可以包括第五採樣電路465、第一或非門466、第一非門467、第六採樣電路468、第一或門469和第一與門470；其中，
第五採樣電路465，用於利用第一時脈延遲時間奇訊號對待處理片選偶訊號進行採樣及反相處理，得到第一中間採樣奇訊號；
第一或非門466，用於對第一中間採樣奇訊號和待處理片選奇訊號進行或非運算，得到第二中間採樣奇訊號；
第一非門467，用於對第一時脈延遲時間奇訊號進行非運算，得到第一反相時脈奇訊號；
第六採樣電路468，用於利用第一反相時脈奇訊號對第二中間採樣奇訊號進行採樣處理，得到第三中間採樣奇訊號；
第一或門469，用於對第二中間採樣奇訊號和第三中間採樣奇訊號進行或運算，得到第四中間採樣奇訊號；
第一與門470，用於對第四中間採樣奇訊號和第一時脈延遲時間奇訊號進行與運算，得到第一片選時脈奇訊號。
需要說明的是，在第一邏輯電路621中，第五採樣電路465可以是由第五觸發器和第三反相器組成，第六採樣電路468可以是由第六觸發器組成；其中，第五觸發器和第六觸發器均可以為D型觸發器。另外，還需要注意的是，對於第五採樣電路465而言，也可以不設置第三反相器，那麼後續的邏輯運算則需進行相應調整，例如將第一或非門466調整為或門，從而也能夠達到相同效果。
具體來說，在圖7中，第五觸發器的輸入端與待處理片選偶訊號連接，第五觸發器的時脈端與第一時脈延遲時間奇訊號連接，第五觸發器的輸出端與第三反相器的輸入端連接，第三反相器的輸出端用於輸出第一中間採樣奇訊號；第一或非門466的一個輸入端與第三反相器的輸出端連接，第一或非門466的另一個輸入端用於接收待處理片選奇訊號，第一或非門466的輸出端用於輸出第二中間採樣奇訊號，而且第一或非門466的輸出端與第六觸發器的輸入端連接，第六觸發器的時脈端與第一非門467的輸出端連接，第一非門467的輸入端用於接收第一時脈延遲時間奇訊號；第六觸發器的輸出端用於輸出第三中間採樣奇訊號，而且第六觸發器的輸出端與第一或門469的一個輸入端連接，第一或門469的另一個輸入端用於接收第二中間採樣奇訊號，第一或門469的輸出端用於輸出第四中間採樣奇訊號，而且第一或門469的輸出端與第一與門470的一個輸入端連接，第一與門470的另一個輸入端用於接收第一時脈延遲時間奇訊號，第一與門470的輸出端用於輸出第一片選時脈奇訊號。
還需要說明的是，在本發明實施例中，待處理片選偶訊號用PCS_E表示；經過第五採樣電路465輸出的第一中間採樣奇訊號可以用PCSB_O表示，經過第一或非門466輸出的第二中間採樣奇訊號可以用PCS_OEN1表示，經過第六採樣電路468輸出的第三中間採樣奇訊號可以用PCS_OEN2表示，經過第一或門469輸出的第四中間採樣奇訊號可以用PCS_OEN表示，經過第一與門470輸出的第一片選時脈奇訊號可以用2T_CLK_O表示。
在另一種具體的實施例中，如圖7所示，第二邏輯電路622可以包括第七採樣電路471、第二或非門472、第二非門473、第八採樣電路474、第二或門475和第二與門476；其中，
第七採樣電路471，用於利用第一時脈延遲時間偶訊號對待處理片選奇訊號進行採樣及反相處理，得到第一中間採樣偶訊號；
第二或非門472，用於對第一中間採樣偶訊號和待處理片選偶訊號進行或非運算，得到第二中間採樣偶訊號；
第二非門473，用於對第一時脈延遲時間偶訊號進行非運算，得到第一反相時脈偶訊號；
第八採樣電路474，用於利用第一反相時脈偶訊號對第二中間採樣偶訊號進行採樣處理，得到第三中間採樣偶訊號；
第二或門475，用於對第二中間採樣偶訊號和第三中間採樣偶訊號進行或運算，得到第四中間採樣偶訊號；
第二與門476，用於對第四中間採樣偶訊號和第一時脈延遲時間偶訊號進行與運算，得到第一片選時脈偶訊號。
需要說明的是，在第二邏輯電路622中，第七採樣電路471可以是由第七觸發器和第四反相器組成，第八採樣電路474可以是由第八觸發器組成；其中，第七觸發器和第八觸發器均可以為D型觸發器。另外，還需要注意的是，對於第七採樣電路471而言，也可以不設置第四反相器，那麼後續的邏輯運算則需進行相應調整，例如將第二或非門472調整為或門，從而也能夠達到相同效果。
具體來說，在圖7中，第七觸發器的輸入端與待處理片選奇訊號連接，第七觸發器的時脈端與第一時脈延遲時間偶訊號連接，第七觸發器的輸出端與第四反相器的輸入端連接，第四反相器的輸出端用於輸出第一中間採樣偶訊號；第二或非門472的一個輸入端與第四反相器的輸出端連接，第二或非門472的另一個輸入端用於接收待處理片選偶訊號，第二或非門472的輸出端用於輸出第二中間採樣偶訊號，而且第二或非門472的輸出端與第八觸發器的輸入端連接，第八觸發器的時脈端與第二非門473的輸出端連接，第二非門473的輸入端用於接收第一時脈延遲時間偶訊號；第八觸發器的輸出端用於輸出第三中間採樣偶訊號，而且第八觸發器的輸出端與第二或門475的一個輸入端連接，第二或門475的另一個輸入端用於接收第二中間採樣偶訊號，第二或門475的輸出端用於輸出第四中間採樣偶訊號，而且第二或門475的輸出端與第二與門476的一個輸入端連接，第二與門476的另一個輸入端用於接收第一時脈延遲時間偶訊號，第二與門476的輸出端用於輸出第一片選時脈偶訊號。
還需要說明的是，在本發明實施例中，待處理片選奇訊號用PCS_O表示；經過第七採樣電路471輸出的第一中間採樣偶訊號可以用PCSB_E表示，經過第二或非門472輸出的第二中間採樣偶訊號可以用PCS_EEN1表示，經過第八採樣電路474輸出的第三中間採樣偶訊號可以用PCS_EEN2表示，經過第二或門475輸出的第四中間採樣偶訊號可以用PCS_EEN表示，經過第二與門476輸出的第一片選時脈偶訊號可以用2T_CLK_E表示。
可以理解，對於第一邏輯電路621而言，第五採樣電路465可以看作上升沿採樣電路，即利用第一時脈延遲時間奇訊號的上升沿進行採樣處理；而第一非門467和第六採樣電路468可以看作下降沿採樣電路，即利用第一時脈延遲時間奇訊號的下降沿進行採樣處理；對於第二邏輯電路622而言，第七採樣電路471可以看作上升沿採樣電路，即利用第一時脈延遲時間偶訊號的上升沿進行採樣處理；而第二非門473和第八採樣電路474可以看作下降沿採樣電路，即利用第一時脈延遲時間偶訊號的下降沿進行採樣處理。也就是說，在本發明實施例中，透過採用一級上升沿採樣電路和一級下降沿採樣電路連續採樣PCS_E /PCS_O訊號，然後透過或邏輯來增加片選訊號的高電平脈衝寬度，從而可以產生具有兩個脈衝的2T_CLK_O /2T_CLK_E訊號。
具體來說，在本發明實施例中，第一或門469、第二或門475均具有拓寬訊號脈衝寬度的作用。其中，以第一或門469為例，PCS_OEN1訊號的脈衝寬度為預設時脈週期的兩倍，PCS_OEN2訊號的脈衝寬度也為預設時脈週期的兩倍，但是相比PCS_OEN1訊號延遲一個預設時脈週期；這樣，透過第一或門469對PCS_OEN1訊號和PCS_OEN2訊號進行或運算，可以得到PCS_OEN訊號，而且脈衝寬度為預設時脈週期的三倍；然後透過第一與門470對PCS_OEN訊號和PCLK_OO訊號進行與運算，可以得到具有兩個脈衝的2T_CLK_O訊號，而且每個脈衝的脈衝寬度為一個預設時脈週期。同理，第二或門475輸出的PCS_EEN訊號，而且脈衝寬度也為預設時脈週期的三倍；然後透過第二與門476對PCS_EEN訊號和PCLK_EE訊號進行與運算，可以得到具有兩個脈衝的2T_CLK_E訊號，而且每個脈衝的脈衝寬度為一個預設時脈週期。
這樣，當第一片選訊號的脈衝寬度為預設時脈週期時，這時候透過第一邏輯電路621對PCS_E訊號進行兩級採樣和邏輯運算處理，可以得到2T_CLK_O訊號；透過第二邏輯電路622對PCS_O訊號進行兩級採樣和邏輯運算處理，可以得到2T_CLK_E訊號；然後根據2T_CLK_O訊號和2T_CLK_E訊號，能夠對應解碼的目標指令訊號為2T CMD訊號。
在一些實施例中，在圖6所示訊號採樣電路60的基礎上，如圖7所示，第二指令採樣電路63可以包括第三邏輯電路631和第四邏輯電路632；其中，
第三邏輯電路631，用於接收第一時脈延遲時間奇訊號和待處理片選偶訊號，並利用第一時脈延遲時間奇訊號對待處理片選偶訊號進行兩級採樣及邏輯運算，得到第二片選時脈奇訊號；
第四邏輯電路632，用於接收第一時脈延遲時間偶訊號和待處理片選奇訊號，並利用第一時脈延遲時間偶訊號對待處理片選奇訊號進行兩級採樣及邏輯運算，得到第二片選時脈偶訊號；
在這裡，第二片選時脈訊號可以是由第二片選時脈偶訊號和第二片選時脈奇訊號組成。其中，第二片選時脈偶訊號可以用NT_CLK_E表示，第二片選時脈奇訊號可以用NT_CLK_O表示。
在一種具體的實施例中，如圖7所示，第三邏輯電路631可以包括第九採樣電路477、第九採樣電路478、第三或非門479、第四非門480、第十採樣電路481、第三或門482和第三與門483；其中，
第九採樣電路477，用於利用第一時脈延遲時間奇訊號對待處理片選偶訊號進行採樣及反相處理，得到第五中間採樣奇訊號；
第三非門478，用於對待處理片選奇訊號進行非運算，得到第二片選反相奇訊號；
第三或非門479，用於對第五中間採樣奇訊號和第二片選反相奇訊號進行或非運算，得到第六中間採樣奇訊號；
第四非門480，用於對第一時脈延遲時間奇訊號進行非運算，得到第二反相時脈奇訊號；
第十採樣電路481，用於利用第二反相時脈奇訊號對第六中間採樣奇訊號進行採樣處理，得到第七中間採樣奇訊號；
第三或門482，用於對第六中間採樣奇訊號和第七中間採樣奇訊號進行或運算，得到第八中間採樣奇訊號；
第三與門483，用於對第八中間採樣奇訊號和第一時脈延遲時間奇訊號進行與運算，得到第二片選時脈奇訊號。
需要說明的是，在第三邏輯電路631中，第九採樣電路477可以是由第九觸發器和第五反相器組成，第十採樣電路481可以是由第十觸發器組成；其中，第九觸發器和第十觸發器均可以為D型觸發器。另外，還需要注意的是，對於第九採樣電路477而言，也可以不設置第五反相器，那麼後續的邏輯運算則需進行相應調整，例如去掉第三非門478，並將第三或非門479調整為或門，從而也能夠達到相同效果。
具體來說，在圖7中，第九觸發器的輸入端與待處理片選偶訊號連接，第九觸發器的時脈端與第一時脈延遲時間奇訊號連接，第九觸發器的輸出端與第五反相器的輸入端連接，第五反相器的輸出端用於輸出第五中間採樣奇訊號；第三或非門479的一個輸入端與第五反相器的輸出端連接，第三或非門479的另一個輸入端與第三非門478的輸出端連接，第三非門478的輸入端用於接收待處理片選奇訊號，第三或非門479的輸出端用於輸出第六中間採樣奇訊號，而且第三或非門479的輸出端與第十觸發器的輸入端連接，第十觸發器的時脈端與第四非門480的輸出端連接，第四非門480的輸入端用於接收第一時脈延遲時間奇訊號；第十觸發器的輸出端用於輸出第七中間採樣奇訊號，而且第十觸發器的輸出端與第三或門482的一個輸入端連接，第三或門482的另一個輸入端用於接收第六中間採樣奇訊號，第三或門482的輸出端用於輸出第八中間採樣奇訊號，而且第三或門482的輸出端與第三與門483的一個輸入端連接，第三與門483的另一個輸入端用於接收第一時脈延遲時間奇訊號，第三與門483的輸出端用於輸出第二片選時脈奇訊號。
還需要說明的是，在本發明實施例中，待處理片選偶訊號用PCS_E表示；經過第九採樣電路477輸出的第五中間採樣奇訊號可以用PCSB_O表示，經過第三或非門479輸出的第六中間採樣奇訊號可以用NT_PCS_OEN1表示，經過第十採樣電路481輸出的第七中間採樣奇訊號可以用NT_PCS_OEN2表示，經過第三或門482輸出的第八中間採樣奇訊號可以用NT_PCS_OEN表示，經過第三與門483輸出的第二片選時脈奇訊號可以用NT_CLK_O表示。
在另一種具體的實施例中，如圖7所示，第四邏輯電路632可以包括第十一採樣電路484、第五非門485、第四或非門486、第六非門487、第十二採樣電路488、第四或門489和第四與門490；其中，
第十一採樣電路484，用於利用第一時脈延遲時間偶訊號對待處理片選奇訊號進行採樣及反相處理，得到第五中間採樣偶訊號；
第五非門485，用於對待處理片選偶訊號進行非運算，得到第二片選反相偶訊號；
第四或非門486，用於對第五中間採樣偶訊號和第二片選反相偶訊號進行或非運算，得到第六中間採樣偶訊號；
第六非門487，用於對第一時脈延遲時間偶訊號進行非運算，得到第二反相時脈偶訊號；
第十二採樣電路488，用於利用第二反相時脈偶訊號對第六中間採樣偶訊號進行採樣處理，得到第七中間採樣偶訊號；
第四或門489，用於對第六中間採樣偶訊號和第七中間採樣偶訊號進行或運算，得到第八中間採樣偶訊號；
第四與門490，用於對第八中間採樣偶訊號和第一時脈延遲時間偶訊號進行與運算，得到第二片選時脈偶訊號。
需要說明的是，在第四邏輯電路632中，第十一採樣電路484可以是由第十一觸發器和第六反相器組成，第十二採樣電路488可以是由第十二觸發器組成；其中，第十一觸發器和第十二觸發器均可以為D型觸發器。另外，還需要注意的是，對於第十一採樣電路484而言，也可以不設置第六反相器，那麼後續的邏輯運算則需進行相應調整，例如去掉第五非門485，並將第四或非門486調整為或門，從而也能夠達到相同效果。
具體來說，在圖7中，第十一觸發器的輸入端與待處理片選奇訊號連接，第十一觸發器的時脈端與第一時脈延遲時間偶訊號連接，第十一觸發器的輸出端與第六反相器的輸入端連接，第六反相器的輸出端用於輸出第五中間採樣偶訊號；第四或非門486的一個輸入端與第六反相器的輸出端連接，第四或非門486的另一個輸入端與第五非門485的輸出端連接，第五非門485的輸入端用於接收待處理片選偶訊號，第四或非門486的輸出端用於輸出第六中間採樣偶訊號，而且第四或非門486的輸出端與第十二觸發器的輸入端連接，第十二觸發器的時脈端與第六非門487的輸出端連接，第六非門487的輸入端用於接收第一時脈延遲時間偶訊號；第十二觸發器的輸出端用於輸出第七中間採樣偶訊號，而且第十二觸發器的輸出端與第四或門489的一個輸入端連接，第四或門489的另一個輸入端用於接收第六中間採樣偶訊號，第四或門489的輸出端用於輸出第八中間採樣偶訊號，而且第四或門489的輸出端與第四與門490的一個輸入端連接，第四與門490的另一個輸入端用於接收第一時脈延遲時間偶訊號，第四與門490的輸出端用於輸出第二片選時脈偶訊號。
還需要說明的是，在本發明實施例中，待處理片選奇訊號用PCS_O表示；經過第十一採樣電路484輸出的第五中間採樣偶訊號可以用PCSB_E表示，經過第四或非門486輸出的第六中間採樣偶訊號可以用NT_PCS_EEN1表示，經過第十二採樣電路488輸出的第七中間採樣偶訊號可以用NT_PCS_EEN2表示，經過第四或門489輸出的第八中間採樣偶訊號可以用NT_PCS_EEN表示，經過第四與門490輸出的第二片選時脈偶訊號可以用NT_CLK_E表示。
還可以理解，對於第三邏輯電路631而言，第九採樣電路477可以看作上升沿採樣電路，即利用第一時脈延遲時間奇訊號的上升沿進行採樣處理；而第四非門480和第十採樣電路481可以看作下降沿採樣電路，即利用第一時脈延遲時間奇訊號的下降沿進行採樣處理；對於第四邏輯電路632而言，第十一採樣電路484可以看作上升沿採樣電路，即利用第一時脈延遲時間偶訊號的上升沿進行採樣處理；而第六非門487和第十二採樣電路488可以看作下降沿採樣電路，即利用第一時脈延遲時間偶訊號的下降沿進行採樣處理。也就是說，在本發明實施例中，透過採用一級上升沿採樣電路和一級下降沿採樣電路連續採樣PCS_E /PCS_O訊號，然後透過或邏輯來增加片選訊號的高電平脈衝寬度，從而可以產生具有兩個脈衝的NT_CLK_O /NT_CLK_E訊號。
也就是說，第三或門482、第四或門489均具有拓寬訊號脈衝寬度的作用。其中，以第三或門482為例，NT_PCS_OEN1訊號的脈衝寬度為預設時脈週期的兩倍，NT_PCS_OEN2訊號的脈衝寬度也為預設時脈週期的兩倍，但是相比NT_PCS_OEN1訊號延遲一個預設時脈週期；這樣，透過第三或門482對NT_PCS_OEN1訊號和NT_PCS_OEN2訊號進行或運算，可以得到NT_PCS_OEN訊號，而且脈衝寬度為預設時脈週期的三倍；然後透過第三與門483對NT_PCS_OEN訊號和PCLK_OO訊號進行與運算，可以得到具有兩個脈衝的NT_CLK_O訊號，而且每個脈衝的脈衝寬度為一個預設時脈週期。同理，第四或門489輸出的NT_PCS_EEN訊號，而且脈衝寬度也為預設時脈週期的三倍；然後透過第四與門490對NT_PCS_EEN訊號和PCLK_EE訊號進行與運算，可以得到具有兩個脈衝的NT_CLK_E訊號，而且每個脈衝的脈衝寬度為一個預設時脈週期。
這樣，當第一片選訊號的脈衝寬度為預設時脈週期的兩倍時，這時候透過第三邏輯電路631對PCS_E訊號進行兩級採樣和邏輯運算處理，可以得到NT_CLK_O訊號；透過第四邏輯電路632對PCS_O訊號進行兩級採樣和邏輯運算處理，可以得到NT_CLK_E訊號；然後根據NT_CLK_O訊號和NT_CLK_E訊號，能夠對應解碼的目標指令訊號為NT ODT CMD訊號。
在一些實施例中，在圖6所示訊號採樣電路60的基礎上，如圖7所示，指令解碼電路64可以包括第一指令解碼電路641和第二指令解碼電路642；其中，
第一指令解碼電路641，用於接收第一片選時脈訊號，根據第一片選時脈訊號和待處理片選訊號對待處理指令訊號進行解碼和採樣處理，得到第一目標指令訊號；
第二指令解碼電路642，用於接收第二片選時脈訊號，根據第二片選時脈訊號和待處理片選訊號對待處理指令訊號進行解碼和採樣處理，得到第二目標指令訊號。
在本發明實施例中，第一目標指令訊號為DDR5 DRAM晶片中的Command訊號，由於該訊號的有效脈衝持續兩個時脈週期，可簡稱為2T CMD訊號；其中，Command訊號包括讀命令訊號、寫命令訊號、刷新命令訊號、預充電命令訊號和激活命令訊號；第二目標指令訊號為DDR5 DRAM晶片中的Non-Target ODT Command訊號，可簡稱為NT ODT CMD訊號。
可以理解地，在一些實施例中，初始片選訊號可以是表徵目標晶片被選中的訊號，且初始片選訊號為低電平有效的脈衝訊號；其中，若初始片選訊號的脈衝寬度為預設時脈週期，則確定第一片選時脈訊號為有效脈衝訊號，將經由第一指令解碼電路輸出的第一目標指令訊號確定為目標指令訊號；若初始片選訊號的脈衝寬度為預設時脈週期的兩倍，則確定第二片選時脈訊號為有效脈衝訊號，將經由第二指令解碼電路輸出的第二目標指令訊號確定為目標指令訊號。
需要說明的是，在本發明實施例中，當初始片選訊號的脈衝寬度為預設時脈週期時，這時候確定出的是第一片選時脈訊號，具體包括2T_CLK_E訊號和2T_CLK_O訊號；然後利用2T_CLK_E訊號/2T_CLK_O訊號，透過第一指令解碼電路641可以得到第一目標指令訊號為2T CMD訊號。
還需要說明的是，在本發明實施例中，當初始片選訊號的脈衝寬度為預設時脈週期的兩倍時，這時候確定出的是第二片選時脈訊號，具體包括NT_CLK_E訊號和NT_CLK_O訊號；然後利用NT_CLK_E訊號/NT_CLK_O訊號，透過第二指令解碼電路642可以得到第二目標指令訊號為NT ODT CMD訊號。
在一種具體的實施例中，對於第一指令解碼電路641而言，如圖7所示，第一指令解碼電路641可以包括第一解碼採樣電路491和第五或門492；其中，
第一解碼採樣電路491，用於根據第一片選時脈奇訊號和待處理片選偶訊號對待處理指令偶訊號進行解碼和採樣處理，得到第一指令偶訊號；以及根據第一片選時脈偶訊號和待處理片選奇訊號對待處理指令奇訊號進行解碼和採樣處理，得到第一指令奇訊號；
第五或門492，用於對第一指令偶訊號和第一指令奇訊號進行或運算，得到第一目標指令訊號。
需要說明的是，在本發明實施例中，這裡的第一解碼採樣電路491又可稱為指令解碼觸發器，用CMD DEC DFF表示。第一解碼採樣電路的輸出包括第一指令偶訊號和第一指令奇訊號；其中，第一指令偶訊號用2T_CMD_E表示，第一指令奇訊號用2T_CMD_O表示；然後再對2T_CMD_E訊號和2T_CMD_O訊號進行或運算之後得到第一目標指令訊號為2T CMD訊號。
還需要說明的是，在本發明實施例中，如圖8A所示，第一解碼採樣電路491可以包括第一解碼電路811、第十三採樣電路812、第二解碼電路813和第十四採樣電路814；其中，
第一解碼電路811，用於對待處理片選偶訊號和待處理指令偶訊號進行解碼處理，得到第一解碼偶訊號；
第十三採樣電路812，用於利用第一片選時脈奇訊號對第一解碼偶訊號進行採樣處理，得到第一指令偶訊號；
第二解碼電路813，用於對待處理片選奇訊號和待處理指令奇訊號進行解碼處理，得到第一解碼奇訊號；
第十四採樣電路814，用於利用第一片選時脈偶訊號對第一解碼奇訊號進行採樣處理，得到第一指令奇訊號。
需要說明的是，在圖8A中，待處理指令偶訊號可以包括CA[0]_1T_E、CA[1]_1T_E、CA[2]_1T_E、CA[3]_1T_E、CA[4]_1T_E等5個訊號，而且第一解碼電路811可以是由三輸入與非門、三輸入與非門和二輸入或非門組成。其中，PCS_E、CA[0]_1T_E和CA[1]_1T_E輸入到第一個三輸入與非門，CA[2]_1T_E、CA[3]_1T_E和CA[4]_1T_E輸入到第二個三輸入與非門，然後第一個三輸入與非門的輸出端和二輸入或非門的一個輸入端連接，第二個三輸入與非門的輸出端和二輸入或非門的另一個輸入端連接，而二輸入或非門的輸出端用於輸出第一解碼偶訊號，從而實現對待處理片選偶訊號和待處理指令偶訊號的解碼；在得到第一解碼偶訊號後，利用第十三採樣電路812進行採樣輸出。具體地，第十三採樣電路812可以為一個D型觸發器，該D型觸發器的時脈端與2T_CLK_O訊號連接，D型觸發器的輸入端與二輸入或非門的輸出端連接，D型觸發器的輸出端用於輸出2T_CMD_E訊號。
還需要說明的是，在圖8A中，待處理指令奇訊號可以包括CA[0]_1T_O、CA[1]_1T_O、CA[2]_1T_O、CA[3]_1T_O、CA[4]_1T_O等5個訊號，而且第二解碼電路813可以是由三輸入與非門、三輸入與非門和二輸入或非門組成。其中，PCS_O、CA[0]_1T_O和CA[1]_1T_O輸入到第一個三輸入與非門，CA[2]_1T_O、CA[3]_1T_O和CA[4]_1T_O輸入到第二個三輸入與非門，然後第一個三輸入與非門的輸出端和二輸入或非門的一個輸入端連接，第二個三輸入與非門的輸出端和二輸入或非門的另一個輸入端連接，而二輸入或非門的輸出端用於輸出第一解碼奇訊號，從而實現對待處理片選偶訊號和待處理指令偶訊號的解碼；在得到第一解碼奇訊號後，利用第十四採樣電路814進行採樣輸出。具體地，第十四採樣電路814也可以為一個D型觸發器，該D型觸發器的時脈端與2T_CLK_E訊號連接，D型觸發器的輸入端與二輸入或非門的輸出端連接，D型觸發器的輸出端用於輸出2T_CMD_O訊號。
在另一種具體的實施例中，對於第二指令解碼電路642而言，如圖7所示，第二指令解碼電路642可以包括第二解碼採樣電路493和第六或門494；其中，
第二解碼採樣電路493，用於根據第二片選時脈奇訊號和待處理片選偶訊號對待處理指令偶訊號進行解碼和採樣處理，得到第二指令偶訊號；以及根據第二片選時脈偶訊號和待處理片選奇訊號對待處理指令奇訊號進行解碼和採樣處理，得到第二指令奇訊號；
第六或門494，用於對第二指令偶訊號和第二指令奇訊號進行或運算，得到第二目標指令訊號。
需要說明的是，在本發明實施例中，這裡的第二解碼採樣電路493也可稱為指令解碼觸發器，用CMD DEC DFF表示。第二解碼採樣電路的輸出包括第二指令偶訊號和第二指令奇訊號；其中，第二指令偶訊號用NT_CMD_E表示，第二指令奇訊號用NT_CMD_O表示；然後再對NT_CMD_E訊號和NT_CMD_O訊號進行或運算之後得到第二目標指令訊號為NT ODT CMD訊號。
還需要說明的是，在本發明實施例中，如圖8B所示，第二解碼採樣電路493可以包括第三解碼電路815、第十五採樣電路816、第四解碼電路817和第十六採樣電路818；其中，
第三解碼電路815，用於對待處理片選偶訊號和待處理指令偶訊號進行解碼處理，得到第二解碼偶訊號；
第十五採樣電路816，用於利用第二片選時脈奇訊號對第二解碼偶訊號進行採樣處理，得到第二指令偶訊號；
第四解碼電路817，用於對待處理片選奇訊號和待處理指令奇訊號進行解碼處理，得到第二解碼奇訊號；
第十六採樣電路818，用於利用第二片選時脈偶訊號對第二解碼奇訊號進行採樣處理，得到第二指令奇訊號。
需要說明的是，在圖8B中，第三解碼電路815與第一解碼電路811的輸入訊號相同，根據第三解碼電路815得到第二解碼偶訊號後，利用第十五採樣電路816進行採樣輸出。具體地，第十五採樣電路816可以為一個D型觸發器，該D型觸發器的時脈端與NT_CLK_O訊號連接，D型觸發器的輸入端與二輸入或非門的輸出端連接，D型觸發器的輸出端用於輸出NT_CMD_E訊號。
還需要說明的是，在圖8B中，第四解碼電路817與第二解碼電路813的輸入訊號相同，根據第四解碼電路817得到第二解碼奇訊號後，利用第十六採樣電路818進行採樣輸出。具體地，第十六採樣電路818也可以為一個D型觸發器，該D型觸發器的時脈端與NT_CLK_E訊號連接，D型觸發器的輸入端與二輸入或非門的輸出端連接，D型觸發器的輸出端用於輸出NT_CMD_O訊號。
另外，需要注意的是，無論是第一解碼電路811、第二解碼電路813，還是第三解碼電路815、第四解碼電路817，這些解碼電路的設計具體是根據指令解碼規則實現的。對於不同的產品，不同的應用場景，不同的指令，解碼規則可能不同，那麼解碼電路的邏輯也可進行相應調整，本發明實施例不作具體限定。
這樣，透過增加第一指令採樣電路62和第二指令採樣電路63，由於兩者使用的第一片選訊號的脈衝寬度不同，可以輸出2T_CLK_E /2T_CLK_O訊號或者NT_CLK_E /NT_CLK_O訊號；如此，當第一片選訊號的脈衝寬度為預設時脈週期時，利用2T_CLK_E /2T_CLK_O訊號，透過第一指令解碼電路641得到的第一目標指令訊號為有效訊號（即高電平有效的脈衝訊號），透過第二指令解碼電路642得到的第二目標指令訊號為無效訊號（即低電平訊號）；反之，當第一片選訊號的脈衝寬度為預設時脈週期的兩倍時，利用NT_CLK_E /NT_CLK_O訊號，透過第一指令解碼電路641得到的第一目標指令訊號為無效訊號（即低電平訊號），透過第二指令解碼電路642得到的第二目標指令訊號為有效訊號（即高電平有效的脈衝訊號）；從而能夠正確區分2T CMD和NT ODT CMD這兩種訊號，並進行準確解碼。
也就是說，如果初始片選訊號的脈衝寬度為預設時脈週期，那麼在一種可能的實現方式中，若第一片選訊號在偶數時脈週期的上升沿採樣為低電平且在下一相鄰奇數時脈週期的上升沿採樣為高電平，則確定第一片選時脈奇訊號為高電平有效的脈衝訊號，且第一片選時脈奇訊號具有兩個脈衝；其中，第一片選時脈奇訊號中第一個脈衝的上升沿用於產生第一目標指令訊號的上升沿，第一片選時脈奇訊號中第二個脈衝的上升沿用於產生第一目標指令訊號的下降沿。
在另一種可能的實現方式中，若第一片選訊號在奇數時脈週期的上升沿採樣為低電平且在下一相鄰偶數時脈週期的上升沿採樣為高電平，則確定第一片選時脈偶訊號為高電平有效的脈衝訊號，且第一片選時脈偶訊號具有兩個脈衝；其中，第一片選時脈偶訊號中第一個脈衝的上升沿用於產生第一目標指令訊號的上升沿，第一片選時脈偶訊號中第二個脈衝的上升沿用於產生第一目標指令訊號的下降沿。
如果初始片選訊號的脈衝寬度為預設時脈週期的兩倍，那麼在一種可能的實現方式中，若第一片選訊號在偶數時脈週期的上升沿採樣為低電平且在下一相鄰奇數時脈週期的上升沿採樣仍為低電平，則確定第二片選時脈奇訊號為高電平有效的脈衝訊號，且第二片選時脈奇訊號具有兩個脈衝；其中，第二片選時脈奇訊號中第一個脈衝的上升沿用於產生第二目標指令訊號的上升沿，第二片選時脈奇訊號中第二個脈衝的上升沿用於產生第二目標指令訊號的下降沿。
在另一種可能的實現方式中，若第一片選訊號在奇數時脈週期的上升沿採樣為低電平且在下一相鄰偶數時脈週期的上升沿採樣仍為低電平，則確定第二片選時脈偶訊號為高電平有效的脈衝訊號，且第二片選時脈偶訊號具有兩個脈衝；其中，第二片選時脈偶訊號中第一個脈衝的上升沿用於產生第二目標指令訊號的上升沿，第二片選時脈偶訊號中第二個脈衝的上升沿用於產生第二目標指令訊號的下降沿。
在這裡，偶數時脈週期或者奇數時脈週期是指初始時脈訊號（用CK_t/CK_c表示）的時脈週期。具體來說，經過第三接收電路453的分頻處理之後，可以得到PCLK_E訊號和PCLK_O訊號；然後將PCLK_E訊號的上升沿所在的時脈週期作為偶數時脈週期，PCLK_O訊號的上升沿所在的時脈週期作為奇數時脈週期。另外，還需要注意的是，這裡的“脈衝寬度為一個預設時脈週期”或者“脈衝寬度為預設時脈週期的兩倍”均是指預設精度範圍內，具體可以為該脈衝寬度和一個預設時脈週期之間的偏差在預設精度範圍內，或者該脈衝寬度和預設時脈週期的兩倍之間的偏差在預設精度範圍內。
這樣，由於無論是2T_CLK_E訊號還是2T_CLK_O訊號，其均包括兩個脈衝，且每個脈衝的脈衝寬度是一個預設時脈週期，且第一個脈衝的上升沿用於產生第一目標指令訊號的上升沿，第二個脈衝的上升沿用於產生第一目標指令訊號的下降沿，從而使得最終輸出的第一目標指令訊號的脈衝寬度可以滿足預設時脈週期的兩倍；另外，由於無論是NT_CLK_E訊號還是NT_CLK_O訊號，其均包括兩個脈衝，且每個脈衝的脈衝寬度是一個預設時脈週期，且第一個脈衝的上升沿用於產生第二目標指令訊號的上升沿，第二個脈衝的上升沿用於產生第二目標指令訊號的下降沿，從而使得最終輸出的第二目標指令訊號的脈衝寬度也可以滿足預設時脈週期的兩倍；如此，不僅能夠避免目標指令訊號的脈衝寬度不確定的問題，而且還能夠區分2T CMD和NT ODT CMD這兩種指令並進行準確解碼，兩者互不影響。
本發明實施例提供了一種訊號採樣電路，這樣，基於該訊號採樣電路，不僅能夠避免目標指令訊號的脈衝寬度不確定的問題，而且在第一片選訊號的脈衝寬度不同情況下，根據所得到的第一片選時脈訊號和第二片選時脈訊號，還可以區分2T CMD和NT ODT CMD這兩種指令並進行準確解碼，而且互不影響，從而避免出現指令解碼錯誤而執行錯誤操作的問題。
在本發明的另一實施例中，基於前述實施例所述的訊號採樣電路60，參見圖9，其示出了本發明實施例提供的一種訊號採樣電路的詳細結構示意圖。如圖9所示，訊號採樣電路60可以包括第一接收器911、第二接收器912、第三接收器913、第一觸發器914、第二觸發器915、第三觸發器916、第一反相器917、第四觸發器918、第二反相器919、第一緩衝器920、第二緩衝器921、第五觸發器922、第三反相器923、第一或非門924、第一非門925、第六觸發器926、第一或門927、第一與門928、第七觸發器929、第四反相器930、第二或非門931、第二非門932、第八觸發器933、第二或門934、第二與門935、第九觸發器936、第五反相器937、第三非門938、第三或非門939、第四非門940、第十觸發器941、第三或門942、第三與門943、第十一觸發器944、第六反相器945、第五非門946、第四或非門947、第六非門948、第十二觸發器949、第四或門950、第四與門951、第一指令解碼觸發器952、第五或門953、第二指令解碼觸發器954和第六或門955。其中，第一觸發器914、第二觸發器915、第三觸發器916、第四觸發器918、第五觸發器922、第六觸發器926、第七觸發器929、第八觸發器933、第九觸發器936、第十觸發器941、第十一觸發器944、第十二觸發器949均可以為D型觸發器。另外，第一指令解碼觸發器952的具體結構詳見圖8A所示，第二指令解碼觸發器954的具體結構詳見圖8B所示。
需要說明的是，圖9的組成結構與圖7類似，故針對圖9的描述可以參見前述圖7的相關描述，這裡不再詳述。
其中，在2T CLK電路中，透過第五觸發器922，利用PCLK_OO訊號對PCS_E訊號進行上升沿採樣處理，然後經過第三反相器923可以得到PCSB_O訊號；再透過第一或非門924對PCSB_O訊號和PCS_O訊號進行或非運算，得到PCS_OEN1訊號；透過第一非門925和第六觸發器926，利用PCLK_OO訊號對PCS_OEN1訊號進行下降沿採樣處理，得到PCS_OEN2訊號；透過第一或門927對PCS_OEN1訊號和PCS_OEN2訊號進行或運算，得到PCS_OEN；透過第一與門928對PCS_OEN訊號和PCLK_OO訊號進行與運算，得到2T_CLK_O訊號；同理，透過第七觸發器929，利用PCLK_EE訊號對PCS_O訊號進行上升沿採樣處理，然後再經過第四反相器930、第二或非門931、第二非門932、第八觸發器933以及第二或門934、第二與門935，可以得到2T_CLK_E訊號。在這裡，2T_CLK_O訊號和2T_CLK_E訊號之中至多存在一個有效訊號。
在NT ODT CLK電路中，透過第九觸發器936，利用PCLK_OO訊號對PCS_E訊號進行上升沿採樣處理，然後經過第五反相器937可以得到PCSB_O訊號；再透過第三非門938對PCS_O訊號進行非運算，得到第二片選反相奇訊號，然後透過第三或非門939對PCSB_O訊號和第二片選反相奇訊號進行或非運算，得到NT_PCS_OEN1訊號；透過第四非門940和第十觸發器941，利用PCLK_OO訊號對NT_PCS_OEN1訊號進行下降沿採樣處理，得到NT_PCS_OEN2訊號；透過第三或門942對NT_PCS_OEN1訊號和NT_PCS_OEN2訊號進行或運算，得到NT_PCS_OEN訊號；透過第三與門943對NT_PCS_OEN訊號和PCLK_OO訊號進行與運算，得到NT_CLK_O訊號。同理，透過第十一觸發器944，利用PCLK_EE訊號對PCS_O訊號進行上升沿採樣處理，然後經過第六反相器945可以得到PCSB_E訊號；然後再透過第五非門946、第四或非門947、第六非門948和第十二觸發器949以及第四或門950、第四與門951，可以得到NT_CLK_E訊號。在這裡，NT_CLK_O訊號和NT_CLK_E訊號之中至多存在一個有效訊號。
最後，透過第一指令解碼觸發器952，利用2T_CLK_O訊號和2T_CLK_E訊號對CA[4:0]_1T_E訊號、CA[4:0]_1T_O訊號、PCS_E訊號、PCS_O訊號進行解碼及採樣處理，得到2T_CMD_E訊號和2T_CMD_O訊號，再透過第五或門953對2T_CMD_E訊號和2T_CMD_O訊號進行或邏輯運算，得到2T CMD訊號。透過第二指令解碼觸發器954，利用NT_CLK_O訊號和NT_CLK_E訊號對CA[4:0]_1T_E訊號、CA[4:0]_1T_O訊號、PCS_E訊號、PCS_O訊號進行解碼及採樣處理，得到NT_CMD_E訊號和NT_CMD_O訊號，再透過第六或門955對NT_CMD_E訊號和NT_CMD_O訊號進行或邏輯運算，得到NT ODT CMD訊號。
也就是說，本發明實施例透過採用一級上升沿觸發器和一級下降沿觸發器連續採樣PCS_E訊號/PCS_O訊號，然後透過或邏輯來增加片選訊號的高電平脈衝寬度，再與PLCK_OO /PLCK_EE訊號進行與邏輯來產生具有兩個脈衝的片選時脈訊號，從而進行目標指令的採樣。透過該訊號採樣電路60，無論是第一片選時脈訊號還是第二片選時脈訊號均包含了兩個脈衝，且每個脈衝的脈衝寬度為一個預設時脈週期，然後利用該片選時脈訊號來採樣解碼之後的指令。其中，一種情況下，本發明實施例透過對PCSB_O訊號和PCS_O訊號的或非邏輯來確定第一個時脈週期和第二個時脈週期的CS_n訊號分別為低電平和高電平，可以確定待採樣解碼的指令為2T CMD，然後利用此邏輯覆蓋的2T_CLK_O訊號/2T_CLK_E訊號進行指令採樣解碼，輸出2T_CMD訊號。另一種情況下，本發明實施例透過PCSB_O訊號和PCS_O訊號的非邏輯進行或非邏輯來確定第一個時脈週期和第二個時脈週期的CS_n訊號都為低電平，可以確定待採樣解碼的指令為NT ODT CMD，然後利用此邏輯覆蓋的NT_CLK_O訊號/NT_CLK_E訊號進行指令採樣解碼，輸出NT ODT CMD訊號。
基於圖9所示的訊號採樣電路60，其對應的訊號時序圖如圖10和圖11所示。在圖10和圖11中，第一命令位址訊號用CA表示，且CA可以包括Cy、Cz、C0、C1、C2和C3；初始片選訊號用CS_n表示，第一片選訊號用PCS表示，CS_n訊號為低電平有效的脈衝訊號，而且是用於表徵目標晶片被選中的訊號；初始時脈訊號用CK_t表示，第一時脈偶訊號用PCLK_E表示，第一時脈奇訊號用PCLK_O表示，且CK_t訊號的時脈週期為預設時脈週期，PCLK_E訊號和PCLK_O訊號的時脈週期均為預設時脈週期的兩倍。
以PCLK_E訊號的上升沿所在的時脈週期作為偶數時脈週期、以PCLK_O訊號的上升沿所在的時脈週期作為奇數時脈週期為例，當PCS訊號的脈衝寬度為預設時脈週期時，圖10示出了本發明實施例提供的一種訊號採樣電路的訊號時序示意圖。如圖10所示，在2T CLK電路中，利用PCLK_E訊號的上升沿對CA訊號進行採樣處理後，得到CA[4:0]_1T_E訊號包括C0和C2。在利用PCLK_E訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_E訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍；這時候在利用PCLK_O訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_O訊號為低電平訊號；然後在經過第五觸發器922和第三反相器923對PCS_E訊號進行上升沿採樣及反相處理後，得到PCSB_O訊號為低電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_E訊號延遲一個預設時脈週期；然後在透過第一或非門924對PCSB_O訊號和PCS_O訊號進行或非運算後，得到PCS_OEN1訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍；然後再透過第一非門925和第六觸發器926對PCS_OEN1訊號進行下降沿採樣處理後，得到PCS_OEN2訊號也為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_OEN1訊號延遲一個預設時脈週期；這樣，透過第一或門927對PCS_OEN1訊號和PCS_OEN2訊號進行或運算，得到PCS_OEN訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的三倍，即第一或門927的作用是拓寬訊號的脈衝寬度；然後再由第一與門928對PCS_OEN訊號和PCLK_OO訊號進行與運算，得到2T_CLK_O訊號包括兩脈衝，且每個脈衝的脈衝寬度為預設時脈週期；此時利用2T_CLK_O訊號對CA[4:0]_1T_E訊號進行解碼採樣，可以得到2T CMD訊號，而且2T CMD訊號為高電平有效的脈衝訊號，且脈衝寬度為在預設精度範圍內預設時脈週期的兩倍；其中，2T_CLK_O訊號中的第一個脈衝的上升沿用於產生2T CMD訊號的上升沿，2T_CLK_O訊號中的第二個脈衝的上升沿用於產生2T CMD訊號的下降沿。然而，這種情況在NT ODT CLK電路中，在利用PCLK_E訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_E訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍；在利用PCLK_O訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_O訊號為低電平訊號；然後在經過第九觸發器936和第五反相器937對PCS_E訊號進行上升沿採樣及反相處理後，得到PCSB_O訊號為低電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍；但是在透過第三或非門939對PCSB_O訊號和PCS_O的邏輯反訊號進行或非運算後，得到NT_PCS_OEN1訊號為低電平訊號，然後在透過第一非門925和第六觸發器926對NT_PCS_OEN1訊號進行下降沿採樣處理後，得到NT_PCS_OEN2訊號也為低電平訊號；這樣，在透過第三或門942和第三與門943的邏輯運算後，得到NT_CLK_O訊號為低電平訊號，也就無法利用NT_CLK_O訊號對CA[4:0]_1T_E訊號進行解碼採樣，此時不會輸出NT ODT CMD訊號，從而可以區分2T CMD和NT ODT CMD這兩種指令，並進行準確解碼。
當PCS訊號的脈衝寬度為預設時脈週期的兩倍時，圖11示出了本發明實施例提供的一種PCS訊號在偶數時脈週期的上升沿採樣為低電平且在相鄰下一奇數時脈週期的上升沿採樣為低電平時對應的訊號時序示意圖。如圖11所示，在2T CLK電路中，利用PCLK_E訊號的上升沿對CA訊號進行採樣處理後，得到CA[4:0]_1T_E訊號包括C0和C2。在利用PCLK_E訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_E訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍；在利用PCLK_O訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_O訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_E訊號延遲一個預設時脈週期；然後在經過第五觸發器922和第三反相器923對PCS_E訊號進行上升沿採樣及反相處理後，得到PCSB_O訊號為低電平有效的脈衝訊號，且與PCS_O訊號互為反相訊號；然後在透過第一或非門924對PCSB_O訊號和PCS_O訊號進行或非運算後，得到PCS_OEN1訊號為低電平訊號；然後再透過第一非門925和第六觸發器926對PCS_OEN1訊號進行下降沿採樣處理後，得到PCS_OEN2訊號為低電平訊號；這樣，在透過第一或門927和第一與門928的邏輯運算後，得到2T_CLK_O訊號也為低電平訊號，也就無法利用2T_CLK_O訊號對CA[4:0]_1T_E訊號進行解碼採樣，此時不會輸出2T CMD訊號。然而，這種情況在NT ODT CLK電路中，利用PCLK_E訊號的上升沿對CA訊號進行採樣處理後，得到CA[4:0]_1T_E訊號包括C0和C2。在利用PCLK_E訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_E訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍；在利用PCLK_O訊號的上升沿對PCS訊號進行採樣及反相處理後，得到PCS_O訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍，但是相比PCS_E訊號延遲一個預設時脈週期；然後在經過第九觸發器936和第五反相器937對PCS_E訊號進行上升沿採樣及反相處理後，得到PCSB_O訊號為低電平有效的脈衝訊號，且與PCS_O訊號互為反相訊號；但是在透過第三或非門939對PCSB_O訊號和PCS_O的邏輯反訊號進行或非運算後，得到NT_PCS_OEN1訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍，而且與PCS_O訊號相比存在有少許延遲（該延遲是由第三非門938、第三或非門939等邏輯器件導致的，可忽略不計）；然後在透過第一非門925和第六觸發器926對NT_PCS_OEN1訊號進行下降沿採樣處理後，得到NT_PCS_OEN2訊號為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的兩倍，但是相比NT_PCS_OEN1訊號延遲一個預設時脈週期；這樣，在透過第三或門942對NT_PCS_OEN1訊號和NT_PCS_OEN2訊號進行或運算，得到NT_PCS_OEN訊號也為高電平有效的脈衝訊號，且脈衝寬度為預設時脈週期的三倍，即第一或門927的作用是拓寬訊號的脈衝寬度；然後再由第三與門943對NT_PCS_OEN訊號和PCLK_OO訊號進行與運算，得到NT_CLK_O訊號包括兩脈衝，且每個脈衝的脈衝寬度為預設時脈週期；此時利用NT_CLK_O訊號對CA[4:0]_1T_E訊號進行解碼採樣，可以得到NT ODT CMD訊號，而且NT ODT CMD訊號為高電平有效的脈衝訊號，且脈衝寬度在預設精度範圍內為預設時脈週期的兩倍；其中，NT_CLK_O訊號中的第一個脈衝的上升沿用於產生NT ODT CMD訊號的上升沿，NT_CLK_O訊號中的第二個脈衝的上升沿用於產生NT ODT CMD訊號的下降沿，從而也可以正確區分2T CMD和NT ODT CMD這兩種指令，並進行準確解碼。
簡單來說，透過本發明實施例所述的訊號採樣電路60，2T CMD訊號和NT ODT CMD訊號可以分別解碼且相互不影響。其中，對於2T CMD訊號，CS_n訊號只有一個預設時脈週期的低電平，被PCLK_E訊號採樣後變為PCS_E訊號，然後在PCLK_O採樣後變為PCSB_O訊號。其中，PCSB_O訊號和PCS_O訊號進行或非邏輯之後採樣產生PCS_OEN1/2來覆蓋產生2T_CLK_O訊號。最後這個2T_CLK_O訊號採樣CA[4:0]_1T_E訊號和PCS_E訊號輸出2T CMD訊號。而另外一條分支電路是PCSB_O訊號和（PCS_O訊號的非邏輯，為高電平）進行或非邏輯，導致NT_PCS_OEN1/2均為低電平，而沒有產生採樣時脈，也就不會輸出NT ODT CMD訊號。
對於NT ODT CMD訊號，CS_n訊號具有2個預設時脈週期的低電平，分別被PCLK_E/O採樣之後為PCS_E/O，然後PCS_E訊號在PCLK_O採樣之後為PCSB_O訊號。PCSB_O訊號和PCS_O訊號進行或非邏輯正好相互抵消，導致PCS_OEN1/2均為低電平，而沒有產生採樣時脈，也就不會輸出2T CMD訊號。而另外一條分支電路是PCSB_O訊號和（PCS_O訊號的非邏輯，為低電平）進行或非邏輯，從而產生PCS_OEN1/2來覆蓋產生具有兩個脈衝的NT_CLK_O訊號，最後這個NT_CLK_O訊號採樣CA[4:0]_1T_E訊號和PCS_E訊號輸出NT ODT CMD訊號。
此外，在本發明實施例中，圖10和圖11所提供的時序波形都是第一片選訊號從偶數時脈週期開始的情況。具體來說，在初始片選訊號的脈衝寬度為預設時脈週期的情況下，圖10為第一片選訊號在偶數時脈週期的上升沿採樣為低電平且在下一相鄰奇數時脈週期的上升沿採樣為高電平的情況；在初始片選訊號的脈衝寬度為預設時脈週期的兩倍的情況下，圖11為第一片選訊號在偶數時脈週期的上升沿採樣為低電平且在下一相鄰奇數時脈週期的上升沿採樣仍為低電平的情況。同理，奇數時脈週期的情況類似，這裡不作詳述。
本發明實施例提供了一種訊號採樣電路，透過本實施例對前述實施例的具體實現進行詳細闡述，從中可以看出，基於本發明實施例的技術方案，不僅能夠避免目標指令訊號的脈衝寬度不確定的問題，而且在第一片選訊號的脈衝寬度不同情況下，根據所得到的第一片選時脈訊號和第二片選時脈訊號，還可以區分2T CMD和NT ODT CMD這兩種指令，並進行準確解碼，而且互不影響，從而避免出現指令解碼錯誤而執行錯誤操作的問題。
在本發明的又一實施例中，參見圖12，其示出了本發明實施例提供的一種半導體記憶體120的組成結構示意圖。如圖12所示，半導體記憶體120可以包括前述實施例任一項所述的訊號採樣電路60。
在本發明實施例中，半導體記憶體120可以為DRAM晶片。
進一步地，在一些實施例中，DRAM晶片符合DDR5內存規格。
需要說明的是，本發明實施例主要涉及集成電路設計中輸入訊號採樣及指令解碼的相關電路，特別涉及DRAM晶片中，CA訊號輸入分別作為指令和地址採樣和解碼之後的控制調節電路。具體來說，本發明實施例的技術方案解決了DDR5中區分2T CMD和NT ODT CMD採樣解碼的難題，使得可以根據CS_n訊號的脈衝寬度不同來區分2T CMD訊號和NT ODT CMD訊號，並進行準確解碼，而且互相不影響。
另外，還需要說明的是，本發明實施例的技術方案可以應用於DRAM晶片中CA訊號採樣和解碼的控制電路，但不局限於此範圍，其他輸入訊號採樣及指令解碼的相關電路均可採用此設計。
這樣，在本發明實施例中，對於半導體記憶體120而言，其包括有訊號採樣電路60，因此，不僅能夠避免目標指令訊號的脈衝寬度不確定的問題，而且在第一片選訊號的脈衝寬度不同情況下，根據所得到的第一片選時脈訊號和第二片選時脈訊號，還可以區分2T CMD和NT ODT CMD這兩種指令並進行準確解碼，而且互不影響，從而避免出現指令解碼錯誤而執行錯誤操作的問題。
以上，僅為本發明的較佳實施例而已，並非用於限定本發明的保護範圍。
需要說明的是，在本發明中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。
本發明所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。
本發明所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。
本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以申請專利範圍的保護範圍為准。
產業利用性
本發明實施例提供了一種訊號採樣電路以及半導體記憶體，基於該訊號採樣電路，在第一片選訊號的脈衝寬度不同情況下，根據所得到的第一片選時脈訊號和第二片選時脈訊號，就可以正確區分2T CMD和NT ODT CMD這兩種指令，並進行準確解碼，而且互不影響，從而避免出現指令解碼錯誤而執行錯誤操作的問題。
10:訊號採樣電路 101:第一接收器 102:第二接收器 103:第三接收器 104:第一採樣電路 105:第二採樣電路 106:第三採樣電路 107:第四採樣電路 108:第五採樣電路 109:第六採樣電路 110:第一緩衝器 111:第一與門 112:第二緩衝器 113:第二與門 114:指令解碼器 115:或門 60:訊號採樣電路 61:訊號輸入電路 62:第一指令採樣電路 63:第二指令採樣電路 64:指令解碼電路 65:第一緩衝器 66:第二緩衝器 611:接收電路 612:輸入採樣電路 621:第一邏輯電路 622:第二邏輯電路 631:第三邏輯電路 632:第四邏輯電路 641:第一指令解碼電路 642:第二指令解碼電路 451:第一接收電路 452:第二接收電路 453:第三接收電路 461:第一採樣電路 462:第二採樣電路 463:第三採樣電路 464:第四採樣電路 465:第五採樣電路 466:第一或非門 467:第一非門 468:第六採樣電路 469:第一或門 470:第一與門 471:第七採樣電路 472:第二或非門 473:第二非門 474:第八採樣電路 475:第二或門 476:第二與門 477:第九採樣電路 478:第九採樣電路 479:第三或非門 480:第四非門 481:第十採樣電路 482:第三或門 483:第三與門 484:第十一採樣電路 485:第五非門 486:第四或非門 487:第六非門 488:第十二採樣電路 489:第四或門 490:第四與門 491:第一解碼採樣電路 492:第五或門 493:第二解碼採樣電路 494:第六或門 811:第一解碼電路 812:第十三採樣電路 813:第二解碼電路 814:第十四採樣電路 815:第三解碼電路 816:第十五採樣電路 817:第四解碼電路 818:第十六採樣電路 911:第一接收器 912:第二接收器 913:第三接收器 914:第一觸發器 915:第二觸發器 916:第三觸發器 917:第一反相器 918:第四觸發器 919:第二反相器 920:第一緩衝器 921:第二緩衝器 922:第五觸發器 923:第三反相器 924:第一或非門 925:第一非門 926:第六觸發器 927:第一或門 928:第一與門 929:第七觸發器 930:第四反相器 931:第二或非門 932:第二非門 933:第八觸發器 934:第二或門 935:第二與門 936:第九觸發器 937:第五反相器 938:第三非門 939:第三或非門 940:第四非門 941:第十觸發器 942:第三或門 943:第三與門 944:第十一觸發器 945:第六反相器 946:第五非門 947:第四或非門 948:第六非門 949:第十二觸發器 950:第四或門 951:第四與門 952:第一指令解碼觸發器 953:第五或門 954:第二指令解碼觸發器 955:第六或門 120:半導體記憶體
圖1為兩個時脈週期命令的訊號時序示意圖； 圖2為一種訊號採樣電路的組成結構示意圖； 圖3為一種指令解碼器的組成結構示意圖； 圖4為脈衝寬度不同的兩個片選訊號對比示意圖； 圖5A為一種訊號採樣電路的訊號時序示意圖； 圖5B為另一種訊號採樣電路的訊號時序示意圖； 圖6為本發明實施例提供的一種訊號採樣電路的組成結構示意圖； 圖7為本發明實施例提供的另一種訊號採樣電路的組成結構示意圖； 圖8A為本發明實施例提供的一種第一解碼採樣電路的組成結構示意圖； 圖8B為本發明實施例提供的一種第二解碼採樣電路的組成結構示意圖； 圖9為本發明實施例提供的一種訊號採樣電路的詳細結構示意圖； 圖10為本發明實施例提供的一種訊號採樣電路的訊號時序示意圖； 圖11為本發明實施例提供的另一種訊號採樣電路的訊號時序示意圖； 圖12為本發明實施例提供的一種半導體記憶體的組成結構示意圖。
60:訊號採樣電路
61:訊號輸入電路
62:第一指令採樣電路
63:第二指令採樣電路
64:指令解碼電路

Claims (13)

  1. 一種訊號採樣電路，所述訊號採樣電路包括訊號輸入電路、第一指令採樣電路、第二指令採樣電路和指令解碼電路；其中，所述訊號輸入電路，用於根據第一時脈訊號、第一片選訊號和第一命令位址訊號，確定待處理指令訊號和待處理片選訊號；其中，所述第一時脈訊號的時脈週期為預設時脈週期的兩倍；所述第一指令採樣電路，用於當所述第一片選訊號的脈衝寬度為所述預設時脈週期時，根據所述第一時脈訊號對所述待處理片選訊號進行兩級採樣及邏輯運算處理，得到第一片選時脈訊號；所述第二指令採樣電路，用於當所述第一片選訊號的脈衝寬度為所述預設時脈週期的兩倍時，根據所述第一時脈訊號對所述待處理片選訊號進行兩級採樣及邏輯運算處理，得到第二片選時脈訊號；所述指令解碼電路，用於根據所述待處理片選訊號和所述第一片選時脈訊號對所述待處理指令訊號進行解碼和採樣處理，得到目標指令訊號；或者，根據所述待處理片選訊號和所述第二片選時脈訊號對所述待處理指令訊號進行解碼和採樣處理，得到目標指令訊號。
  2. 如請求項1所述的訊號採樣電路，其中，所述目標指令訊號包括一個脈衝，且所述脈衝的脈衝寬度為所述預設時脈週期的兩倍；其中，在所述第一片選訊號的脈衝寬度為所述預設時脈週期的情況下，所述第一片選時脈訊號包括兩個脈衝，且每一個脈衝的脈衝寬度為所述預設時脈週期，以及所述第二片選時脈訊號維持電平狀態不變；其中，所述第一片選時脈訊號中第一個脈衝的上升沿用於產生所述目標指令訊號的上升沿，所述第一片選時脈訊號中第二個脈衝的上升沿用於產生所述目標指令訊號的下降沿；在所述第一片選訊號的脈衝寬度為所述預設時脈週期的兩倍的情況下，所述第一片選時脈訊號維持電平狀態不變；以及所述第二片選時脈訊號包括兩個脈衝，且每一個脈衝的脈衝寬度為所述預設時脈週期；其中，所述第二片選時脈訊號中第一個脈衝的上升沿用於產生所述目標指令訊號的上升沿，所述第二片選時脈訊號中第二個脈衝的上升沿用於產生所述目標指令訊號的下降沿。
  3. 如請求項1所述的訊號採樣電路，其中，所述訊號輸入電路包括接收電路和輸入採樣電路；其中，所述接收電路，用於接收初始命令位址訊號、初始片選訊號和初始時脈訊號，輸出所述第一命令位址訊號、所述第一片選訊號和所述第一時脈訊號；所述輸入採樣電路，用於根據所述第一時脈訊號對所述第一片選訊號和所述第一命令位址訊號進行採樣處理，得到所述待處理片選訊號和所述待處理指令訊號；其中，所述初始時脈訊號的時脈週期為所述預設時脈週期；其中，所述接收電路包括第一接收電路、第二接收電路和第三接收電路；其中，所述第一接收電路，用於接收所述初始命令位址訊號，輸出所述第一命令位址訊號；所述第二接收電路，用於接收所述初始片選訊號，輸出所述第一片選訊號；所述第三接收電路，用於接收所述初始時脈訊號，並對所述初始時脈訊號進行分頻處理，輸出第一時脈奇訊號和第一時脈偶訊號；其中，所述第一時脈訊號是由所述第一時脈奇訊號和所述第一時脈偶訊號組成，所述第一時脈奇訊號和所述第一時脈偶訊號各自的時脈週期均是所述預設時脈週期的兩倍，且所述第一時脈奇訊號和所述第一時脈偶訊號之間的相位差為180度。
  4. 如請求項3所述的訊號採樣電路，其中，所述輸入採樣電路包括第一採樣電路、第二採樣電路、第三採樣電路和第四採樣電路；其中，所述第一採樣電路，用於根據所述第一時脈偶訊號對所述第一命令位址訊號進行採樣處理，得到待處理指令偶訊號；所述第二採樣電路，用於根據所述第一時脈奇訊號對所述第一命令位址訊號進行採樣處理，得到待處理指令奇訊號；所述第三採樣電路，用於根據所述第一時脈偶訊號對所述第一片選訊號進行採樣及反相處理，得到待處理片選偶訊號；所述第四採樣電路，用於根據所述第一時脈奇訊號對所述第一片選訊號進行採樣及反相處理，得到待處理片選奇訊號；其中，所述待處理指令訊號是由所述待處理指令偶訊號和所述待處理指令奇訊號組成，所述待處理片選訊號是由所述待處理片選偶訊號和所述待處理片選奇訊號組成。
  5. 如請求項4所述的訊號採樣電路，其中，所述第一採樣電路包括第一觸發器，且所述第一觸發器的輸入端與所述第一命令位址訊號連接，所述第一觸發器的時脈端與所述第一時脈偶訊號連接，所述第一觸發器的輸出端用於輸出所述待處理指令偶訊號；所述第二採樣電路包括第二觸發器，且所述第二觸發器的輸入端與所述第一命令位址訊號連接，所述第二觸發器的時脈端與所述第一時脈奇訊號連接，所述第二觸發器的輸出端用於輸出所述待處理指令奇訊號；所述第三採樣電路包括第三觸發器和第一反相器，且所述第三觸發器的輸入端與所述第一片選訊號連接，所述第三觸發器的時脈端與所述第一時脈偶訊號連接，所述第三觸發器的輸出端與所述第一反相器的輸入端連接，所述第一反相器的輸出端用於輸出所述待處理片選偶訊號；所述第四採樣電路包括第四觸發器和第二反相器，且所述第四觸發器的輸入端與所述第一片選訊號連接，所述第四觸發器的時脈端與所述第一時脈奇訊號連接，所述第四觸發器的輸出端與所述第二反相器的輸入端連接，所述第二反相器的輸出端用於輸出所述待處理片選奇訊號。
  6. 如請求項4所述的訊號採樣電路，其中，所述訊號採樣電路還包括第一緩衝器和第二緩衝器；其中，所述第一緩衝器，用於對所述第一時脈偶訊號進行延遲時間處理，得到第一時脈延遲時間偶訊號；所述第二緩衝器，用於對所述第一時脈奇訊號進行延遲時間處理，得到第一時脈延遲時間奇訊號；其中，所述第一指令採樣電路包括第一邏輯電路和第二邏輯電路；其中，所述第一邏輯電路，用於接收所述第一時脈延遲時間奇訊號和所述待處理片選偶訊號，並利用所述第一時脈延遲時間奇訊號對所述待處理片選偶訊號進行兩級採樣及邏輯運算，得到第一片選時脈奇訊號；所述第二邏輯電路，用於接收所述第一時脈延遲時間偶訊號和所述待處理片選奇訊號，並利用所述第一時脈延遲時間偶訊號對所述待處理片選奇訊號進行兩級採樣及邏輯運算，得到第一片選時脈偶訊號；其中，所述第一片選時脈訊號是由所述第一片選時脈偶訊號和所述第一片選時脈奇訊號組成。
  7. 如請求項6所述的訊號採樣電路，其中，所述第一邏輯電路包括第五採樣電路、第一或非門、第一非門、第六採樣電路、第一或門和第一與門；其中，所述第五採樣電路，用於利用所述第一時脈延遲時間奇訊號對所述待處理片選偶訊號進行採樣及反相處理，得到第一中間採樣奇訊號；所述第一或非門，用於對所述第一中間採樣奇訊號和所述待處理片選奇訊號進行或非運算，得到第二中間採樣奇訊號；所述第一非門，用於對所述第一時脈延遲時間奇訊號進行非運算，得到第一反相時脈奇訊號；所述第六採樣電路，用於利用所述第一反相時脈奇訊號對所述第二中間採樣奇訊號進行採樣處理，得到第三中間採樣奇訊號；所述第一或門，用於對所述第二中間採樣奇訊號和所述第三中間採樣奇訊號進行或運算，得到第四中間採樣奇訊號；所述第一與門，用於對所述第四中間採樣奇訊號和所述第一時脈延遲時間奇訊號進行與運算，得到所述第一片選時脈奇訊號；所述第二邏輯電路包括第七採樣電路、第二或非門、第二非門、第八採樣電路、第二或門和第二與門；其中，所述第七採樣電路，用於利用所述第一時脈延遲時間偶訊號對所述待處理片選奇訊號進行採樣及反相處理，得到第一中間採樣偶訊號；所述第二或非門，用於對所述第一中間採樣偶訊號和所述待處理片選偶訊號進行或非運算，得到第二中間採樣偶訊號；所述第二非門，用於對所述第一時脈延遲時間偶訊號進行非運算，得到第一反相時脈偶訊號；所述第八採樣電路，用於利用所述第一反相時脈偶訊號對所述第二中間採樣偶訊號進行採樣處理，得到第三中間採樣偶訊號；所述第二或門，用於對所述第二中間採樣偶訊號和所述第三中間採樣偶訊號進行或運算，得到第四中間採樣偶訊號；所述第二與門，用於對所述第四中間採樣偶訊號和所述第一時脈延遲時間偶訊號進行與運算，得到所述第一片選時脈偶訊號。
  8. 如請求項6所述的訊號採樣電路，其中，所述第二指令採樣電路包括第三邏輯電路和第四邏輯電路；其中，所述第三邏輯電路，用於接收所述第一時脈延遲時間奇訊號和所述待處理片選偶訊號，並利用所述第一時脈延遲時間奇訊號對所述待處理片選偶訊號進行兩級採樣及邏輯運算，得到第二片選時脈奇訊號；所述第四邏輯電路，用於接收所述第一時脈延遲時間偶訊號和所述待處理片選奇訊號，並利用所述第一時脈延遲時間偶訊號對所述待處理片選奇訊號進行兩級採樣及邏輯運算，得到第二片選時脈偶訊號；其中，所述第二片選時脈訊號是由所述第二片選時脈偶訊號和所述第二片選時脈奇訊號組成；其中，所述第三邏輯電路包括第九採樣電路、第三非門、第三或非門、第四非門、第十採樣電路、第三或門和第三與門；其中，所述第九採樣電路，用於利用所述第一時脈延遲時間奇訊號對所述待處理片選偶訊號進行採樣及反相處理，得到第五中間採樣奇訊號；所述第三非門，用於對所述待處理片選奇訊號進行非運算，得到第二片選反相奇訊號；所述第三或非門，用於對所述第五中間採樣奇訊號和所述第二片選反相奇訊號進行或非運算，得到第六中間採樣奇訊號；所述第四非門，用於對所述第一時脈延遲時間奇訊號進行非運算，得到第二反相時脈奇訊號；所述第十採樣電路，用於利用所述第二反相時脈奇訊號對所述第六中間採樣奇訊號進行採樣處理，得到第七中間採樣奇訊號；所述第三或門，用於對所述第六中間採樣奇訊號和所述第七中間採樣奇訊號進行或運算，得到第八中間採樣奇訊號；所述第三與門，用於對所述第八中間採樣奇訊號和所述第一時脈延遲時間奇訊號進行與運算，得到所述第二片選時脈奇訊號；所述第四邏輯電路包括第十一採樣電路、第五非門、第四或非門、第六非門、第十二採樣電路、第四或門和第四與門；其中，所述第十一採樣電路，用於利用所述第一時脈延遲時間偶訊號對所述待處理片選奇訊號進行採樣及反相處理，得到第五中間採樣偶訊號；所述第五非門，用於對所述待處理片選偶訊號進行非運算，得到第二片選反相偶訊號；所述第四或非門，用於對所述第五中間採樣偶訊號和所述第二片選反相偶訊號進行或非運算，得到第六中間採樣偶訊號；所述第六非門，用於對所述第一時脈延遲時間偶訊號進行非運算，得到第二反相時脈偶訊號；所述第十二採樣電路，用於利用所述第二反相時脈偶訊號對所述第六中間採樣偶訊號進行採樣處理，得到第七中間採樣偶訊號；所述第四或門，用於對所述第六中間採樣偶訊號和所述第七中間採樣偶訊號進行或運算，得到第八中間採樣偶訊號；所述第四與門，用於對所述第八中間採樣偶訊號和所述第一時脈延遲時間偶訊號進行與運算，得到所述第二片選時脈偶訊號。
  9. 如請求項8所述的訊號採樣電路，其中，所述指令解碼電路包括第一指令解碼電路和第二指令解碼電路；其中，所述第一指令解碼電路，用於接收所述第一片選時脈訊號，根據所述第一片選時脈訊號和所述待處理片選訊號對所述待處理指令訊號進行解碼和採樣處理，得到第一目標指令訊號；所述第二指令解碼電路，用於接收所述第二片選時脈訊號，根據所述第二片選時脈訊號和所述待處理片選訊號對所述待處理指令訊號進行解碼和採樣處理，得到第二目標指令訊號；其中，所述第一指令解碼電路包括第一解碼採樣電路和第五或門；其中，所述第一解碼採樣電路，用於根據所述第一片選時脈奇訊號和所述待處理片選偶訊號對所述待處理指令偶訊號進行解碼和採樣處理，得到第一指令偶訊號；以及根據所述第一片選時脈偶訊號和所述待處理片選奇訊號對所述待處理指令奇訊號進行解碼和採樣處理，得到第一指令奇訊號；所述第五或門，用於對所述第一指令偶訊號和所述第一指令奇訊號進行或運算，得到所述第一目標指令訊號；所述第二指令解碼電路包括第二解碼採樣電路和第六或門；其中，所述第二解碼採樣電路，用於根據所述第二片選時脈奇訊號和所述待處理片選偶訊號對所述待處理指令偶訊號進行解碼和採樣處理，得到第二指令偶訊號；以及根據所述第二片選時脈偶訊號和所述待處理片選奇訊號對所述待處理指令奇訊號進行解碼和採樣處理，得到第二指令奇訊號；所述第六或門，用於對所述第二指令偶訊號和所述第二指令奇訊號進行或運算，得到所述第二目標指令訊號；其中，所述第一解碼採樣電路包括第一解碼電路、第十三採樣電路、第二解碼電路和第十四採樣電路；其中，所述第一解碼電路，用於對所述待處理片選偶訊號和所述待處理指令偶訊號進行解碼處理，得到第一解碼偶訊號；所述第十三採樣電路，用於利用所述第一片選時脈奇訊號對所述第一解碼偶訊號進行採樣處理，得到所述第一指令偶訊號；所述第二解碼電路，用於對所述待處理片選奇訊號和所述待處理指令奇訊號進行解碼處理，得到第一解碼奇訊號；所述第十四採樣電路，用於利用所述第一片選時脈偶訊號對所述第一解碼奇訊號進行採樣處理，得到所述第一指令奇訊號；所述第二解碼採樣電路包括第三解碼電路、第十五採樣電路、第四解碼電路和第十六採樣電路；其中，所述第三解碼電路，用於對所述待處理片選偶訊號和所述待處理指令偶訊號進行解碼處理，得到第二解碼偶訊號；所述第十五採樣電路，用於利用所述第二片選時脈奇訊號對所述第二解碼偶訊號進行採樣處理，得到所述第二指令偶訊號；所述第四解碼電路，用於對所述待處理片選奇訊號和所述待處理指令奇訊號進行解碼處理，得到第二解碼奇訊號；所述第十六採樣電路，用於利用所述第二片選時脈偶訊號對所述第二解碼奇訊號進行採樣處理，得到所述第二指令奇訊號。
  10. 如請求項9所述的訊號採樣電路，其中，所述初始片選訊號是表徵目標晶片被選中的訊號，且所述初始片選訊號為低電平有效的脈衝訊號；其中，若所述初始片選訊號的脈衝寬度為所述預設時脈週期，則確定所述第一片選時脈訊號為有效脈衝訊號，將經由所述第一指令解碼電路輸出的所述第一目標指令訊號確定為所述目標指令訊號；若所述初始片選訊號的脈衝寬度為所述預設時脈週期的兩倍，則確定所述第二片選時脈訊號為有效脈衝訊號，將經由所述第二指令解碼電路輸出的所述第二目標指令訊號確定為所述目標指令訊號。
  11. 如請求項10所述的訊號採樣電路，其中，所述第一目標指令訊號為DDR5 DRAM晶片中的Command訊號；所述Command訊號包括讀命令訊號，寫命令訊號，刷新命令訊號，預充電命令訊號，激活命令訊號；所述第二目標指令訊號為DDR5 DRAM晶片中的Non-Target ODT Command訊號。
  12. 如請求項10所述的訊號採樣電路，其中，在所述初始片選訊號的脈衝寬度為所述預設時脈週期的情況下，若所述第一片選訊號在偶數時脈週期的上升沿採樣為低電平且在下一相鄰奇數時脈週期的上升沿採樣為高電平，則確定所述第一片選時脈奇訊號為高電平有效的脈衝訊號，且所述第一片選時脈奇訊號具有兩個脈衝；其中，所述第一片選時脈奇訊號中第一個脈衝的上升沿用於產生所述第一目標指令訊號的上升沿，所述第一片選時脈奇訊號中第二個脈衝的上升沿用於產生所述第一目標指令訊號的下降沿；若所述第一片選訊號在奇數時脈週期的上升沿採樣為低電平且在下一相鄰偶數時脈週期的上升沿採樣為高電平，則確定所述第一片選時脈偶訊號為高電平有效的脈衝訊號，且所述第一片選時脈偶訊號具有兩個脈衝；其中，所述第一片選時脈偶訊號中第一個脈衝的上升沿用於產生所述第一目標指令訊號的上升沿，所述第一片選時脈偶訊號中第二個脈衝的上升沿用於產生所述第一目標指令訊號的下降沿；其中，在所述初始片選訊號的脈衝寬度為所述預設時脈週期的兩倍的情況下，若所述第一片選訊號在偶數時脈週期的上升沿採樣為低電平且在下一相鄰奇數時脈週期的上升沿採樣仍為低電平，則確定所述第二片選時脈奇訊號為高電平有效的脈衝訊號，且所述第二片選時脈奇訊號具有兩個脈衝；其中，所述第二片選時脈奇訊號中第一個脈衝的上升沿用於產生所述第二目標指令訊號的上升沿，所述第二片選時脈奇訊號中第二個脈衝的上升沿用於產生所述第二目標指令訊號的下降沿；若所述第一片選訊號在奇數時脈週期的上升沿採樣為低電平且在下一相鄰偶數時脈週期的上升沿採樣仍為低電平，則確定所述第二片選時脈偶訊號為高電平有效的脈衝訊號，且所述第二片選時脈偶訊號具有兩個脈衝；其中，所述第二片選時脈偶訊號中第一個脈衝的上升沿用於產生所述第二目標指令訊號的上升沿，所述第二片選時脈偶訊號中第二個脈衝的上升沿用於產生所述第二目標指令訊號的下降沿。
  13. 一種半導體記憶體，包括如請求項1至12任一項所述的訊號採樣電路。
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