CN116631469B9 - 时钟信号生成电路、方法及存储器 - Google Patents

时钟信号生成电路、方法及存储器 Download PDF

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Abstract

本公开提供了时钟信号生成电路、方法及存储器，涉及半导体技术领域。该电路包括：命令预解码电路，用于对命令中的部分命令位进行解码得到预解码命令信号；命令解码电路，用于对所述命令进行解码得到内部命令信号；计数电路，用于基于初始时钟信号进行时钟周期的计数，生成第一计数信号和第二计数信号；时钟信号截取电路，与所述命令预解码电路、所述命令解码电路和所述计数电路连接，用于根据所述预解码命令信号、所述内部命令信号、所述第一计数信号和第二计数信号对所述初始时钟信号进行截取，得到目标时钟信号。根据本公开实施例，能够降低存储器的动态损耗。

Description

时钟信号生成电路、方法及存储器
技术领域
本公开涉及半导体技术领域，尤其涉及时钟信号生成电路、方法及存储器。
背景技术
随着半导体技术的不断发展，存储器技术成为了重要研究方向。对于诸如动态随机存取存储器（Dynamic Random Access Memory，DRAM）等存储器，其往往需要根据存储控制器传输的命令来执行各项功能。
然而，现有的存储器在执行功能时其动态功耗往往较高，因此，如何降低存储器的动态功耗成为了亟待解决的技术问题。
发明内容
本公开提供时钟信号生成电路、方法及存储器，至少在一定程度上克服相关技术中存储器动态功耗较高的问题。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供了一种时钟信号生成电路，包括：
命令预解码电路，用于对命令中的部分命令位进行解码得到预解码命令信号；
命令解码电路，用于对命令进行解码得到内部命令信号；
计数电路，用于基于初始时钟信号进行时钟周期的计数，生成第一计数信号和第二计数信号；
时钟信号截取电路，与命令预解码电路、命令解码电路和计数电路连接，用于根据预解码命令信号、内部命令信号、第一计数信号和第二计数信号对初始时钟信号进行截取，得到目标时钟信号。
根据本公开的另一个方面，提供一种存储器，其特征在于，包括上述时钟信号生成电路
根据本公开的再一个方面，提供一种时钟信号生成方法，包括：
命令解码电路对输入命令进行解码得到内部命令信号；
计数电路基于初始时钟信号进行时钟周期的计数，生成计数信号；
时钟信号截取电路根据内部命令信号、计数信号对初始时钟信号进行截取，得到目标时钟信号。
根据本公开的再一个方面，提供一种时钟信号生成方法，包括：
对命令中的部分命令位进行解码得到预解码命令信号；
基于初始时钟信号进行时钟周期的计数，生成第一计数信号；
根据预解码命令信号和第一计数信号对初始时钟信号进行截取，得到第一截取时钟信号；
对命令进行解码得到内部命令信号；
基于初始时钟信号进行时钟周期的计数，生成第二计数信号；
根据内部命令信号和第二计数信号对第一截取时钟信号进行截取，得到目标时钟信号。
本公开实施例所提供的时钟信号生成电路、方法及存储器，在基于命令预解码电路对命令的部分命令位解码得到的预解码命令，以及基于命令解码电路解析得到内部命令信号，以及通过计数电路对初始时钟信号进行时钟周期的计数生成第一计数信号和第二计数信号之后，由于预解码命令信号、内部命令信号与命令相关，以及由于第一计数信号和第二计数信号是对初始时钟信号计数得到的，可以根据预解码命令信号、内部命令信号、以及第一计数信号的计数结果和第二计数信号的计数结果，截取初始时钟信号的部分，得到与命令相匹配的目标时钟信号。由于各命令的目标时钟信号能够与各命令操作时间相匹配，相较于各命令采用同一时钟信号的技术方案，避免了命令操作时因时钟周期与命令不匹配所产生的多余周期时钟不停翻转对存储器的动态损耗，从而降低了存储器的动态损耗。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了本公开实施例提供的一种示例性的命令时序示意图；
图2示出了本公开实施例提供的一种示例性的时钟信号的时序示意图；
图3示出了本公开实施例提供的一种存储系统的系统架构图；
图4示出了本公开实施例提供的一种时钟信号生成电路的电路示意图；
图5示出了本公开实施例提供的一种命令预解码电路的电路示意图；
图6示出了本公开实施例提供的一种示例性的命令预解码电路的电路示意图；
图7示出了本公开实施例提供的一种示例性的预解码命令子信号处理电路的电路示意图；
图8示出了本公开实施例提供的一种示例性的信号时序示意图；
图9示出了本公开实施例提供的一种计数电路的示意图；
图10示出了一种示例性的各级第一触发器的输出信号的时序示意图；
图11示出了一种计数电路的电路示意图；
图12示出了本公开实施例提供的另一种计数电路的电路示意图；
图13示出了本公开实施例提供的一种时钟信号截取电路的电路示意图；
图14示出了本公开实施例提供的一种示例性的时钟信号截取电路的电路示意图；
图15示出了本公开实施例提供的一种截取脉冲信号生成电路的电路示意图；
图16示出了本公开实施例提供的一种示例性的目标脉冲信号的处理逻辑示意图；
图17示出了本公开实施例提供的一种示例性的截取时钟信号生成电路的电路示意图；
图18示出了本公开实施例提供的一种示例性的信号屏蔽电路的电路示意图；
图19示出了本公开实施例提供的时钟信号生成电路的第一部分电路的示意图；
图20示出了本公开实施例提供的时钟信号生成电路的第二部分电路的示意图；
图21示出本公开实施例中一种时钟信号生成方法的流程示意图；
图22示出本公开实施例中另一种时钟信号生成方法的流程示意图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。
此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
应当理解，本公开的方法实施方式中记载的各个步骤可以按照不同的顺序执行，和/或并行执行。此外，方法实施方式可以包括附加的步骤和/或省略执行示出的步骤。本公开的范围在此方面不受限制。
需要注意，本公开中提及的“第一”、“第二”等概念仅用于对不同的装置、模块或单元进行区分，并非用于限定这些装置、模块或单元所执行的功能的顺序或者相互依存关系。
需要注意，本公开中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。以及，除非另有明确的规定和限定，术语 “相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可视具体情况理解上述术语在本申请中的具体含义。
在开始说明本公开实施例提供的技术方案之前，先对本公开实施例涉及的技术术语进行说明。
（1）列地址写入延迟（CAS Write Latency，CWL），存储控制器（Controller）在发送完写命令（Write Command）之后，需要先等待CWL之后，才可以发送写入的数据。
（2）写恢复延时（Write Recovery Time，tWR），即写完数据后到预充电命令前的延时。tWR用于说明在一个激活的存储阵列（bank）中完成有效的写操作以及与预充电前，必须等待多少个时钟周期。这段必须的时钟周期，用来确保在预充电发生前，写缓冲中的数据可以被写入存储单元中。
（3）单位时钟周期（Clock Time，tCK），其可以作为存储器时钟的基本单位。
（4）命令/地址（Command/Address，CA）总线，其用于在芯片与外部设备之间进行地址信号和命令信号的传输。
在介绍了上述技术术语之后，接下来对本公开实施例提供的技术方案进行说明。
诚如背景技术，如何降低存储器的动态功耗成为了亟待解决的技术问题。
发明人通过研究发现，在诸如DRAM等存储器的命令传输场景中，当存储器接收到命令（Command，CMD）之后，命令在经过译码之后，往往需要时钟信号来完成命令对应的操作。示例性地，图1示出了本公开实施例提供的一种示例性的命令时序示意图。通过接收器接收到如图1所示的时钟信号CK_t/CK_c之后，可以将其可以分频为奇偶时钟PCLK_E/O作为时钟信号，以在奇偶时钟PCLK_E/O对应的时钟周期内完成各项命令对应的操作。
然而，发明人通过进一步研究发现，不同命令所需操作时间是不同。比如，在突发长度（Burst Length，BL）需要16个tCK、CWL等于64个tCK、tWR等于96个tCK的情况下，具有自动预充电的写（Write with Auto Precharge，WRA）命令所需的生成时间为CWL+BL/2+tWR，即需要168（即64+16/2+96）个tCK。其中，BL为突发长度（Burst Length，BL）。又比如，写（Write，WR）命令所需的时钟周期可以为CWL+BL/2，即需要72（即64+16/2）个tCK。需要说明的是，在CWL、BL、tWR被规定为其他周期长度的情况下，各命令所需的时钟周期可可以为其他数值，对此不作具体限制。
相应地，图2示出了本公开实施例提供的一种示例性的时钟信号的时序示意图。如图2所示，时钟信号C0以单位时钟周期为周期，若命令所需操作时间T1，则所需操作时间T1所对应的单位时钟周期即为该命令操作所需的单位时钟周期，该命令操作所需的单位时钟周期之外的单位时钟周期即为多余时钟周期。
若基于时钟信号C0进行译码后的命令的相关操作，则会导致时钟信号在多余时钟周期不停翻转，造成存储器的动态损耗，消耗电量。
基于此，本公开实施例提供了一种时钟信号生成电路、方法及存储器，可以应用于半导体技术领域，特别是时钟信号的生成领域。在本公开实施例中，由于各命令的目标时钟信号能够与各命令所需的操作时间相匹配，比如，图2所示的目标时钟信号Cx，其所包含的单位时钟周期的周期数量等于命令所需的时钟周期数，相较于各命令采用同一时钟信号的技术方案，避免了命令操作时因时钟周期与命令不匹配所产生的多余周期时钟不停翻转对存储器的动态损耗，从而降低了存储器的动态损耗。可选地，为了进一步降低对存储器的动态损耗，如图2所示，目标时钟信号Cx在多余周期时钟所对应的时间段内可以处于低电平状态。
接下来将对本公开实施例提供的技术方案进行说明介绍。
在开始介绍本公开实施例提供的技术方案之前，先对本公开实施例涉及的存储系统进行说明。
图3示出了本公开实施例提供的一种存储系统的系统架构图。如图2所示，存储系统可以包括存储控制器1和半导体存储器2。
存储控制器1，其可以通过向半导体存储器2下发命令的方式，使得半导体存储器2执行各项功能。示例性地，存储控制器1与半导体存储器2之间可以通过命令/地址（Command/Address，CA）总线进行各项命令的传输。
在本公开实施例中，存储控制器1可以是主机设备（Host），比如，可以是片上系统（System on a Chip，SOC）等，需要说明的是，主机设备还可以诸如处理器（Central Processing Unit，CPU）等其他主机设备，对此不作具体限制。
半导体存储器2，其可以包括时钟信号生成电路20，时钟信号生成电路20可以生成与命令相匹配的目标时钟信号，以在命令进行译码之后，基于目标时钟信号来执行命令的相关操作。
在本公开实施例中，半导体存储器2可以是动态随机存取存储器（Dynamic Random Access Memory，DRAM）、静态随机存取存储器（Static Random-Access Memory，SRAM）或闪存存储器，例如，半导体存储器可以是双倍速率同步动态随机存储器（Dual Data Rate SDRAM，DDR SDRAM）或低功耗双倍速率同步动态随机存储器（Low Power Dual Data Rate SDRAM，LPDDR SDRAM）。例如，半导体存储器可以是DDR3、DDR4、DDR5、DDR6、LPDDR4、LPDDR5、LPDDR6等。但本公开并不限定半导体存储器的形式。
在初步介绍了本公开实施例提供存储系统之后，接下来对本公开实施例涉及的命令进行说明。
对于命令，其可以是用于控制半导体存储器2执行各项功能的命令。在本公开实施例中，其可以是需要进行时钟信号生成的命令。示例性地，表1示出了命令的真值表。其中，“H”表示高电平、“L”表示低电平。
表1
如上述表1可知，对于写模式（Write Pattern，WRP）命令和具有自动预充电的写模式（Write Pattern with Auto Precharge，WRPA）命令在命令位CA0-CA4为“HLLHL”。
以及，模式寄存器写（Mode Register Write，MRW）命令、模式寄存器读（Mode Register Read，MRR）命令、写（Write，WR）命令、自动预充电的写（Write with Auto Precharge，WRA）命令、读命令（Read，RD）和自动预充电的读（Read with Auto Precharge，RDA）命令在命令位CA0-CA2均为“HLH”。
在初步介绍命令之后，下面结合附图及实施例对本示例实施方式进行详细说明。
图4示出了本公开实施例提供的一种时钟信号生成电路的电路示意图。如图4所示，本公开实施例中提供的时钟信号生成电路20可以包括命令预解码电路21、命令解码电路22、计数电路23和时钟信号截取电路24。接下来将对时钟信号生成电路20的各组成电路进行说明。
对于命令预解码电路21，其用于对命令X0中的部分命令位进行解码得到预解码命令信号X1。
其中，对于命令X0，其可以是指存储控制器1发送至半导体存储器2的待处理命令。示例性地，命令X0可以包括但不限于：MRW命令、MRR命令、WR命令、WRA命令、RD命令、RDA命令中的一种或者多种，对此不作具体限制。
在一些实施例中，命令X0可以划分为具有不同命令特征的多类命令。每一类命令具有相同的部分命令位，不同类命令的相同命令位的位置/数量不同。比如，命令位CA0-CA4为“HLLHL”的第一类命令。又比如，命令位CA0-A2为“HLH”的第二类命令。第一类命令和第二类命令的具体内容可以参见本公开实施例上述部分结合表1的相关说明，对此不再赘述。
在一些实施例中，图5示出了本公开实施例提供的一种命令预解码电路的电路示意图。如图5所示，命令预解码电路21可以包括多个命令预解码子电路211和预解码命令子信号处理电路212。
其中，对于多个命令预解码子电路211，不同的命令预解码子电路211之间针对不同数量/位置的命令位进行解码，每一命令预解码子电路用于对命令预解码得到一个预解码命令子信号。比如，一个命令预解码子电路211可以为命令位CA0-CA2解码，另一个命令预解码子电路211以为命令位CA0-CA4解码，二者所解码的命令位数量不同。又比如，一个命令预解码子电路211可以为命令位CA0-CA2解码，另一个命令预解码子电路211以为命令位CA0、CA1、CA4解码，二者所解码的命令位数量不同。
示例性地，每一命令预解码子电路用于在所解码的命令位为各命令位对应的预设电平时，将输出的预解码命令子信号调整至第三电平。以及，在所解码的一个或者多个命令位不为各命令位对应的预设电平时，将输出的预解码命令子信号调整至第四电平。其中，第三电平和第四电平中的一者为高电平信号，另一者为低电平信号。在一个实施例中，命令预解码电路21可以包括第一命令预解码电路211_1、第二命令预解码电路211_2。
对于第一命令预解码电路211_1，其可以对命令位CA0_CA4进行解码，在命令位CA0_CA4为“HLLHL”时，将输出的预解码命令子信号PRE_CMD1拉高至高电平。
在一个示例中，图6示出了本公开实施例提供的一种示例性的命令预解码电路的电路示意图。如图6所示，第一命令预解码电路211_1可以包括第一与非门NAND1、第二与非门NAND2和第一或非门NOR1。
其中，第一与非门NAND1包括第一输入端A1、第二输入端B1、第三输入端C1和输出端Y1。第一与非门NAND1的第一输入端A1用于接收芯片选择信号CS_E/O，第二输入端B1用于接收命令位CA0的原值信号CA0T_E/O，第三输入端C1用于接收命令位CA1的取反信号CA1B_E/O。其中，在芯片选择信号CS_E/O为H（高电平，对应于逻辑值1）、命令位C0为H、命令位C1为L（低电平，对应于逻辑值0）时，第一输入端A1、第二输入端B1、第三输入端C1均接收到高电平信号，此时输出端Y1输出低电平信号。
第二与非门NAND2包括第一输入端A2、第二输入端B2、第三输入端C2和输出端Y2。第一输入端A2用于接收命令位CA2的取反信号CA2B_E/O，第二输入端B2用于接收命令位CA3的原值信号CA3T_E/O，第三输入端C2用于接收命令位CA4的取反信号CA4B_E/O。其中，命令位C2为L、命令位C3为H、命令位C4为L时，第一输入端A2、第二输入端B2、第三输入端C2均接收到高电平，此时输出端Y2输出低电平。也就是说，在命令位C2-C4为LHL时，输出端Y2输出低电平。
第一或非门NOR1包括第一输入端A3、第二输入端B3和输出端Y3。第一输入端A3与输出端Y1连接，第二输入端B3与输出端Y2连接，当输出端Y1和输出端Y2均输出低电平时，输出端Y3输出高电平。
也就是说，通过图6示出的第一命令预解码电路211_1，在命令位CS为H、命令位C0-C4为HLLHL时，第一命令预解码电路211_1输出高电平的预解码命令子信号PRE_CMD1。
对于第二命令预解码电路211_2，其可以对命令位CA0_CA2进行解码，在命令位CA0_CA2为“HLH”时，将输出的预解码命令子信号PRE_CMD2拉高至高电平。
在一个示例中，继续参见图6，第二命令预解码电路211_2包括第三与非门NAND3、第四与非门NAND4和第二或非门NOR2。
其中，第三与非门NAND3包括第一输入端A4、第二输入端B4和输出端Y4。第一输入端A4用于接收芯片选择信号CS_E/O，第二输入端B4用于接收命令位CA0的原值信号CA0T_E/O。其中，在芯片选择信号CS_E/O为H、命令位C0为H时，第一输入端A4、第二输入端B4均接收到高电平信号，此时输出端Y4输出低电平信号。
第四与非门NAND4包括第一输入端A5、第二输入端B5和输出端Y5。第一输入端A5用于接收命令位CA1的取反信号CA1B_E/O，第二输入端B5用于接收命令位CA2的原值信号CA2T_E/O。其中，命令位C1为L、命令位C2为H时，第一输入端A5、第二输入端B5均接收到高电平，此时输出端Y5输出低电平。
第二或非门NOR2包括第一输入端A6和输出端Y6。第一输入端A6与输出端Y4连接，第二输入端B6与输出端Y5连接，当输出端Y4和输出端Y5均输出低电平时，输出端Y6输出高电平。
也就是说，通过图6示出的第二命令预解码电路211_2，在命令位CS为H、命令位C0-C2为HLH时，第二命令预解码电路211_2输出高电平的预解码命令子信号PRE_CMD2。
需要说明的是，命令预解码子电路211还可以根据解码需要，实现其他能够在所解码的命令位接收到各命令位对应的预设电平时，将预解码命令子信号调整为第三电平的其他电路、设备、功能模块，对此不作具体限制。
对于预解码命令子信号处理电路212，与多个命令预解码子电路211连接，用于合并多个预解码命令子信号生成预解码命令信号。示例性地，预解码命令子信号处理电路212用于在一个或者多个预解码命令子信号为第三电平时，输出对应于第五电平的预解码命令信号。同理地，在多个预解码命令子信号均为第四电平时，输出对应于第六电平的预解码命令信号。其中，第五电平和第六电平中的一者为高电平，另一者为低电平。
在一个示例中，继续参见图6，预解码命令子信号处理电路212可以包括第三或非门NOR3和第一非门NOT1。
其中，第三或非门NOR3包括第一输入端A7、第二输入端B7和输出端Y7。第一非门NOT1包括输入端A8和输出端Y8。在第一输入端A7和/或第二输入端B8接收到高电平时，输出端Y8输出高电平。
需要说明的是，命令预解码电路21还可以实现为其他能够合并多个预解码命令子信号的电路，比如与门等，对此不作具体限制。
在一个实施例中，预解码命令子信号处理电路212还可以接收预解码控制信号。其中，预解码控制信号用于指示开启或者关闭预解码。以及，在预解码控制信号指示开启预解码的情况下，合并多个预解码命令子信号生成预解码命令信号。
在一个示例中，图7示出了本公开实施例提供的一种示例性的预解码命令子信号处理电路的电路示意图。如图7所示，图7与图6示出的预解码命令子信号处理电路212的不同之处在于，第三或非门NOR3还可以包括第三输入端C7，其用于接收预解码控制信号TMF_CLK_GATING_OFF。其中，预解码控制信号TMF_CLK_GATING_OFF的高电平指示开启预解码，低电平指示关闭预解码。由于预解码控制信号TMF_CLK_GATING_OFF可以指示开启/关闭预解码，相应地，在本示例中，可以实现对预解码的灵活控制，进而提高了对时钟信号生成过程的灵活控制。
在本公开实施例提供的命令预解码电路21中，可以通过上述多个命令预解码子电路211对具有不同命令特征的多类命令提前进行准确的预解码，进而能够在接收到多类命令中的任意一类命令时，准确而快速的触发计数器生成命令多对应的目标时钟信号，提高了目标时钟信号的生成速率和准确性。
以及，由于往往多个命令具有同样命令位，通过上述命令预解码电路，可以用少量的命令预解码子电路211对多种命令进行有效预解码，在保证了预解码精度的同时降低了电路成本。
以及，还需要说明的是，命令预解码电路21还可以实现为其他能够具有命令解码功能的电路、设备或者功能模块，对此不作具体限制。
在介绍了命令预解码电路21之后，接下来继续对命令解码电路22进行说明。
对于命令解码电路22，其用于对命令X0进行解码得到内部命令信号X2。示例性地，内部命令信号X2可以是对命令X0解码得到的、能够被半导体存储器2处理的内部命令信号X2。比如，内部命令信号X2可以是命令X0的有效脉冲信号。示例性地，图8示出了本公开实施例提供的一种示例性的信号时序示意图。以写命令为例，其内部命令信号X2可以为图8示出的WR_E/O。
对于命令解码电路22，其可以实现为具有命令解码功能的电路、功能模块或者装置，对此不作具体限制。
在介绍了命令解码电路22之后，接下来继续对计数电路23进行说明。
对于计数电路23，其用于基于初始时钟信号C0进行时钟周期的计数，生成第一计数信号X3和第二计数信号X4。
为了便于理解计数电路23，在介绍计数电路23的具体电路之前，接下来先对计数电路23涉及的技术术语进行说明。
其中，初始时钟信号C0可以是以单位时钟周期tCK为周期的周期性时钟信号。示例性地，初始时钟信号C0可以为图8输出的初始时钟信号PCLK_E/O。
其中，对于第一计数信号X3，其有效电平的持续时长可以是
其中，对于第二计数信号X4，有效电平的持续时长可以是
在介绍了计数电路23涉及的技术术语之后，接下来继续对计数电路23的具体电路进行说明。
在一些实施例中，第一计数信号X3和第二计数信号X4可以是同一计数电路生成的。示例性地，第一计数信号X3和第二计数信号X4可以由多级DFF级联构成的异步计数器得到。
相应地，计数电路23可以包括：用于产生第一计数信号X3和第二计数信号X4的第一计数电路。
在一个示例中，图9示出了本公开实施例提供的一种计数电路的示意图。如图9所示，第一计数电路231可以包括M级第一触发器DFF11至DFF1M，其中，第i级第一触发器的输出信号在初始时钟信号的第p×
在一个的示例中，对于任意相邻两级第一触发器，前一级触发器的正相输出端Q连接后一级触发器的时钟输入端，每一级触发器自身的反相输出端
在一个具体的示例中，继续参见图8，其中，第1级第一触发器DFF11的触发信号至第9级第一触发器DFF19的正相输出端的输出信号分别为Q11至Q19。其中，第9级第一触发器DFF19的反相输出端输出的反相输出信号为Q19B。
可选地，后一级第一触发器可以在前一级第一触发器输出信号的触发沿进行一次信号翻转。在一个具体的示例中，图10示出了一种示例性的各级第一触发器的输出信号的时序示意图。如图10所示，第一级第一触发器的输出信号Q1可以在初始时钟信号C0的每个触发沿发生一次信号翻转；第二级第一触发器的输出信号Q2可以在输出信号Q1的每个触发沿发生一次信号翻转；…。
在本公开实施例中，通过第一计数电路231的不同级第一触发器，即可生成第一计数信号X3和第二计数信号X4，提高了计数电路的集成度，优化了电路结构，降低了电路成本。
在一个实施例中，计数电路23还可以包括与第一计数电路231连接的第一计数控制电路232。
对于第一计数控制电路232，其用于接收初始时钟信号C0和第M级第一触发器的输出信号（第一计数信号X3或者第一计数信号X3的取反信号），用于在第M级第一触发器的输出信号处于第一电平时，启动第一计数电路基于初始时钟信号C0进行计数。以及，在第M级第一触发器的输出信号处于第二电平时，控制第一计数电路停止计数。其中，第一电平和第二电平中的一者为高电平，另一者为低电平。示例性地，第一电平可以是指高电平、第二电平可以是低电平。
在一个示例中，图11示出了一种计数电路的电路示意图。如图11所示，第一计数控制电路232可以包括第二非门NOT2、第五与非门NAND5和第三非门NOT3。
第二非门NOT2用于对初始时钟信号C0进行取反，得到初始时钟信号C0的取反信号。以及第五与非门NAND5的一端接收初始时钟信号C0的取反信号，另一端接收第M级第一触发器的输出信号，用于在第M级第一触发器的输出信号处于高电平时，将初始时钟信号C0的取反信号输入到第一级第一触发器的时钟输入端。示例性地，在以低电平启动计数、高电平结束计数的情况下，第一计数控制电路232可以不包括第三非门NOT3。
需要说明的是，第一计数控制电路232还可以实现为其他能够根据第M级第一触发器的输出信号来控制第一计数电路231开启或者结束计数的电路、装置或者功能模块，等对此不作具体限制。
通过本实施例提供的第一计数控制电路232，可以根据第M级第一触发器的输出信号的电平对计数过程进行准确控制，通过第M级第一触发器的输出信号，可以在计数需求完成之后迅速关闭计数功能，提高了计数效率，降低了存储器的功耗。
在一个实施例中，为了优化第一计数控制电路232所接收到的第M级第一触发器的输出信号的信号质量，计数电路还可以包括输出信号调修电路233和/或信号驱动模块234。
对于输出信号调修电路233，其用于利用初始时钟信号C0对第M级第一触发器的输出信号QOUTED_E/O_1进行调修，以得调修后的第M级第一触发器的输出信号QOUTED_E/O_2的信号沿与初始时钟信号C0的信号沿对齐，以及将调修后的第M级第一触发器的输出信号QOUTED_E/O_2提供至第一计数控制电路232。
在一个示例中，继续参见图11，输出信号调修电路233可以包括多个第四触发器，比如第四触发器DFF21和第四触发器DFF22。其中，多个第四触发器的时钟输入端用于接收初始时钟信号C0，任意相邻两个第四触发器的前一个触发器的正相输出端与后一个触发器的输入端连接，第一个第四触发器的输入端用于接收第M级第一触发器的输出信号QOUTED_E/O_1，最后一个第四触发器的正相输出端用于输出调修后的第M级第一触发器的输出信号QOUTED_E/O_2。
通过输出信号调修电路233，可以向第一计数控制电路232提供与初始时钟信号C0边沿对齐的输出信号QOUTED_E/O_2，从而使得第一计数控制电路在输出信号QOUTED_E/O_2的控制下，可以向第一计数电路提供周期完整的初始时钟周期C0，从而进一步提高了计数精度。
需要说明的是，输出信号调修电路233还可以是其他将两个信号进行边沿对齐的电路、装置或者功能模块，对此不作具体限制。
对于信号驱动电路234，其用于增加第M级第一触发器的输出信号QOUTED_E/O_1的驱动能力。在一个示例中，继续参见图11，信号驱动电路234可以包括第四非门NOT4和第五非门NOT5。
需要说明的是，信号驱动电路234还可以是其他能够增强信号驱动能力的电路、装置或者功能模块，对此不作具体限制。
在另一些实施例中，第一计数信号X3和第二计数信号X4可以是不同计数电路生成的。相应地，计数电路23可以包括第二计数电路235和第三计数电路236。
在一个示例中，图12示出了本公开实施例提供的另一种计数电路的电路示意图。如图12所示，对于第二计数电路235，其可以包括M级第二触发器DFF31至DFF3M。其中，第j级第二触发器的输出信号在初始时钟信号的第p×
继续参见图12，对于第三计数电路236，其可以包括N级第三触发器DFF41至DFF4N，其中，第k级第三触发器的输出信号在初始时钟信号的第p×
通过上述第二计数电路235和第三计数电路236，可以独立而准确生成第一计数信号X3和第二计数信号X4，提高了计数信号的生成精度。可选地，为了降低电路成本，对于不同的命令，其可以共用同一第二计数电路235生成同一第一计数信号。可选地，为了进一步降低半导体动态功耗以及所生成目标计数信号的灵活性，不同命令可以采用各自的第三计数电路236来生成各自所需的第二计数信号X4。
可选地，计数电路还可以包括与第二计数电路235连接的第二计数控制电路和/或与第三计数电路236连接的第三计数控制电路。
对于第二计数控制电路，其可以用于接收初始时钟信号和第M级第二触发器的输出信号，用于在第M级第二触发器的输出信号处于第一电平时，启动第二计数电路基于初始时钟信号进行计数；以及，在第M级第二触发器的输出信号处于第二电平时，控制第二计数电路停止计数。其中，第二计数控制电路与上述第一计数控制电路相似，可以参见本公开实施例上述部分对第一计数控制电路的相关描述，对此不再赘述。
第三计数控制电路，与第三计数电路连接，用于接收第一截取时钟信号和第N级第三触发器的输出信号，用于在第N级第三触发器的输出信号处于第一电平时，启动第三计数电路基于第一截取时钟信号进行计数；以及，在第N级第三触发器的输出信号处于第二电平时，控制第三计数电路停止计数。其中，第三计数控制电路与上述第一计数控制电路相似，可以参见本公开实施例上述部分对第一计数控制电路的相关描述，对此不再赘述。可选地，第三计数控制电路还可以根据初始时钟信号C0进行计数，对此不作具体限制。
通过本实施例提供的第二计数控制电路，可以根据第M级第二触发器的输出信号的电平对计数过程进行准确控制，通过第M级第二触发器的输出信号，可以在计数需求完成之后迅速关闭计数功能，提高了计数效率，降低了存储器的功耗。以及，对于本实施例所提供的第三计数控制电路，可以根据第N级第三触发器的输出信号的电平对计数过程进行准确控制，通过第N级第三触发器的输出信号，可以在计数需求完成之后迅速关闭计数功能，提高了计数效率，降低了存储器的功耗。
在一个实施例中，第二计数电路的第M级第二触发器的输出端与第二计数控制电路之间还可以包括输出信号调修电路和/或信号驱动电路。其具体内容可以参见本公开实施例上述部分对信号调修电路和信号驱动电路的相关描述，对此不再赘述。
在一个实施例中，第三计数电路的第N级第三触发器的输出端与第三计数控制电路之间还可以包括输出信号调修电路和/或信号驱动电路。在一个示例中，输出信号调修电路可以用于利用第一截取时钟信号（比如图8示出的PCLK_E/O_1）对第N级第三触发器的输出信号QOUTED_E/O进行调修。以及，信号驱动电路可以增强第N级第三触发器的输出信号QOUTED_E/O的驱动能力。需要说明的是，输出信号调修电路和信号驱动电路的其他内容可以参见本公开实施例上述部分对信号调修电路和信号驱动电路的相关描述，对此不再赘述。
需要说明的是，计数电路23还可以实现为其他能够生成第一计数信号X3和第二计数信号X4的电路、装置或者功能模块，对此不作具体限制。
在介绍了计数电路23之后，接下来继续对时钟信号截取电路24进行说明。
对于时钟信号截取电路24，与命令预解码电路21、命令解码电路22和计数电路23连接，用于根据预解码命令信号X1、内部命令信号X2、第一计数信号X3和第二计数信号X4对初始时钟信号C0进行截取，得到目标时钟信号Cx。
其中，目标时钟信号Cx可以是指用于执行命令X0的相应功能操作的时钟信号。示例性地，目标时钟信号Cx可以是以单位时钟周期为周期的、周期数量大于或等于所需的时钟周期数的时钟信号。示例性地，以WR命令为例，目标时钟信号Cx可以是图8示出的信号PCLK_WR_E/O。
在一些实施例中，图13示出了本公开实施例提供的一种时钟信号截取电路的电路示意图。如图13所示，时钟信号截取电路24可以包括第一时钟信号截取电路241和第二时钟信号截取电路242。
对于第一时钟信号截取电路241，其与命令预解码电路21和计数电路23连接，用于根据预解码命令信号X1和第一计数信号X3截取初始时钟信号C0（第一时钟信号截取电路241的待截取时钟信号）的至少部分，生成第一截取时钟信号C2。示例性地，第一截取时钟信号C2可以是一个包括
在一个实施例中，图14示出了本公开实施例提供的一种示例性的时钟信号截取电路的电路示意图。如图14所示，第一时钟信号截取电路241可以包括截取脉冲信号生成电路2411和截取时钟信号生成电路2412。
对于第一时钟信号截取电路241中的截取脉冲信号生成电路2411，包括命令信号输入端、计数信号输入端和截取脉冲输出端。其中，命令信号输入端用于获取预解码命令信号X1，计数信号输入端用于获取第一计数信号X3。截取脉冲信号生成电路2411用于根据命令信号输入端获取的信号（即预解码命令信号X1）和计数信号输入端获取的信号（即第一计数信号X3），生成截取脉冲信号P1。示例性地，截取脉冲信号P1的有效电平起始时刻（第一有效信号沿）可以是根据预解码命令信号X1的跳变沿产生的，截取脉冲信号P1的有效电平结束时刻（第二有效信号沿）可以是基于第一计数信号的跳变沿产生的。在一个示例中，继续参见图8，可以根据预解码命令信号CMD_GATING和第一计数信号Q19B生成截取脉冲信号net2_1。
在一个示例中，图15示出了本公开实施例提供的一种截取脉冲信号生成电路的电路示意图。如图15所示，截取脉冲信号生成电路2411可以包括脉冲生成电路2411A和脉冲信号调整电路2411B。
脉冲生成电路2411A，其可以用于根据截取脉冲信号生成电路2411的命令信号输入端获取的信号（即预解码命令信号X1）和截取脉冲信号生成电路的计数信号输入端获取的信号（即第一计数信号X3）生成目标脉冲信号net1。
其中，目标脉冲信号net1的有效电平起始时刻基于截取脉冲信号生成电路的命令信号输入端获取的信号（即预解码命令信号X1）的跳变沿产生，目标脉冲信号的有效电平的结束时刻基于截取脉冲信号生成电路的计数信号输入端获取的信号（即第一计数信号X3）的跳变沿产生。示例性地，目标脉冲信号net1的第一有效信号沿可以与预解码命令信号X1的跳变沿（上升沿或者下降沿）对齐或者存在预设容许偏差；目标脉冲信号net1的第二有效信号沿可以与第一计数信号的跳变沿对齐或者存在预设容许偏差。继续参见图8，目标脉冲信号net1的上升沿与预解码命令信号CMD_GATING对齐，目标脉冲信号net1的下降沿与第一计数信号Q19B的上升沿对齐。
在一个具体的示例中，继续参见图15，脉冲生成电路2411A可以包括SR触发器。其中，SR触发器的置位端用于接收预解码命令信号的取反信号（预解码命令信号以上升沿为触发沿的情况下），SR触发器的复位端用于接收第一计数信号的取反信号（第一计数信号以低电平为有效电平信号的情况下）。通过该实施例，继续参见图8，当预解码命令信号CMD_GATING上拉至高电平（即上升沿）时，SR触发器的置位端置低，从而可以将SR触发器的输出端上拉至高电平。以及，当第一计数信号Q19B上拉至高电平时，SR触发器的复位端置低，此时可以将SR触发器的输出端下拉至低电平。从而通过SR触发器可以准确生成目标脉冲信号net1。需要说明的是，在预解码命令信号以下升沿为触发沿的情况下，SR触发器的置位端用于接收预解码命令信号的原值信号，以及在第一计数信号以高电平为有效电平信号的情况下，SR触发器的复位端用于接收第一计数信号的原值信号。
可选地，在SR触发器的置位端接收预解码命令信号的取反信号的情况下，脉冲生成电路2411A还可以包括第六非门NOT6，以接收预解码命令信号，并对其取反后得到预解码命令信号的取反信号。
可选地，在SR触发器的复位端接收第一计数信号的取反信号的情况下，脉冲生成电路2411A还可以包括第四或非门NOR4，其可以接收复位信号RESET以及第一计数信号X3，其用于在复位信号为低电平时，输出第一计数信号X3的取反信号。又可选地，SR触发器的复位端还可以连接单数个非门，以向SR触发器的复位端提供第一计数信号X3的取反信号。
需要说明的是，脉冲生成电路2411还可以实现为其他能够基于预解码命令信号X1和第一计数信号X3生成目标脉冲信号的电路、装置、功能模块等，对此不作具体限制。
对于脉冲信号调整电路2411B，其可以与脉冲生成电路2411连接，用于根据初始时钟信号C0（第一时钟信号截取电路241的待截取时钟信号），调整目标脉冲信号的脉冲宽度，将宽度调整后的目标脉冲信号作为截取脉冲信号。
在一个示例中，脉冲信号调整电路2411B可以包括脉冲拓展子电路2411B_1和脉冲调整子电路2411B_2。
对于脉冲拓展子电路2411B_1，其可以用于利用脉冲拓展信号（如图15中的脉冲拓展信号CS_MASK_E/O）对目标脉冲信号的有效电平起始时刻进行前调，生成时刻前调后的目标脉冲信号。其中，目标脉冲信号的有效电平起始时刻，可以是指用于进行时钟信号截取的电平的起始时刻。示例性地，脉冲拓展信号CS_MASK_E/O可以是一个持续时长为8tCK的脉冲信号，在脉冲拓展信号CS_MASK_E/O的持续时长内能够采集到命令/地址（C/A）信息。
在一个具体的示例中，继续参见图15，脉冲拓展子电路2411B_1可以包括第五或非门NOR5。比如，图16示出了本公开实施例提供的一种示例性的目标脉冲信号的处理逻辑示意图。如图16所示，通过第五或非门NOR5，可以利用脉冲拓展信号CS_MASK_E/O对目标脉冲信号net1的有效电平起始时刻进行前调，得到时刻前调后的目标脉冲信号net2_0。
需要说明的是，脉冲拓展子电路2411B_1还可以实现为其他能够基于脉冲拓展信号CS_MASK_E/O对目标脉冲信号的有效电平起始时刻进行前调的电路、装置、功能模块等，对此不作具体限制。
对于脉冲调整子电路2411B_2，与脉冲拓展子电路2411B_1连接，用于根据待截取时钟信号（第一时钟信号截取电路241中为初始时钟信号C0）调整时刻前调后的目标脉冲信号的脉冲宽度，得到周期完整的截取脉冲信号。
示例性地，继续参见图15，脉冲调整子电路2411B_2可以包括半锁存器H1，半锁存器H1的输入端用于接收时刻前调后的目标脉冲信号net2_0，半锁存器H1的时钟触发端用于接收待截取时钟信号（第一时钟信号截取电路241中为初始时钟信号C0）取反信号。通过将待截取时钟信号反接至该半锁存器H1，即待截取时钟信号低电平有效锁存，而后续用半锁存器H1的输出与待截取时钟信号再进行或非后，保证所截取信号为待截取时钟信号最初低电平锁存后的完整周期上升沿的连续脉冲时钟信号，避免第一个有效时钟脉冲周期不完整的现象。
需要说明的是，脉冲调整子电路2411B_2还可以实现为其他能够调整时钟信号脉冲宽度的电路、装置或者功能模块，对此不作具体限制。
通过本示例提供的脉冲拓展子电路2411B_1，可以通过对目标脉冲信号的有效电平起始时刻进行前调的方式，使得截取脉冲信号的有效电平起始时刻能够通过前调的方式早于命令的最早操作时刻，从而使得截取得到的目标时钟信号能够完全覆盖命令的所需操作时间，从而保证了存储器的正常使用。以及，通过脉冲调整子电路2411B_2，可以保证了所截取的目标时钟信号的周期完整性，提高了所生成的时钟信号的质量。
在另一个示例中，脉冲信号调整电路2411B可以包括脉冲拓展子电路2411B_1和脉冲调整子电路2411B_2中的一者。比如，在包括脉冲拓展子电路2411B_1时，可以将时刻前调后的目标脉冲信号作为截取脉冲信号。又比如，在包括脉冲调整子电路2411B_2时，可以根据待截取时钟信号（第一时钟信号截取电路241中为初始时钟信号C0）调整未进行时刻前调的目标脉冲信号的脉冲宽度，得到周期完整的截取脉冲信号。需要说明的是，其具体内容可以参见本实施例上述部分的相关描述，对此不再赘述。
需要说明的是，脉冲信号调整电路2411B还可以实现为其他能够对目标脉冲信号进行调整的电路、装置、功能模块等，对此不作具体限制。
在本实施例中，通过脉冲生成电路2411A和脉冲信号调整电路2411B，可以准确生成符合需求的截取脉冲信号，进而可以对目标时钟信号进行准确截取，提高了所生成的时钟信号的质量。
在另一个示例中，截取脉冲信号生成电路2411可以具体实现为脉冲生成电路2411A，相应地，可以将目标脉冲信号net1作为截取脉冲信号。通过本实例，可以快速生成截取脉冲信号，从而提高了目标时钟信号的生成速度。且简化了电路结构，降低了电路成本。
需要说明的是，截取脉冲信号生成电路2411还可以实现为其他能够生成用于进行时钟信号截取的截取脉冲信号的电路、装置或者功能模块，对此不作具体限制。
对于第一时钟信号截取电路241中的截取时钟信号生成电路2412，其包括截取脉冲信号输入端、待截取时钟信号输入端和截取时钟输出端。截取脉冲信号输入端2412与截取脉冲输出端2411连接，待截取时钟信号输入端用于获取待截取时钟信号（第一时钟信号截取电路241中为初始时钟信号C0），截取时钟信号生成电路用于根据截取脉冲信号P1截取初始时钟信号C0（第一时钟信号截取电路241的待截取时钟信号）的至少部分，生成第一截取时钟信号C2，并通过截取时钟输出端输出第一截取时钟信号C2。
在一个示例中，图17示出了本公开实施例提供的一种示例性的截取时钟信号生成电路的电路示意图。如图17所示，第一时钟信号截取电路241中的截取时钟信号生成电路2412可以包括第六或非门NOR6和第八非门NOT8。其中，第六或非门的一端接收截取脉冲信号P1的取反信号（在截取脉冲信号P1的有效电平为低电平的情况下），另一端接收初始时钟信号C0（第一时钟信号截取电路241的待截取时钟信号），在截取脉冲信号P1的取反信号为高电平时，第八非门NOT8输出截取得到的时钟信号。需要说明的是，在截取脉冲信号P1的有效电平为高电平的情况下，第一时钟信号截取电路第六或非门的一端接收截取脉冲信号P1的原值信号。
需要说明的是，截取时钟信号生成电路2412还可以实现为其他能够具有信号截取功能的电路、装置或者功能模块，对此不作具体限制。
通过截取脉冲信号生成电路2411和截取时钟信号生成电路2412，可以对时钟信号进行准确截取，从而提高了目标时钟信号的精度。
在另一个实施例中，图18示出了本公开实施例提供的一种示例性的信号屏蔽电路的电路示意图。如图18所示，第一时钟信号截取电路241还可以包括信号屏蔽电路2413。信号屏蔽电路2413的输入端连接截取脉冲信号生成电路的输出端，用于接收模式信号CONTI_MODE和截取脉冲信号P1。信号屏蔽电路的输出端用于连接时钟信号截取电路的输入端，用于基于模式信号CONTI_MODE屏蔽或输出截取脉冲信号。示例性地，当模式信号CONTI_MODE处于有效电平时，可以屏蔽截取脉冲信号。在模式信号CONTI_MODE处于无效电平，可以输出截取脉冲信号的取反信号或者原值信号。
在一个具体的示例中，继续参见图18，信号屏蔽电路2413可以包括第七或非门NOR7。相应地，模式信号CONTI_MODE的有效电平为高电平，无效电平为低电平。比如，可以在模式信号CONTI_MODE处于低电平时，输出截取脉冲信号的取反信号。通过信号屏蔽电路2414，可以通过模式信号CONTI_MODE来有效控制时钟信号的截取过程，提高了时钟信号生成过程的控制精度。
需要说明的是，信号屏蔽电路2413还可以采用其他具有信号屏蔽功能的电路、装置或功能模块，对此不作具体限制。
在介绍了第一时钟信号截取电路241之后，接下来继续对第二时钟信号截取电路242进行说明。
对于第二时钟信号截取电路242，与第一时钟信号截取电路241、命令解码电路22和计数电路23连接，用于根据内部命令信号X2和第二计数信号X4截取第一截取时钟信号C2的至少部分，生成目标时钟信号Cx。
对于目标时钟信号Cx，在一个示例中，可以对第一截取时钟信号C2进行截取，生成目标时钟信号Cx。在另一个示例中，可以对初始时钟信号C0进行截取，生成目标时钟信号Cx。
在一些实施例中，不同命令的目标时钟信号Cx的时钟周期数不同，相应地，不同命令对应的N不同。比如，对于需要168tCK的WRA命令，其目标时钟信号可以包括256tCK，相应地，N可以为9。又比如，对于需要16tCK的MRW，其目标时钟信号可以包括16 tCK或者32tCK，相应地，N可以为5或者6。
在一个实施例中，第二时钟信号截取电路242可以包括截取脉冲信号生成电路2411和截取时钟信号生成电路2412。
对于第二时钟信号截取电路242中的截取脉冲信号生成电路2411，包括命令信号输入端、计数信号输入端和截取脉冲输出端。其中，命令信号输入端用于获取内部命令信号X2，计数信号输入端用于获取第二计数信号X4。截取脉冲信号生成电路2411用于根据命令信号输入端获取的信号（即内部命令信号X2）和计数信号输入端获取的信号（即第二计数信号X4），生成截取脉冲信号P1。
对于第二时钟信号截取电路242中的截取时钟信号生成电路2412，包括截取脉冲信号输入端、待截取时钟信号输入端和截取时钟输出端。截取脉冲信号输入端2412与截取脉冲输出端2411连接，待截取时钟信号输入端用于获取第一截取时钟信号C2（又或者可以获取初始时钟信号C0），截取时钟信号生成电路用于根据截取脉冲信号P1截取待截取时钟信号输入端获取的第一截取时钟信号C2（又或者可以获取初始时钟信号C0）的至少部分，生成目标时钟信号Cx，并通过截取时钟输出端输出目标时钟信号Cx。需要说明的是，截取脉冲信号生成电路2411和截取时钟信号生成电路2412的具体内容可以参见本公开实施例上述部分的相关描述，对此不再赘述。
通过本公开实施例的第一时钟信号截取电路241和第二时钟信号截取电路242，可以在通过第一计数信号X3截取得到的第一截取时钟信号的基础上利用第二计数信号X4进一步截取出目标时钟信号的方式，能够进一步减少目标时钟信号中的多余周期时钟，从而进一步避免了命令操作时因时钟周期与命令不匹配所产生的多余周期时钟不停翻转对存储器的动态损耗，从而进一步降低了存储器的动态损耗。需要说明的是，本公开实施例的时钟信号截取电路还可以实现为其他能够截取得到目标时钟信号的电路、装置或者功能模块，对此不作赘述。
在一些实施例中，时钟信号生成电路还包括置位信号生成电路25。
在置位信号生成电路25用于对第二计数电路的第二触发器置位的情况下，置位信号生成电路25用于根据预解码命令信号和复位信号RESET，生成第二触发器的置位信号。示例性地，图19示出了本公开实施例提供的时钟信号生成电路的第一部分电路的示意图。如图19所示，置位信号生成电路25可以包括第七或非门NOR7和第九非门NOT9，以生成第二触发器置位信号RESD_E/O_1。
在置位信号生成电路25用于对第三计数电路的第三触发器置位的情况下，置位信号生成电路25用于根据内部命令信号和复位信号RESET，生成第三触发器的置位信号。示例性地，图20示出了本公开实施例提供的时钟信号生成电路的第二部分电路的示意图，如图20所示，置位信号生成电路25可以根据内部命令信号生成第三触发器置位信号RESD_E/O。
本公开实施例所提供的时钟信号生成电路，在基于命令预解码电路对命令的部分命令位解码得到的预解码命令，以及基于命令解码电路解析得到内部命令信号，以及通过计数电路对初始时钟信号进行时钟周期的计数生成第一计数信号和第二计数信号之后，由于预解码命令信号、内部命令信号与命令相关，以及由于第一计数信号和第二计数信号是对初始时钟信号计数得到的，可以根据预解码命令信号、内部命令信号、以及第一计数信号的计数结果和第二计数信号的计数结果，截取初始时钟信号的部分，得到与命令相匹配的目标时钟信号。由于各命令的目标时钟信号能够与各命令相匹配，相较于各命令采用同一时钟信号的技术方案，避免了命令操作时因时钟周期与命令不匹配所产生的多余周期时钟不停翻转对存储器的动态损耗，从而降低了存储器的动态损耗。
在一些实施例中，请一并参阅图19和图20，以WR命令为例，第一部分电路用于根据初始时钟信号PCLK_E/O生成第一截取时钟信号PCLK_E/O_1。其中，第二计数控制电路237与第二计数电路235连接。第二部分电路用于根据第一截取时钟信号PCLK_E/O_1生成目标时钟信号PCLK_WR_E/O。其中，第三计数控制电路238与第三计数电路236连接。其中，第一部分电路和第二部分电路的各组成电路可以参见本公开实施例上述部分的相关描述，对此不再赘述。
以及，需要说明的是，图19和图20示出的是第一计数信号和第二计数信号由不同计数器电路产生的情况下的电路示意图。当第一计数信号和第二计数信号由同一计数电路产生时，第二部分电路可以不包括第三计数电路236、与第三计数电路236连接的第三计数控制电路238、输出信号调修电路233和信号驱动模块234。相应地，可以由第二计数电路235向第二时钟信号截取电路242提供第二计数信号。
在一个实施例中，命令解码电路还可以包括解码控制电路221。解码控制电路221还可以接收解码控制信号。其中，解码控制信号用于指示开启或者关闭解码。以及，在解码控制信号指示开启解码的情况下，向时钟信号截取电路提供内部命令信号。示例性地，解码控制信号可以与预解码控制信号相同，比如同为控制信号TMF_CLK_GATING_OFF。
在一个示例中，继续参见图20，解码控制电路221可以包括第八或非门NOR8和第十非门NOT10。其中，第八或非门NOR8的第一输入端用于接收解码控制信号，第八或非门NOR8的第二输入端用于接收内部命令信号WR_E/O。第八或非门NOR8的输出端与第十非门NOT10的输入端连接。
基于同一发明构思，本公开实施例中还提供了一种时钟信号生成方法，如下面的实施例所示。
图21示出本公开实施例中一种时钟信号生成方法的流程示意图，如图21所示，该时钟信号生成方法包括S2110至S2130。
S2110，命令解码电路对输入命令进行解码得到内部命令信号。
S2120，计数电路基于初始时钟信号进行时钟周期的计数，生成计数信号。
S2130，时钟信号截取电路根据内部命令信号、计数信号对初始时钟信号进行截取，得到目标时钟信号。
在一些实施例中，在步骤S2110之前，时钟信号生成方法还可以包括步骤D1。步骤D1，命令预解码电路对命令中的部分命令位进行解码得到预解码命令信号。
在一个实施例中，步骤D1包括步骤D11和步骤D12。
步骤D11，每个命令预解码子电路对命令预解码得到一个预解码命令子信号。
步骤D12，预解码命令子信号处理电路合并多个预解码命令子信号生成预解码命令信号。
在一些实施例中，S2120可以具体包括：计数电路基于初始时钟信号进行时钟周期的计数，生成第一计数信号和第二计数信号。相应地，S2130可以具体包括：根据预解码命令信号、内部命令信号、第一计数信号和第二计数信号对初始时钟信号进行截取，得到目标时钟信号。
在一些实施例中，S2130包括步骤D21和步骤D22。
步骤D21，第一时钟信号截取电路根据预解码命令信号和第一计数信号截取初始时钟信号的至少部分，生成第一截取时钟信号。
步骤D22，第二时钟信号截取电路，根据内部命令信号和第二计数信号截取第一截取时钟信号的至少部分，生成目标时钟信号。
在一些实施例中，步骤D21包括步骤D211至步骤D213。
步骤D211，截取脉冲信号生成电路获取预解码命令信号和第一计数信号。
步骤D212，截取脉冲信号生成电路根据预解码命令信号和第一计数信号生成截取脉冲信号。
步骤D213，截取时钟信号生成电路获取初始时钟信号，根据截取脉冲信号截取初始时钟信号的至少部分，生成第一截取时钟信号，并通过截取时钟输出端输出第一截取时钟信号。
在一个实施例中，步骤D212包括步骤D2121和步骤D2122。
步骤D2121，脉冲生成电路根据预解码命令信号和第一计数信号生成目标脉冲信号。
步骤D2122，脉冲信号调整电路根据初始时钟信号调整目标脉冲信号的脉冲宽度，将宽度调整后的目标脉冲信号作为截取脉冲信号。
在一个示例中，步骤D2122包括：脉冲拓展子电路利用脉冲拓展信号对目标脉冲信号的有效电平起始时刻进行前调，生成时刻前调后的目标脉冲信号；脉冲调整子电路根据初始时钟信号调整时刻前调后的目标脉冲信号的脉冲宽度，得到周期完整的截取脉冲信号。
在一个实施例中，步骤D212与步骤D213之间，还包括步骤D214。
步骤D214，信号屏蔽电路接收模式信号和截取脉冲信号，以基于模式信号屏蔽或向时钟信号截取电路输出截取脉冲信号。
在一些实施例中，步骤D22包括步骤D221至步骤D223。
步骤D221，截取脉冲信号生成电路获取内部命令信号和第二计数信号。
步骤D222，截取脉冲信号生成电路根据内部命令信号和第二计数信号生成截取脉冲信号。
步骤D223，截取时钟信号生成电路获取第一截取时钟信号（或者初始时钟信号），根据截取脉冲信号截取第一截取时钟信号（或者初始时钟信号）的至少部分，生成目标时钟信号，并通过截取时钟输出端输出目标时钟信号。
在一个实施例中，步骤D222包括步骤D2221和步骤D2222。
步骤D2221，脉冲生成电路根据内部命令信号和第二计数信号生成目标脉冲信号。
步骤D2222，脉冲信号调整电路根据第一截取时钟信号（或者初始时钟信号）调整目标脉冲信号的脉冲宽度，将宽度调整后的目标脉冲信号作为截取脉冲信号。
在一个示例中，步骤D2222包括：脉冲拓展子电路利用脉冲拓展信号对目标脉冲信号的有效电平起始时刻进行前调，生成时刻前调后的目标脉冲信号；脉冲调整子电路根据第一截取时钟信号（或者初始时钟信号）调整时刻前调后的目标脉冲信号的脉冲宽度，得到周期完整的截取脉冲信号。
在一个实施例中，步骤D222与步骤D223之间，还包括步骤D224。步骤D224，信号屏蔽电路接收模式信号和截取脉冲信号，以基于模式信号屏蔽或向时钟信号截取电路输出截取脉冲信号。
在一些实施例中，S2130包括步骤D23。步骤D23，第一时钟信号截取电路根据预解码命令信号和第一计数信号截取初始时钟信号的至少部分，得到目标时钟信号。
在一些实施例中，在计数电路包括第一计数电路的情况下，时钟信号生成方法还包括步骤D31。步骤D31，第一计数控制电路接收初始时钟信号、第M级第一触发器的输出信号，在第M级第一触发器的输出信号处于第一电平时，启动第一计数电路基于初始时钟信号进行计数；以及，在第M级第一触发器的输出信号处于第二电平时，控制第一计数电路停止计数。
在一些实施例中，在计数电路包括第二计数电路的情况下，时钟信号生成方法还包括步骤D32。步骤D32，第二计数控制电路接收初始时钟信号和第M级第二触发器的输出信号，在第M级第二触发器的输出信号处于第一电平时，启动第二计数电路基于初始时钟信号进行计数；以及，在第M级第二触发器的输出信号处于第二电平时，控制第二计数电路停止计数。
在一些实施例中，在计数电路包括第三计数电路的情况下，时钟信号生成方法还包括步骤D33。步骤D33，第三计数控制电路接收第一截取时钟信号和第N级第三触发器的输出信号，在第N级第三触发器的输出信号处于第一电平时，启动第N级第三触发器的输出信号基于第一截取时钟信号进行计数；以及，在第N级第三触发器的输出信号处于第二电平时，控制第二计数电路停止计数。
需要说明的是，图21所示的时钟信号生成方法可以由图4至图20所示的装置实施例中的各个实施例实现，并且实现图4至图20所示的装置实施例中的各个效果，在此不做赘述。
本公开实施例所提供的时钟信号生成方法，在基于命令预解码电路对命令的部分命令位解码得到的预解码命令，以及基于命令解码电路解析得到内部命令信号，以及通过计数电路对初始时钟信号进行时钟周期的计数生成第一计数信号和第二计数信号之后，由于预解码命令信号、内部命令信号与命令相关，以及由于第一计数信号和第二计数信号是对初始时钟信号计数得到的，可以根据预解码命令信号、内部命令信号、以及第一计数信号的计数结果和第二计数信号的计数结果，截取初始时钟信号的部分，得到与命令相匹配的目标时钟信号。由于各命令的目标时钟信号能够与各命令操作时间相匹配，相较于各命令采用同一时钟信号的技术方案，避免了命令操作时因时钟周期与命令不匹配所产生的多余周期时钟不停翻转对存储器的动态损耗，从而降低了存储器的动态损耗。
基于同一发明构思，本公开实施例中还提供了另一种时钟信号生成方法，如下面的实施例。
图22示出本公开实施例中另一种时钟信号生成方法的流程示意图，如图22所示，该时钟信号生成方法包括S2210至S2260。
S2210，对命令中的部分命令位进行解码得到预解码命令信号。需要说明的是，可以由上述命令解码电路实现S2210，S2210的具体内容可以参见本公开实施例上述部分对上述命令解码电路的相关描述，对此不再赘述。
S2220，基于初始时钟信号进行时钟周期的计数，生成第一计数信号。需要说明的是，可以由上述第一计数电路或第二计数电路实现S2220，S2220的具体内容可以参见本公开实施例上述部分对上述第一计数电路和第二计数电路的相关描述，对此不再赘述。
S2230，根据预解码命令信号和第一计数信号对初始时钟信号进行截取，得到第一截取时钟信号。需要说明的是，可以由上述第一时钟信号截取电路实现S2230，S2230的具体内容可以参见本公开实施例上述部分对第一时钟信号截取电路的相关描述，对此不再赘述。
S2240，对命令进行解码得到内部命令信号。需要说明的是，可以由上述命令解码电路实现S2240，S2240的具体内容可以参见本公开实施例上述部分对命令解码电路的相关描述，对此不再赘述。
S2250，基于初始时钟信号进行时钟周期的计数，生成第二计数信号。需要说明的是，可以由上述第一计数电路或第三计数电路实现S2250，S2250的具体内容可以参见本公开实施例上述部分对第一计数电路和第三计数电路的相关描述，对此不再赘述。
S2260，根据内部命令信号和第二计数信号对第一截取时钟信号进行截取，得到目标时钟信号。需要说明的是，可以由上述第二时钟信号截取电路实现S2260，S2260的具体内容可以参见本公开实施例上述部分对第一时钟信号截取电路的相关描述，对此不再赘述。
本公开实施例所提供的时钟信号生成方法，在基于命令预解码电路对命令的部分命令位解码得到的预解码命令，以及基于命令解码电路解析得到内部命令信号，以及通过计数电路对初始时钟信号进行时钟周期的计数生成第一计数信号和第二计数信号之后，由于预解码命令信号、内部命令信号与命令相关，以及由于第一计数信号和第二计数信号是对初始时钟信号计数得到的，可以根据预解码命令信号、内部命令信号、以及第一计数信号的计数结果和第二计数信号的计数结果，截取初始时钟信号的部分，得到与命令相匹配的目标时钟信号。由于各命令的目标时钟信号能够与各命令操作时间相匹配，相较于各命令采用同一时钟信号的技术方案，避免了命令操作时因时钟周期与命令不匹配所产生的多余周期时钟不停翻转对存储器的动态损耗，从而降低了存储器的动态损耗。
基于同一发明构思，本公开实施例中还提供了一种半导体存储器。该半导体存储器可以包括存储模块和时钟信号生成电路。其中，存储模块可以包括多个存储阵列（bank）。以及本公开上述任一实施例所提供的时钟信号生成电路20。其中，时钟信号生成电路20的具体内容可以参见本公开实施例上述部分结合图4-图8的相关描述，对此不再赘述。其中，该半导体存储器的具体内容可以参见本公开实施例上述部分的相关说，对此不再赘述。
本公开实施例所提供的半导体存储器，在基于命令预解码电路对命令的部分命令位解码得到的预解码命令，以及基于命令解码电路解析得到内部命令信号，以及通过计数电路对初始时钟信号进行时钟周期的计数生成第一计数信号和第二计数信号之后，由于预解码命令信号、内部命令信号与命令相关，以及由于第一计数信号和第二计数信号是对初始时钟信号计数得到的，可以根据预解码命令信号、内部命令信号、以及第一计数信号的计数结果和第二计数信号的计数结果，截取初始时钟信号的部分，得到与命令相匹配的目标时钟信号。由于各命令的目标时钟信号能够与各命令操作时间相匹配，相较于各命令采用同一时钟信号的技术方案，避免了命令操作时因时钟周期与命令不匹配所产生的多余周期时钟不停翻转对存储器的动态损耗，从而降低了半导体存储器的动态损耗。
基于同一发明构思，本公开实施例中还提供了一种电子设备。该电子设备可以包括本公开上述任一实施例所提供的存储器。存储器的具体内容可以参见本公开实施例上述部分的相关描述，对此不再赘述。其中，本公开实施例的电子设备可以是装载有存储器的电子设备，示例性地，电子设备可以是移动终端、电脑、服务器、虚拟现实设备、物联网设备等。
本公开实施例所提供的电子设备，在基于命令预解码电路对命令的部分命令位解码得到的预解码命令，以及基于命令解码电路解析得到内部命令信号，以及通过计数电路对初始时钟信号进行时钟周期的计数生成第一计数信号和第二计数信号之后，由于预解码命令信号、内部命令信号与命令相关，以及由于第一计数信号和第二计数信号是对初始时钟信号计数得到的，可以根据预解码命令信号、内部命令信号、以及第一计数信号的计数结果和第二计数信号的计数结果，截取初始时钟信号的部分，得到与命令相匹配的目标时钟信号。由于各命令的目标时钟信号能够与各命令操作时间相匹配，相较于各命令采用同一时钟信号的技术方案，避免了命令操作时因时钟周期与命令不匹配所产生的多余周期时钟不停翻转对存储器的动态损耗，从而降低了存储器的动态损耗。
需要明确的是，本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同或相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。其中方法实施例描述得比较简单，相关之处请参见系统实施例的说明部分。本公开并不局限于上文所描述并在图中示出的特定步骤和结构。本领域的技术人员可以在领会本公开的精神之后，作出各种改变、修改和添加，或者改变步骤之间的顺序。并且，为了简明起见，这里省略对已知方法技术的详细描述。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。
因此，本公开的保护范围应以权利要求的保护范围为准本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (14)

1.一种时钟信号生成电路，其特征在于，所述电路包括：
命令预解码电路，用于对命令中的部分命令位进行解码得到预解码命令信号；
命令解码电路，用于对所述命令进行解码得到内部命令信号；
计数电路，用于基于初始时钟信号进行时钟周期的计数，生成第一计数信号和第二计数信号；
时钟信号截取电路，与所述命令预解码电路、所述命令解码电路和所述计数电路连接，用于根据所述预解码命令信号、所述内部命令信号、所述第一计数信号和所述第二计数信号对所述初始时钟信号进行截取，得到目标时钟信号。
2.根据权利要求1所述的电路，其特征在于，所述计数电路包括：
第一计数电路，包括M级第一触发器，其中，第i级第一触发器的输出信号在所述初始时钟信号的第p×+1个触发沿发生一次信号翻转，i为小于或等于M的任意正整数，p为任意正整数；/>
其中，第M级第一触发器的输出信号为所述第一计数信号；第N级第一触发器的输出信号为所述第二计数信号，M和N为大于或等于1的整数，M大于或等于N，
其中，和均大于或等于所述命令所需的时钟周期数。/>
3.根据权利要求1所述的电路，其特征在于，所述计数电路包括：
第二计数电路，包括M级第二触发器，其中，第j级第二触发器的输出信号在所述初始时钟信号的第p×+1个触发沿发生一次信号翻转，所述第M级第二触发器的输出信号为所述第一计数信号，j为小于或等于M的任意正整数，p为任意正整数；/>
第三计数电路，包括N级第三触发器，其中，第k级第三触发器的输出信号在所述初始时钟信号的第p×+1个触发沿发生一次信号翻转，所述第N级第三计数器的输出信号为所述第二计数信号，k为小于或等于N的任意正整数，M和N为大于或等于1的整数，N小于或等于M，/>
其中，和均大于或等于所述命令所需的时钟周期数。/>
4.根据权利要求2或3所述的电路，其特征在于，所述时钟信号截取电路包括第一时钟信号截取电路和第二时钟信号截取电路，其中，
所述第一时钟信号截取电路，与所述命令预解码电路和所述计数电路连接，用于根据所述预解码命令信号和所述第一计数信号截取所述初始时钟信号的至少部分，生成第一截取时钟信号；
所述第二时钟信号截取电路，与所述第一时钟信号截取电路、所述命令解码电路和所述计数电路连接，用于根据所述内部命令信号和第二计数信号截取所述第一截取时钟信号的至少部分，生成所述目标时钟信号。
5.根据权利要求4所述的电路，其特征在于，所述第一时钟信号截取电路和/或第二时钟信号截取电路包括截取脉冲信号生成电路和截取时钟信号生成电路，其中，
所述截取脉冲信号生成电路，包括命令信号输入端、计数信号输入端和截取脉冲输出端，所述命令信号输入端用于获取所述预解码命令信号或内部命令信号，所述计数信号输入端用于获取所述第一计数信号或第二计数信号，所述截取脉冲信号生成电路用于根据所述命令信号输入端获取的信号和所述计数信号输入端获取的信号，生成截取脉冲信号，
所述截取时钟信号生成电路，包括截取脉冲信号输入端、待截取时钟信号输入端和截取时钟输出端，所述截取脉冲信号输入端与所述截取脉冲输出端连接，所述待截取时钟信号输入端用于获取所述初始时钟信号或所述第一截取时钟信号，所述截取时钟信号生成电路用于根据所述截取脉冲信号截取所述待截取时钟信号输入端获取的信号的至少部分，生成所述第一截取时钟信号或所述目标时钟信号，并通过所述截取时钟输出端输出所述第一截取时钟信号或所述目标时钟信号。
6.根据权利要求5所述的电路，其特征在于，
所述截取脉冲信号生成电路包括：
脉冲生成电路，用于根据所述截取脉冲信号生成电路的命令信号输入端获取的信号和所述截取脉冲信号生成电路的计数信号输入端获取的信号生成目标脉冲信号，所述目标脉冲信号的有效电平起始时刻基于所述截取脉冲信号生成电路的命令信号输入端获取的信号的跳变沿产生，所述目标脉冲信号的有效电平的结束时刻基于所述截取脉冲信号生成电路的计数信号输入端获取的信号的跳变沿产生；
脉冲信号调整电路，与所述脉冲生成电路连接，用于根据所述待截取时钟信号输入端获取的信号，调整所述目标脉冲信号的脉冲宽度，将宽度调整后的所述目标脉冲信号作为所述截取脉冲信号。
7.根据权利要求6所述的电路，其特征在于，所述脉冲信号调整电路包括：
脉冲拓展子电路，用于利用脉冲拓展信号对所述目标脉冲信号的有效电平起始时刻进行前调，生成时刻前调后的所述目标脉冲信号；
脉冲调整子电路，与所述脉冲扩展子电路连接，用于根据所述待截取时钟信号输入端获取的信号调整所述时刻前调后的所述目标脉冲信号的脉冲宽度，得到周期完整的所述截取脉冲信号。
8.根据权利要求5所述的电路，其特征在于，
对于第一时钟信号截取电路和第二时钟信号截取电路中的任一时钟信号截取电路，
所述任一时钟信号截取电路，包括：
信号屏蔽电路，所述信号屏蔽电路的输入端连接所述截取脉冲信号生成电路的输出端，用于接收模式信号和所述截取脉冲信号；所述信号屏蔽电路的输出端用于连接所述时钟信号截取电路的输入端，用于基于所述模式信号屏蔽或输出所述截取脉冲信号。
9.根据权利要求1所述的电路，其特征在于，所述命令预解码电路包括：
多个命令预解码子电路，不同的所述命令预解码子电路之间针对不同数量/位置的命令位进行解码，每一命令预解码子电路用于对所述命令预解码得到一个预解码命令子信号；
预解码命令子信号处理电路，与所述多个命令预解码子电路连接，用于合并多个所述预解码命令子信号生成所述预解码命令信号。
10.根据权利要求2所述的电路，其特征在于，所述计数电路还包括：
第一计数控制电路，与所述第一计数电路连接，用于接收所述初始时钟信号、所述第M级第一触发器的输出信号，用于在所述第M级第一触发器的输出信号处于第一电平时，启动所述第一计数电路基于所述初始时钟信号进行计数；以及，在所述第M级第一触发器的输出信号处于第二电平时，控制所述第一计数电路停止计数。
11.根据权利要求3所述的电路，其特征在于，所述计数电路还包括：第二计数控制电路和/或第三计数控制电路，其中，
所述第二计数控制电路，与所述第二计数电路连接，用于接收所述初始时钟信号和所述第M级第二触发器的输出信号，用于在所述第M级第二触发器的输出信号处于第一电平时，启动所述第二计数电路基于所述初始时钟信号进行计数；以及，在所述第M级第二触发器的输出信号处于第二电平时，控制所述第二计数电路停止计数；
所述第三计数控制电路，与所述第三计数电路连接，用于接收第一截取时钟信号和所述第N级第三触发器的输出信号，用于在所述第N级第三触发器的输出信号处于第一电平时，启动所述第N级第三触发器的输出信号基于所述第一截取时钟信号进行计数；以及，在所述第N级第三触发器的输出信号处于第二电平时，控制所述第二计数电路停止计数。
12.一种存储器，其特征在于，包括如权利要求1-11任一项所述的时钟信号生成电路。
13.一种时钟信号生成方法，其特征在于，包括：
命令预解码电路对命令中的部分命令位进行解码得到预解码命令信号；
命令解码电路对输入命令进行解码得到内部命令信号；
计数电路基于初始时钟信号进行时钟周期的计数，生成计数信号；
时钟信号截取电路根据所述预解码命令信号、所述内部命令信号、所述计数信对所述初始时钟信号进行截取，得到目标时钟信号。
14.一种时钟信号生成方法，其特征在于，包括：
对命令中的部分命令位进行解码得到预解码命令信号；
基于初始时钟信号进行时钟周期的计数，生成第一计数信号；
根据所述预解码命令信号和所述第一计数信号对所述初始时钟信号进行截取，得到第一截取时钟信号；
对所述命令进行解码得到内部命令信号；
基于初始时钟信号进行时钟周期的计数，生成第二计数信号；
根据所述内部命令信号和第二计数信号对所述第一截取时钟信号进行截取，得到目标时钟信号。
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Correct: Claims 1-14 submitted on April 26, 2024

False: Claims 1-14 submitted on September 4, 2023

Number: 48-02

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Volume: 39