JP2000207889A - シリアルメモリ - Google Patents
シリアルメモリInfo
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Abstract
(57)【要約】
【課題】 デバイスのメモリ容量によって外部から入力
するアドレスビット数を変更する必要がないシリアルメ
モリを提供する。 【解決手段】 入力データ信号８はコマンド情報,アド
レス情報およびデータ情報から成り，ビット単位にシリ
アル入力する。タイミング発生回路１はセレクト信号６
の立ち上り時点からのクロック信号７をカウントするこ
とにより，コマンド情報とデータ情報それぞれが入力デ
ータ信号８に現れるタイミングを判断して，コマンドタ
イミング信号１２とデータタイミング信号１４を発生す
る。コマンドレジスタ２はコマンドタイミング信号１２
とクロック信号７とにより，入力データ信号８からコマ
ンド情報を抽出し，リード・ライト制御信号を出力す
る。アドレスレジスタ３はアドレスアクティブ信号１０
とクロック信号７とにより，入力データ信号８からアド
レス情報を抽出し，パラレルデータに変換してメモリア
レイ５に供給する。
するアドレスビット数を変更する必要がないシリアルメ
モリを提供する。 【解決手段】 入力データ信号８はコマンド情報,アド
レス情報およびデータ情報から成り，ビット単位にシリ
アル入力する。タイミング発生回路１はセレクト信号６
の立ち上り時点からのクロック信号７をカウントするこ
とにより，コマンド情報とデータ情報それぞれが入力デ
ータ信号８に現れるタイミングを判断して，コマンドタ
イミング信号１２とデータタイミング信号１４を発生す
る。コマンドレジスタ２はコマンドタイミング信号１２
とクロック信号７とにより，入力データ信号８からコマ
ンド情報を抽出し，リード・ライト制御信号を出力す
る。アドレスレジスタ３はアドレスアクティブ信号１０
とクロック信号７とにより，入力データ信号８からアド
レス情報を抽出し，パラレルデータに変換してメモリア
レイ５に供給する。
Description
【０００１】
【発明の属する技術分野】本発明は入力データ信号がシ
リアルに入力するシリアルメモリに関し，特に，メモリ
容量に影響されない制御方式の改良に関する。
リアルに入力するシリアルメモリに関し，特に，メモリ
容量に影響されない制御方式の改良に関する。
【０００２】
【従来の技術】コマンド情報，アドレス情報およびデー
タ情報から成る入力データ信号がビット単位にシリアル
入力するシリアルメモリにアクセスする場合は，一般的
に，そのメモリ容量に応じて，入力するアドレス情報の
ビット数を変更する必要がある。
タ情報から成る入力データ信号がビット単位にシリアル
入力するシリアルメモリにアクセスする場合は，一般的
に，そのメモリ容量に応じて，入力するアドレス情報の
ビット数を変更する必要がある。
【０００３】ところが，近年，メモリチップの高集積化
が進展した結果，チップ当りのメモリ容量が大きくな
り,また標準化の観点からも，これまでのメモリチップ
を２倍，４倍のメモリチップで代替することも少なくな
区なった。しかし，そのような場合であっても，シリア
ルメモリを制御するハードウェア及びソフトウェアに影
響を及ばさず，これらを変更することなく，そのまま使
用できることが望まれる。
が進展した結果，チップ当りのメモリ容量が大きくな
り,また標準化の観点からも，これまでのメモリチップ
を２倍，４倍のメモリチップで代替することも少なくな
区なった。しかし，そのような場合であっても，シリア
ルメモリを制御するハードウェア及びソフトウェアに影
響を及ばさず，これらを変更することなく，そのまま使
用できることが望まれる。
【０００４】この要請に応えるために，例えば，特開平
４−３３６３４６号公報に示されているように，シリア
ルＥ２ＰＲＯＭ内部で必要なアドレスビット数とは無関
係に，固定した数のアドレスビットを入力する方式が提
案されている。
４−３３６３４６号公報に示されているように，シリア
ルＥ２ＰＲＯＭ内部で必要なアドレスビット数とは無関
係に，固定した数のアドレスビットを入力する方式が提
案されている。
【０００５】図５は，このような従来のメモリ容量に影
響されないシリアルＥ２ＰＲＯＭの回路の一例を示すブ
ロック図である。
響されないシリアルＥ２ＰＲＯＭの回路の一例を示すブ
ロック図である。
【０００６】図５において，タイミング発生回路１−２
は，外部から入力するセレクト信号６とクロック信号７
とから生成したタイミング信号１２，１３，１４をそれ
ぞれコマンドレジスタ２−２，アドレスレジスタ３−２
及びデータレジスタ４−２に供給する。
は，外部から入力するセレクト信号６とクロック信号７
とから生成したタイミング信号１２，１３，１４をそれ
ぞれコマンドレジスタ２−２，アドレスレジスタ３−２
及びデータレジスタ４−２に供給する。
【０００７】コマンドレジスタ２−２は，入力されたコ
マンドタイミング信号１２，クロック信号７及び入力デ
ータ信号８からリード動作命令とライト動作命令を判別
してメモリアレイ５−２及びデータレジスタ４−２に供
給する。また，アドレスレジスタ３−２は，アドレスタ
イミング信号１３とクロック信号７とにより，入力デー
タ信号８をメモリアレイ５−２に供給するパラレルのア
ドレス信号に変換する。
マンドタイミング信号１２，クロック信号７及び入力デ
ータ信号８からリード動作命令とライト動作命令を判別
してメモリアレイ５−２及びデータレジスタ４−２に供
給する。また，アドレスレジスタ３−２は，アドレスタ
イミング信号１３とクロック信号７とにより，入力デー
タ信号８をメモリアレイ５−２に供給するパラレルのア
ドレス信号に変換する。
【０００８】また，データレジスタ４−２は，コマンド
レジスタ２−２から供給された制御信号がライトモード
を示すものである場合は，データタイミング信号１４と
クロック信号７とにより，で入力データ信号８をメモリ
アレイ５−２に供給するパラレルデータ信号に変換し，
リードモードを示すものである場合は，その逆に，メモ
リアレイ５−２からのパラレルデータをシリアルデータ
に変換して出力データ信号９として外部へ出力する。
レジスタ２−２から供給された制御信号がライトモード
を示すものである場合は，データタイミング信号１４と
クロック信号７とにより，で入力データ信号８をメモリ
アレイ５−２に供給するパラレルデータ信号に変換し，
リードモードを示すものである場合は，その逆に，メモ
リアレイ５−２からのパラレルデータをシリアルデータ
に変換して出力データ信号９として外部へ出力する。
【０００９】次に，動作について説明する。図６は，メ
モリ容量に影響されない図５のシリアルＥ２ＰＲＯＭの
動作を示すタイミングチャートである。シリアルＥ２Ｐ
ＲＯＭの動作にはライト動作とリード動作があるが，こ
こで説明する内容は，動作モードによる相違はないので
ライト動作について説明する。
モリ容量に影響されない図５のシリアルＥ２ＰＲＯＭの
動作を示すタイミングチャートである。シリアルＥ２Ｐ
ＲＯＭの動作にはライト動作とリード動作があるが，こ
こで説明する内容は，動作モードによる相違はないので
ライト動作について説明する。
【００１０】シリアルＥ２ＰＲＯＭのメモリ容量が，ア
ドレス６ビットでデータ８ビットである場合には，図６
に示すように，外部からライト動作を示すコマンド情報
４ビット，アドレス情報８ビットおよびデータ情報８ビ
ットが，外部からビットシリアルな入力データ信号８と
してセレクト信号６及びクロック信号７と共に入力され
る。
ドレス６ビットでデータ８ビットである場合には，図６
に示すように，外部からライト動作を示すコマンド情報
４ビット，アドレス情報８ビットおよびデータ情報８ビ
ットが，外部からビットシリアルな入力データ信号８と
してセレクト信号６及びクロック信号７と共に入力され
る。
【００１１】図５のブロック図において，タイミング発
生回路１−２は，コマンド情報，アドレス情報及びデー
タ情報が入力データ信号８に現れるタイミングをセレク
ト信号６が立ち上がってからのクロック信号７のカウン
トで判断することができ，そのタイミング信号１２，１
３，１４を，それぞれコマンドレジスタ２−２，アドレ
スレジスタ３−２及びデータレジスタ４−２に供給す
る。
生回路１−２は，コマンド情報，アドレス情報及びデー
タ情報が入力データ信号８に現れるタイミングをセレク
ト信号６が立ち上がってからのクロック信号７のカウン
トで判断することができ，そのタイミング信号１２，１
３，１４を，それぞれコマンドレジスタ２−２，アドレ
スレジスタ３−２及びデータレジスタ４−２に供給す
る。
【００１２】コマンドレジスタ２−２は，コマンドタイ
ミング信号１２とクロック信号７とにより，入力データ
信号８からコマンド情報を抽出し，リード・ライト制御
信号をデータレジスタ４−２に供給する。アドレスレジ
スタ３−２は，アドレスタイミング信号１３とクロック
信号７とにより，入力データ信号８からアドレス情報を
抽出し，メモリアレイ５−２に６ビットのパラレルアド
レス信号を供給する。すなわち，入力されたシリアルの
アドレス情報８ビットの内の２ビットは，このシリアル
Ｅ２ＰＲＯＭでは不要であるため廃棄されることにな
る。
ミング信号１２とクロック信号７とにより，入力データ
信号８からコマンド情報を抽出し，リード・ライト制御
信号をデータレジスタ４−２に供給する。アドレスレジ
スタ３−２は，アドレスタイミング信号１３とクロック
信号７とにより，入力データ信号８からアドレス情報を
抽出し，メモリアレイ５−２に６ビットのパラレルアド
レス信号を供給する。すなわち，入力されたシリアルの
アドレス情報８ビットの内の２ビットは，このシリアル
Ｅ２ＰＲＯＭでは不要であるため廃棄されることにな
る。
【００１３】データレジスタ４−２は，データタイミン
グ信号１４とクロック信号７とにより，入力データ信号
８からデータ情報を抽出し，メモリアレイ５−２に８ビ
ットのパラレルデータ信号を供給する。
グ信号１４とクロック信号７とにより，入力データ信号
８からデータ情報を抽出し，メモリアレイ５−２に８ビ
ットのパラレルデータ信号を供給する。
【００１４】更に，コマンドレジスタ２−２からのライ
ト信号がメモリアレイ５−２に供給されて動作は完結す
る。
ト信号がメモリアレイ５−２に供給されて動作は完結す
る。
【００１５】次に、シリアルＥ２ＰＲＯＭのメモリ容量
をアドレス８ビットでデータ８ビットに変更した場合に
も同様に，図６に示すように，ライト動作を示すコマン
ド情報４ビット，アドレス情報８ビットおよびデータ情
報８ビットが，ビットシリアルな入力データ信号８とし
て，セレクト信号及びクロック信号と共に外部から入力
される。
をアドレス８ビットでデータ８ビットに変更した場合に
も同様に，図６に示すように，ライト動作を示すコマン
ド情報４ビット，アドレス情報８ビットおよびデータ情
報８ビットが，ビットシリアルな入力データ信号８とし
て，セレクト信号及びクロック信号と共に外部から入力
される。
【００１６】図５のブロック図において，タイミング発
生回路１−２は，コマンド情報，アドレス情報及びデー
タ情報が入力データ信号８に現れるタイミングをセレク
ト信号６が立ち上がってからのクロック信号７のカウン
トで判断することができ，そのタイミング信号１２，１
３，１４をそれぞれコマンドレジスタ２−２，アドレス
レジスタ３−２及びデータレジスタ４−２に供給する。
生回路１−２は，コマンド情報，アドレス情報及びデー
タ情報が入力データ信号８に現れるタイミングをセレク
ト信号６が立ち上がってからのクロック信号７のカウン
トで判断することができ，そのタイミング信号１２，１
３，１４をそれぞれコマンドレジスタ２−２，アドレス
レジスタ３−２及びデータレジスタ４−２に供給する。
【００１７】コマンドレジスタ２−２は，コマンドタイ
ミング信号１２とクロック信号７とにより，入力データ
信号８からコマンド情報を抽出し，リード・ライト制御
信号をデータレジスタ４−２に供給する。アドレスレジ
スタ３−２は，アドレスタイミング信号１３とクロック
信号７とにより，入力データ信号８からアドレス情報を
抽出し，メモリアレイ５−２に８ビットのパラレルアド
レス信号を供給する。すなわち，前述のアドレス６ビッ
トのメモリ容量が小さいデバイスで廃棄されていたシリ
アルのアドレス情報の上位２ビットも有効になる。
ミング信号１２とクロック信号７とにより，入力データ
信号８からコマンド情報を抽出し，リード・ライト制御
信号をデータレジスタ４−２に供給する。アドレスレジ
スタ３−２は，アドレスタイミング信号１３とクロック
信号７とにより，入力データ信号８からアドレス情報を
抽出し，メモリアレイ５−２に８ビットのパラレルアド
レス信号を供給する。すなわち，前述のアドレス６ビッ
トのメモリ容量が小さいデバイスで廃棄されていたシリ
アルのアドレス情報の上位２ビットも有効になる。
【００１８】データレジスタ４−２は，データタイミン
グ信号１４とクロック信号７とにより,入力データ信号
８からデータ情報を抽出し，メモリアレイ５−２に８ビ
ットのパラレルデータ信号を供給する。
グ信号１４とクロック信号７とにより,入力データ信号
８からデータ情報を抽出し，メモリアレイ５−２に８ビ
ットのパラレルデータ信号を供給する。
【００１９】更に，コマンドレジスタ２−２からのライ
ト信号がメモリアレイ５−２に供給されて動作は完結す
る。
ト信号がメモリアレイ５−２に供給されて動作は完結す
る。
【００２０】このように，異なったメモリ容量のシリア
ルＥ２ＰＲＯＭを全く同じ入力信号で制御することがで
きるので，制御するハードウェア及びソフトウェアを変
更することなく，メモリ容量を変更することができる。
ルＥ２ＰＲＯＭを全く同じ入力信号で制御することがで
きるので，制御するハードウェア及びソフトウェアを変
更することなく，メモリ容量を変更することができる。
【００２１】
【発明が解決しようとする課題】ところが，この従来技
術では，アドレス情報のビット数をあらかじめ多めに入
力するように取り決めをしておくため，取り決めたビッ
ト以上のアドレスが必要なメモリ容量のＥ２ＰＲＯＭに
は対応できない。例えば，アドレス情報のビット数を１
２ビットと決めた場合にアドレスビットが１３ビット必
要なシリアルＥ２ＰＲＯＭをビット１２で使用する場合
には対応できないというという問題がある。
術では，アドレス情報のビット数をあらかじめ多めに入
力するように取り決めをしておくため，取り決めたビッ
ト以上のアドレスが必要なメモリ容量のＥ２ＰＲＯＭに
は対応できない。例えば，アドレス情報のビット数を１
２ビットと決めた場合にアドレスビットが１３ビット必
要なシリアルＥ２ＰＲＯＭをビット１２で使用する場合
には対応できないというという問題がある。
【００２２】そこで，この問題点を解消しようとして，
アドレス情報のビット数を１３ビットと決めると，１２
ビットのメモリ容量のＥ２ＰＲＯＭには必要でない余分
なアドレス情報を入力することになるので，その分の無
駄な時間がかかるという問題が発生することになる。
アドレス情報のビット数を１３ビットと決めると，１２
ビットのメモリ容量のＥ２ＰＲＯＭには必要でない余分
なアドレス情報を入力することになるので，その分の無
駄な時間がかかるという問題が発生することになる。
【００２３】したがって，本発明の主な目的は，メモリ
容量に制限を設けることなく，同じ制御信号で制御でき
るシリアルメモリを提供することにある。
容量に制限を設けることなく，同じ制御信号で制御でき
るシリアルメモリを提供することにある。
【００２４】また，本発明の他の目的は，不要な情報で
アクセス時間を費やさないようにしたシリアルメモリを
提供することである。
アクセス時間を費やさないようにしたシリアルメモリを
提供することである。
【００２５】
【課題を解決するための手段】そのために，第１の本発
明のシリアルメモリは，コマンド情報,アドレス情報お
よびデータ情報から成りビット単位にシリアル入力する
入力データ信号ついて，前記アドレス情報が出力されて
いる期間を指定する信号を外部から入力するようにした
ことを特徴とする。
明のシリアルメモリは，コマンド情報,アドレス情報お
よびデータ情報から成りビット単位にシリアル入力する
入力データ信号ついて，前記アドレス情報が出力されて
いる期間を指定する信号を外部から入力するようにした
ことを特徴とする。
【００２６】また，第２の本発明のシリアルメモリは、
コマンド情報,アドレス情報およびデータ情報から成る
入力データ信号がビット単位にシリアル入力するシリア
ルメモリにおいて，基準時点からのクロック信号をカウ
ントすることにより，前記コマンド情報と前記データ情
報それぞれが前記入力データ信号に現れるタイミングを
判断して，コマンドタイミング信号とデータタイミング
信号を発生するタイミング発生回路と，前記コマンドタ
イミング信号と前記クロック信号とにより，前記入力デ
ータ信号から前記コマンド情報を抽出し，リード・ライ
ト制御信号を出力するコマンドレジスタと,前記アドレ
ス情報が出力されている期間を外部から指定する信号と
前記クロック信号とにより，前記入力データ信号から前
記アドレス情報を抽出し，パラレルデータに変換してメ
モリアレイに供給するアドレスレジスタと，前記データ
タイミング信号と前記クロック信号とにより，前記リー
ド・ライト制御信号に応じ,前記入力データ信号から前
記アドレス情報を抽出して，パラレルデータ変換して前
記メモリアレイに供給し，または前記メモリアレイから
読み出したパラレルデータをシリアルデータに変換して
外部に出力するデータレジスタとを有することを特徴と
する。
コマンド情報,アドレス情報およびデータ情報から成る
入力データ信号がビット単位にシリアル入力するシリア
ルメモリにおいて，基準時点からのクロック信号をカウ
ントすることにより，前記コマンド情報と前記データ情
報それぞれが前記入力データ信号に現れるタイミングを
判断して，コマンドタイミング信号とデータタイミング
信号を発生するタイミング発生回路と，前記コマンドタ
イミング信号と前記クロック信号とにより，前記入力デ
ータ信号から前記コマンド情報を抽出し，リード・ライ
ト制御信号を出力するコマンドレジスタと,前記アドレ
ス情報が出力されている期間を外部から指定する信号と
前記クロック信号とにより，前記入力データ信号から前
記アドレス情報を抽出し，パラレルデータに変換してメ
モリアレイに供給するアドレスレジスタと，前記データ
タイミング信号と前記クロック信号とにより，前記リー
ド・ライト制御信号に応じ,前記入力データ信号から前
記アドレス情報を抽出して，パラレルデータ変換して前
記メモリアレイに供給し，または前記メモリアレイから
読み出したパラレルデータをシリアルデータに変換して
外部に出力するデータレジスタとを有することを特徴と
する。
【００２７】また，第３の本発明のシリアルメモリは、
コマンド情報,アドレス情報およびデータ情報から成る
入力データ信号がビット単位にシリアル入力するシリア
ルメモリにおいて，基準時点からのクロック信号をカウ
ントすることにより，前記コマンド情報が前記入力デー
タ信号に現れるタイミングを判断して，コマンドタイミ
ング信号を発生するタイミング発生回路と，前記コマン
ドタイミング信号と前記クロック信号とにより，前記入
力データ信号から前記コマンド情報を抽出し，リード・
ライト制御信号を出力するコマンドレジスタと,前記ア
ドレス情報が出力されている期間を指定する外部から入
力する信号と前記クロック信号とにより，前記入力デー
タ信号から前記アドレス情報を抽出し，パラレルデータ
に変換してメモリアレイに供給するアドレスレジスタ
と，前記データ情報が出力されている期間を外部から指
定する信号と前記クロック信号とにより，前記リード・
ライト制御信号に応じ,前記入力データ信号から前記ア
ドレス情報を抽出して，パラレルデータ変換して前記メ
モリアレイに供給し，または前記メモリアレイから読み
出したパラレルデータをシリアルデータに変換して外部
に出力するデータレジスタとを有することを特徴とす
る。
コマンド情報,アドレス情報およびデータ情報から成る
入力データ信号がビット単位にシリアル入力するシリア
ルメモリにおいて，基準時点からのクロック信号をカウ
ントすることにより，前記コマンド情報が前記入力デー
タ信号に現れるタイミングを判断して，コマンドタイミ
ング信号を発生するタイミング発生回路と，前記コマン
ドタイミング信号と前記クロック信号とにより，前記入
力データ信号から前記コマンド情報を抽出し，リード・
ライト制御信号を出力するコマンドレジスタと,前記ア
ドレス情報が出力されている期間を指定する外部から入
力する信号と前記クロック信号とにより，前記入力デー
タ信号から前記アドレス情報を抽出し，パラレルデータ
に変換してメモリアレイに供給するアドレスレジスタ
と，前記データ情報が出力されている期間を外部から指
定する信号と前記クロック信号とにより，前記リード・
ライト制御信号に応じ,前記入力データ信号から前記ア
ドレス情報を抽出して，パラレルデータ変換して前記メ
モリアレイに供給し，または前記メモリアレイから読み
出したパラレルデータをシリアルデータに変換して外部
に出力するデータレジスタとを有することを特徴とす
る。
【００２８】さらに, 本発明のシリアルメモリの好まし
い実施の形態は,前記アドレス情報のビット数より多い
アドレスビット数を有するメモリアレイが内蔵されてい
るときには, 前記アドレス情報が出力されている期間を
指定する信号が解除された時に，不足分の上位アドレス
ビットを論理０に固定して前記メモリアレイに供給する
ことを特徴とする。
い実施の形態は,前記アドレス情報のビット数より多い
アドレスビット数を有するメモリアレイが内蔵されてい
るときには, 前記アドレス情報が出力されている期間を
指定する信号が解除された時に，不足分の上位アドレス
ビットを論理０に固定して前記メモリアレイに供給する
ことを特徴とする。
【００２９】端的には，本発明によるシリアルメモリ
は，アドレスアクティブ信号入力端子（図１の１０）を
設けたことを特徴としている。このアドレスアクティブ
信号は，シリアルデータ信号にアドレス情報が含まれる
期間を指定することができる。
は，アドレスアクティブ信号入力端子（図１の１０）を
設けたことを特徴としている。このアドレスアクティブ
信号は，シリアルデータ信号にアドレス情報が含まれる
期間を指定することができる。
【００３０】従って，Ｅ２ＰＲＯＭデバイス等のシリア
ルメモリのアドレス長の範囲内で，入力されなかった部
分のアドレスビットを論理ゼロ入力されたように内部処
理することによって，入力されるアドレスビット数とデ
バイスのアドレスビット数が一致しなくてもデータを正
常にリード／ライトすることができるという効果が得ら
れるのである。
ルメモリのアドレス長の範囲内で，入力されなかった部
分のアドレスビットを論理ゼロ入力されたように内部処
理することによって，入力されるアドレスビット数とデ
バイスのアドレスビット数が一致しなくてもデータを正
常にリード／ライトすることができるという効果が得ら
れるのである。
【００３１】
【発明の実施の形態】本発明の上記および他の目的，特
徴および利点を明確にすべく，以下添付した図面を参照
しながら，本発明の実施の形態につき詳細に説明する。
徴および利点を明確にすべく，以下添付した図面を参照
しながら，本発明の実施の形態につき詳細に説明する。
【００３２】図１を参照すると，本発明の一実施の形態
としてのブロック図が示されている。タイミング発生回
路１は，外部から入力するセレクト信号６とクロック信
号７とから生成した２つのタイミング信号１２，１４を
それぞれコマンドレジスタ２とデータレジスタ４に供給
する。
としてのブロック図が示されている。タイミング発生回
路１は，外部から入力するセレクト信号６とクロック信
号７とから生成した２つのタイミング信号１２，１４を
それぞれコマンドレジスタ２とデータレジスタ４に供給
する。
【００３３】コマンドレジスタ２は，入力されたコマン
ドタイミング信号１２，クロック信号７及び入力データ
信号８からリード動作命令とライト動作命令を判別して
メモリアレイ５及びデータレジスタ４に供給する。
ドタイミング信号１２，クロック信号７及び入力データ
信号８からリード動作命令とライト動作命令を判別して
メモリアレイ５及びデータレジスタ４に供給する。
【００３４】また，アドレスレジスタ３は，外部から供
給されるアドレスアクティブ信号１０とクロック信号７
とにより，入力データ信号８を，メモリアレイ５に供給
するパラレルのアドレス信号に変換する。
給されるアドレスアクティブ信号１０とクロック信号７
とにより，入力データ信号８を，メモリアレイ５に供給
するパラレルのアドレス信号に変換する。
【００３５】また，データレジスタ４は，コマンドレジ
スタ２から供給された制御信号がライトモードを示すも
のである場合は，データタイミング信号１４とクロック
信号７とにより，入力データ信号８を，メモリアレイ５
に供給するパラレルデータ信号に変換し，リードモード
を示すものである場合は，その逆に，メモリアレイ５か
らのパラレルデータをシリアルデータに変換して出力デ
ータ信号９として外部へ出力する。
スタ２から供給された制御信号がライトモードを示すも
のである場合は，データタイミング信号１４とクロック
信号７とにより，入力データ信号８を，メモリアレイ５
に供給するパラレルデータ信号に変換し，リードモード
を示すものである場合は，その逆に，メモリアレイ５か
らのパラレルデータをシリアルデータに変換して出力デ
ータ信号９として外部へ出力する。
【００３６】次に，動作について説明する。図２は，本
発明の第１の実施例を説明するためのタイミングチャー
トである。シリアルＥ２ＰＲＯＭの動作には，ライト動
作とリード動作があるが，ここで説明する内容は，動作
モードによる相違はないのでライト動作について説明す
る。
発明の第１の実施例を説明するためのタイミングチャー
トである。シリアルＥ２ＰＲＯＭの動作には，ライト動
作とリード動作があるが，ここで説明する内容は，動作
モードによる相違はないのでライト動作について説明す
る。
【００３７】シリアルＥ２ＰＲＯＭのメモリ容量がアド
レス６ビットでデータ８ビットである場合には，図２に
示すように，ライト動作を示すコマンド情報４ビット，
アドレス情報６ビットおよびデータ情報８ビットから入
力データ信号８が，セレクト信号６，クロック信号７お
よびアドレス情報が有効な期間を示すアドレスアクティ
ブ信号１０と共に外部から入力される。
レス６ビットでデータ８ビットである場合には，図２に
示すように，ライト動作を示すコマンド情報４ビット，
アドレス情報６ビットおよびデータ情報８ビットから入
力データ信号８が，セレクト信号６，クロック信号７お
よびアドレス情報が有効な期間を示すアドレスアクティ
ブ信号１０と共に外部から入力される。
【００３８】図１のブロック図において，タイミング発
生回路１は，コマンド情報が入力データ信号８に現れる
タイミングをセレクト信号６が立ち上がってからのクロ
ック信号７のカウントで判断することができ，そのタイ
ミング信号１２をコマンドレジスタ２に供給する。一
方，アドレス情報が入力データ信号８に現れるタイミン
グは，外部からアドレスアクティブ信号１０として直接
にアドレスレジスタ３に供給される。また，アドレスア
クティブ信号１０は，それが無効になるタイミングをデ
ータ情報の開始タイミングとして取り込むためにタイミ
ング発生回路１にも供給される。
生回路１は，コマンド情報が入力データ信号８に現れる
タイミングをセレクト信号６が立ち上がってからのクロ
ック信号７のカウントで判断することができ，そのタイ
ミング信号１２をコマンドレジスタ２に供給する。一
方，アドレス情報が入力データ信号８に現れるタイミン
グは，外部からアドレスアクティブ信号１０として直接
にアドレスレジスタ３に供給される。また，アドレスア
クティブ信号１０は，それが無効になるタイミングをデ
ータ情報の開始タイミングとして取り込むためにタイミ
ング発生回路１にも供給される。
【００３９】コマンドレジスタ２は，コマンドタイミン
グ信号１２とクロック信号７とにより，入力データ信号
８からコマンド情報を抽出し，リード・ライト制御信号
をデータレジスタ４に供給する。アドレスレジスタ３
は，アドレスアクティブ信号１０とクロック信号７とに
より，入力データ信号８からアドレス情報を抽出し，メ
モリアレイ５に６ビットのパラレルアドレス信号を供給
する。
グ信号１２とクロック信号７とにより，入力データ信号
８からコマンド情報を抽出し，リード・ライト制御信号
をデータレジスタ４に供給する。アドレスレジスタ３
は，アドレスアクティブ信号１０とクロック信号７とに
より，入力データ信号８からアドレス情報を抽出し，メ
モリアレイ５に６ビットのパラレルアドレス信号を供給
する。
【００４０】データレジスタ４は，データタイミング信
号１４とクロック信号７とにより，入力データ信号８か
らデータ情報を抽出し，メモリアレイ５に８ビットのパ
ラレルデータ信号を供給する。
号１４とクロック信号７とにより，入力データ信号８か
らデータ情報を抽出し，メモリアレイ５に８ビットのパ
ラレルデータ信号を供給する。
【００４１】更に，コマンドレジスタ２からのライト信
号がメモリアレイ５に供給されて動作は完結する。
号がメモリアレイ５に供給されて動作は完結する。
【００４２】次に，シリアルＥ２ＰＲＯＭのメモリ容量
をアドレス８ビットでデータ８ビットに変更した場合に
も同様に，図２に示すようにライト動作を示すコマンド
情報４ビット，アドレス情報６ビットとデータ８ビット
から成る入力データ信号８が，セレクト信号６，クロッ
ク信号７およびアドレス情報が有効な期間を示すアドレ
スアクティブ信号１０と共に外部から入力される。
をアドレス８ビットでデータ８ビットに変更した場合に
も同様に，図２に示すようにライト動作を示すコマンド
情報４ビット，アドレス情報６ビットとデータ８ビット
から成る入力データ信号８が，セレクト信号６，クロッ
ク信号７およびアドレス情報が有効な期間を示すアドレ
スアクティブ信号１０と共に外部から入力される。
【００４３】図１のブロック図において，タイミング発
生回路１は，コマンド情報が入力データ信号８に現れる
タイミングをセレクト信号６が立ち上がってからのクロ
ック信号７のカウントで判断することができ，そのタイ
ミング信号をコマンドレジスタ２に供給する。一方，ア
ドレス情報が入力データ信号８に現れるタイミングは，
外部からアドレスアクティブ信号１０として直接にアド
レスレジスタ３に供給される。また，アドレスアクティ
ブ信号１０は，それが無効になるタイミングをデータ情
報の開始タイミングとして取り込むためにタイミング発
生回路１にも供給される。
生回路１は，コマンド情報が入力データ信号８に現れる
タイミングをセレクト信号６が立ち上がってからのクロ
ック信号７のカウントで判断することができ，そのタイ
ミング信号をコマンドレジスタ２に供給する。一方，ア
ドレス情報が入力データ信号８に現れるタイミングは，
外部からアドレスアクティブ信号１０として直接にアド
レスレジスタ３に供給される。また，アドレスアクティ
ブ信号１０は，それが無効になるタイミングをデータ情
報の開始タイミングとして取り込むためにタイミング発
生回路１にも供給される。
【００４４】コマンドレジスタ２は，コマンドタイミン
グ信号１２とクロック信号７とにより，入力データ信号
８からコマンド情報を抽出し，リード・ライト制御信号
をデータレジスタ４に供給する。アドレスレジスタ３
は，アドレスアクティブ信号１０とクロック信号７とに
より，入力データ信号８からアドレス情報を抽出し，メ
モリアレイ５に８ビットのパラレルアドレス信号を供給
する。ここで，外部から入力するアドレス情報６ビット
に対して，メモリアレイ５には８ビットのアドレス情報
を供給するため，不足分の上位２ビットはアドレスレジ
スタ３が“０”として生成する必要がある。
グ信号１２とクロック信号７とにより，入力データ信号
８からコマンド情報を抽出し，リード・ライト制御信号
をデータレジスタ４に供給する。アドレスレジスタ３
は，アドレスアクティブ信号１０とクロック信号７とに
より，入力データ信号８からアドレス情報を抽出し，メ
モリアレイ５に８ビットのパラレルアドレス信号を供給
する。ここで，外部から入力するアドレス情報６ビット
に対して，メモリアレイ５には８ビットのアドレス情報
を供給するため，不足分の上位２ビットはアドレスレジ
スタ３が“０”として生成する必要がある。
【００４５】データレジスタ４は，データタイミング信
号１４とクロック信号７とにより，入力データ信号８か
らデータ情報を抽出し，メモリアレイ５に８ビットのパ
ラレルデータ信号を供給する。
号１４とクロック信号７とにより，入力データ信号８か
らデータ情報を抽出し，メモリアレイ５に８ビットのパ
ラレルデータ信号を供給する。
【００４６】更に、コマンドレジスタ２からのライト信
号がメモリアレイ５に供給されて動作は完結する。
号がメモリアレイ５に供給されて動作は完結する。
【００４７】次に，本発明の他の実施の形態として，そ
の基本的構成は上記の通りであるが，データ長の拡張性
についてさらに工夫している実施例が考えられる。その
構成を図３に示す。
の基本的構成は上記の通りであるが，データ長の拡張性
についてさらに工夫している実施例が考えられる。その
構成を図３に示す。
【００４８】本図において，データアクティブ信号入力
端子１１を更に追加し，データレジスタ４−１に直接入
力することにより，データが有効な期間を外部から直接
指定することができるようになる。データ長が拡大され
たメモリデバイスに対してデータが有効な期間を指定す
ることでメモリアレイ５−１の一部を活用することにな
るのである。
端子１１を更に追加し，データレジスタ４−１に直接入
力することにより，データが有効な期間を外部から直接
指定することができるようになる。データ長が拡大され
たメモリデバイスに対してデータが有効な期間を指定す
ることでメモリアレイ５−１の一部を活用することにな
るのである。
【００４９】タイミングは図４のようになる。即ち，デ
ータアクティブ信号がハイレベルである期間のデータを
取り込み，データアクティブ信号がロウレベルに変化し
た時点でデータの入力が終了したことを認識してメモリ
アレイ５−１に書込みを行うことが可能になる。
ータアクティブ信号がハイレベルである期間のデータを
取り込み，データアクティブ信号がロウレベルに変化し
た時点でデータの入力が終了したことを認識してメモリ
アレイ５−１に書込みを行うことが可能になる。
【００５０】なお，本例においては，入力データ信号８
におけるアドレス情報は，アドレスアクティブ信号１０
がロウレベルになった時から，データアクティブ信号１
１がハイレベルになった時までの期間として規定され
る。
におけるアドレス情報は，アドレスアクティブ信号１０
がロウレベルになった時から，データアクティブ信号１
１がハイレベルになった時までの期間として規定され
る。
【００５１】さらに，本発明が上記各実施例に限定され
ず，本発明の技術思想の範囲内において，各実施例は適
宜変更され得ることは明らかである。
ず，本発明の技術思想の範囲内において，各実施例は適
宜変更され得ることは明らかである。
【００５２】
【発明の効果】以上説明したように，本願発明による第
１の効果は，アドレス情報が有効である期間としてアド
レスアクティブ信号をＥ２ＰＲＯＭに入力しているた
め，シリアルメモリデバイスに入力するアドレス情報の
ビット長が固定である場合に，デバイスの容量が拡大さ
れ入力されるアドレスビット数と一致がとれなくなった
場合でも，デバイスの最大容量に制限を設けることなく
正常に動作することができるということである。
１の効果は，アドレス情報が有効である期間としてアド
レスアクティブ信号をＥ２ＰＲＯＭに入力しているた
め，シリアルメモリデバイスに入力するアドレス情報の
ビット長が固定である場合に，デバイスの容量が拡大さ
れ入力されるアドレスビット数と一致がとれなくなった
場合でも，デバイスの最大容量に制限を設けることなく
正常に動作することができるということである。
【００５３】また，同じ理由により，アクセスする必要
のない余分な上位アドレスを入力しないで済むため，無
駄なビットを入力する時間が省略されるという第２の効
果も得ることができる。
のない余分な上位アドレスを入力しないで済むため，無
駄なビットを入力する時間が省略されるという第２の効
果も得ることができる。
【図１】本発明の一実施例のブロック図
【図２】図１に示した実施例を説明するためのタイミン
グチャート
グチャート
【図３】本発明の他の実施例のブロック図
【図４】図２に示した実施例を説明するためのタイミン
グチャート
グチャート
【図５】従来のメモリ容量に影響されないシリアルＥ２
ＰＲＯＭのブロック図
ＰＲＯＭのブロック図
【図６】図５に示したシリアルＥ２ＰＲＯＭの動作を説
明するためのタイミングチャート
明するためのタイミングチャート
１ タイミング発生回路 ２ コマンドレジスタ ３ アドレスレジスタ ４ データレジスタ ５ メモリアレイ ６ セレクト信号入力端子 ７ クロック信号入力端子 ８ 入力データ信号端子 ９ 出力データ信号端子 １０ アドレスアクティブ信号入力端子 １１ データアクティブ信号入力端子
Claims (6)
- 【請求項１】 コマンド情報,アドレス情報およびデー
タ情報から成りビット単位にシリアル入力する入力デー
タ信号について，前記アドレス情報が出力されている期
間を指定する信号を外部から入力するようにしたことを
特徴とするシリアルメモリ。 - 【請求項２】 コマンド情報,アドレス情報およびデー
タ情報から成る入力データ信号がビット単位にシリアル
入力するシリアルメモリにおいて，基準時点からのクロ
ック信号をカウントすることにより，前記コマンド情報
と前記データ情報それぞれが前記入力データ信号に現れ
るタイミングを判断して，コマンドタイミング信号とデ
ータタイミング信号を発生するタイミング発生回路と，
前記コマンドタイミング信号と前記クロック信号とによ
り，前記入力データ信号から前記コマンド情報を抽出
し，リード・ライト制御信号を出力するコマンドレジス
タと,前記アドレス情報が出力されている期間を外部か
ら指定する信号と前記クロック信号とにより，前記入力
データ信号から前記アドレス情報を抽出し，パラレルデ
ータに変換してメモリアレイに供給するアドレスレジス
タと，前記データタイミング信号と前記クロック信号と
により，前記リード・ライト制御信号に応じ,前記入力
データ信号から前記アドレス情報を抽出して，パラレル
データ変換して前記メモリアレイに供給し，または前記
メモリアレイから読み出したパラレルデータをシリアル
データに変換して外部に出力するデータレジスタとを有
することを特徴とするシリアルメモリ。 - 【請求項３】 コマンド情報,アドレス情報およびデー
タ情報から成る入力データ信号がビット単位にシリアル
入力するシリアルメモリにおいて，基準時点からのクロ
ック信号をカウントすることにより，前記コマンド情報
が前記入力データ信号に現れるタイミングを判断して，
コマンドタイミング信号を発生するタイミング発生回路
と，前記コマンドタイミング信号と前記クロック信号と
により，前記入力データ信号から前記コマンド情報を抽
出し，リード・ライト制御信号を出力するコマンドレジ
スタと,前記アドレス情報が出力されている期間を指定
する外部から入力する信号と前記クロック信号とによ
り，前記入力データ信号から前記アドレス情報を抽出
し，パラレルデータに変換してメモリアレイに供給する
アドレスレジスタと，前記データ情報が出力されている
期間を外部から指定する信号と前記クロック信号とによ
り，前記リード・ライト制御信号に応じ,前記入力デー
タ信号から前記アドレス情報を抽出して，パラレルデー
タ変換して前記メモリアレイに供給し，または前記メモ
リアレイから読み出したパラレルデータをシリアルデー
タに変換して外部に出力するデータレジスタとを有する
ことを特徴とするシリアルメモリ。 - 【請求項４】 前記アドレス情報が出力されている期間
を，ハイレベルの期間によって指定するアドレスアクテ
ィブ信号を外部から入力することを特徴とする請求項１
ないし請求項３のいずれかに記載のシリアルメモリ。 - 【請求項５】 前記アドレス情報が出力されている期間
の始端を，立下りによって指定するアドレスアクティブ
信号と, 前記アドレス情報が出力されている期間の終端
を，立ち上がりによって指定するデータアクティブ信号
とを外部から入力することを特徴とする請求項３記載の
シリアルメモリ。 - 【請求項６】 前記アドレス情報のビット数より多いア
ドレスビット数を有するメモリアレイが内蔵されている
ときには, 前記アドレス情報が出力されている期間を指
定する信号が解除された時に，不足分の上位アドレスビ
ットを論理０に固定して前記メモリアレイに供給するこ
とを特徴とする請求項１ないし請求項５のいずれかに記
載のシリアルメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP785699A JP2000207889A (ja) | 1999-01-14 | 1999-01-14 | シリアルメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP785699A JP2000207889A (ja) | 1999-01-14 | 1999-01-14 | シリアルメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000207889A true JP2000207889A (ja) | 2000-07-28 |
Family
ID=11677290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP785699A Pending JP2000207889A (ja) | 1999-01-14 | 1999-01-14 | シリアルメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000207889A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009510656A (ja) * | 2005-09-30 | 2009-03-12 | モサイド・テクノロジーズ・インコーポレーテッド | 複数の独立したシリアルリンクメモリ |
| JP2009510657A (ja) * | 2005-09-30 | 2009-03-12 | モサイド・テクノロジーズ・インコーポレーテッド | 出力制御部を備えたメモリ |
| US9612773B2 (en) | 2013-11-21 | 2017-04-04 | Samsung Electronics Co., Ltd. | User device having a host flash translation layer (FTL), a method for transferring an erase count thereof, a method for transferring reprogram information thereof, and a method for transferring a page offset of an open block thereof |
| CN116631469A (zh) * | 2023-07-19 | 2023-08-22 | 长鑫存储技术有限公司 | 时钟信号生成电路、方法及存储器 |
| US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
-
1999
- 1999-01-14 JP JP785699A patent/JP2000207889A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9230654B2 (en) | 2005-09-30 | 2016-01-05 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| JP2009510657A (ja) * | 2005-09-30 | 2009-03-12 | モサイド・テクノロジーズ・インコーポレーテッド | 出力制御部を備えたメモリ |
| US8199598B2 (en) | 2005-09-30 | 2012-06-12 | Mosaid Technologies Incorporated | Memory with output control |
| US8427897B2 (en) | 2005-09-30 | 2013-04-23 | Mosaid Technologies Incorporated | Memory with output control |
| US8654601B2 (en) | 2005-09-30 | 2014-02-18 | Mosaid Technologies Incorporated | Memory with output control |
| US8743610B2 (en) | 2005-09-30 | 2014-06-03 | Conversant Intellectual Property Management Inc. | Method and system for accessing a flash memory device |
| JP2009510656A (ja) * | 2005-09-30 | 2009-03-12 | モサイド・テクノロジーズ・インコーポレーテッド | 複数の独立したシリアルリンクメモリ |
| US9779804B2 (en) | 2005-09-30 | 2017-10-03 | Conversant Intellectual Property Management Inc. | Flash memory system |
| US11600323B2 (en) | 2005-09-30 | 2023-03-07 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
| US11948629B2 (en) | 2005-09-30 | 2024-04-02 | Mosaid Technologies Incorporated | Non-volatile memory device with concurrent bank operations |
| US9612773B2 (en) | 2013-11-21 | 2017-04-04 | Samsung Electronics Co., Ltd. | User device having a host flash translation layer (FTL), a method for transferring an erase count thereof, a method for transferring reprogram information thereof, and a method for transferring a page offset of an open block thereof |
| CN116631469A (zh) * | 2023-07-19 | 2023-08-22 | 长鑫存储技术有限公司 | 时钟信号生成电路、方法及存储器 |
| CN116631469B (zh) * | 2023-07-19 | 2023-12-01 | 长鑫存储技术有限公司 | 时钟信号生成电路、方法及存储器 |
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