JPH10320267A - メモリ制御装置及び方法 - Google Patents
メモリ制御装置及び方法Info
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- JPH10320267A JPH10320267A JP12742097A JP12742097A JPH10320267A JP H10320267 A JPH10320267 A JP H10320267A JP 12742097 A JP12742097 A JP 12742097A JP 12742097 A JP12742097 A JP 12742097A JP H10320267 A JPH10320267 A JP H10320267A
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- memory
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Abstract
(57)【要約】
【課題】タイプの異なる少なくとも２種類のメモリを選
択的に装着することを可能とする。 【解決手段】メモリ制御装置は、１バイト単位のパラレ
ルアクセスが可能なパラレルＥＥＰＲＯＭと、１ワード
単位のシリアルアクセスが可能なシリアルＥＥＰＲＯＭ
を選択的に装着可能である。ライトリード信号生成器６
は、外部よりの指定アドレスから２つのアドレスを生成
し、両メモリのアドレス空間を整合させる。ライトリー
ド信号生成器６によって発生した２つのアドレスでパラ
レルＥＥＰＲＯＭにアクセスし、得られた２つのバイト
データはバス合成部７でワードデータとなる。一方、指
定アドレスはアドレスレジスタ１０を介してシリアル形
態でシリアルＥＥＰＲＯＭに提供され、１６ビットのシ
リアルデータが読み出され、リードデータレジスタで１
６ビットパラレルデータに変換される。
択的に装着することを可能とする。 【解決手段】メモリ制御装置は、１バイト単位のパラレ
ルアクセスが可能なパラレルＥＥＰＲＯＭと、１ワード
単位のシリアルアクセスが可能なシリアルＥＥＰＲＯＭ
を選択的に装着可能である。ライトリード信号生成器６
は、外部よりの指定アドレスから２つのアドレスを生成
し、両メモリのアドレス空間を整合させる。ライトリー
ド信号生成器６によって発生した２つのアドレスでパラ
レルＥＥＰＲＯＭにアクセスし、得られた２つのバイト
データはバス合成部７でワードデータとなる。一方、指
定アドレスはアドレスレジスタ１０を介してシリアル形
態でシリアルＥＥＰＲＯＭに提供され、１６ビットのシ
リアルデータが読み出され、リードデータレジスタで１
６ビットパラレルデータに変換される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＥＥＰＲＯＭに制
御プログラム等を格納する印字装置、パーソナルコンピ
ュータ、ワークステーション等に適用可能なメモリ制御
装置及び方法に関する。
御プログラム等を格納する印字装置、パーソナルコンピ
ュータ、ワークステーション等に適用可能なメモリ制御
装置及び方法に関する。
【０００２】
【従来の技術】現在ＥＥＰＲＯＭには大きく分類してパ
ラレルタイプのＥＥＰＲＯＭ（以下、パラレルＥＥＰＲ
ＯＭという）と、シリアルタイプのＥＥＰＲＯＭ（シリ
アルＥＥＰＲＯＭ）の２タイプが存在している。
ラレルタイプのＥＥＰＲＯＭ（以下、パラレルＥＥＰＲ
ＯＭという）と、シリアルタイプのＥＥＰＲＯＭ（シリ
アルＥＥＰＲＯＭ）の２タイプが存在している。
【０００３】シリアルＥＥＰＲＯＭは小型で基板実装面
積をとらないということ、単価が安いという利点がある
反面、メモリ容量が比較的小さい（１９９６年で１６ｋ
ｂｉｔ）、ソフトウェアの制御がやや複雑である、１ワ
ードのアクセスに時間がかかるというような問題があっ
た。
積をとらないということ、単価が安いという利点がある
反面、メモリ容量が比較的小さい（１９９６年で１６ｋ
ｂｉｔ）、ソフトウェアの制御がやや複雑である、１ワ
ードのアクセスに時間がかかるというような問題があっ
た。
【０００４】パラレルＥＥＰＲＯＭはその逆で、基板実
装面積はシリアルＥＥＰＲＯＭの数倍の面積を必要とす
ること、シリアルのものと比べるとやや高価であるとい
う問題を有し、その反面、ソフトウェアの制御は行いや
すく、大容量である（１９９６年で２５６ｋｂｉｔ）。
また、ライトすること以外はアクセスに時間がかからな
い。
装面積はシリアルＥＥＰＲＯＭの数倍の面積を必要とす
ること、シリアルのものと比べるとやや高価であるとい
う問題を有し、その反面、ソフトウェアの制御は行いや
すく、大容量である（１９９６年で２５６ｋｂｉｔ）。
また、ライトすること以外はアクセスに時間がかからな
い。
【０００５】シリアルＥＥＰＲＯＭの制御方法は大きく
分けて２種類あり、２線式と３線式タイプのものがあ
る。以下、３線式によるシリアルＥＥＰＲＯＭの制御方
法を簡単に説明する。
分けて２種類あり、２線式と３線式タイプのものがあ
る。以下、３線式によるシリアルＥＥＰＲＯＭの制御方
法を簡単に説明する。
【０００６】シリアルＥＥＰＲＯＭでは、チップセレク
ト信号（ＣＳ信号）がＴｒｕｅのときに、シリアル同期
用クロック（ＳＫ）に同期してインストラクション用コ
マンド、アドレス、データを連続で送ることになる。通
常システム設計を行う場合はＣＳ（チップセレクト信
号）、ＳＫ（シリアル同期用クロック）、ＳＯ（出力デ
ータ）、ＳＩ（入力データ）に対応したＩＯレジスタを
用意して各信号をＢｉｔ操作するか、もしくは１本のレ
ジスタにライト、リード等のオペレーションコマンドと
アドレス、データ書き込みのときは更に書き込みデータ
をレジスタにセットしてクロックに同期させてパラレル
／シリアル変換をさせ１ｂｉｔずつデータを出力させて
いた。
ト信号（ＣＳ信号）がＴｒｕｅのときに、シリアル同期
用クロック（ＳＫ）に同期してインストラクション用コ
マンド、アドレス、データを連続で送ることになる。通
常システム設計を行う場合はＣＳ（チップセレクト信
号）、ＳＫ（シリアル同期用クロック）、ＳＯ（出力デ
ータ）、ＳＩ（入力データ）に対応したＩＯレジスタを
用意して各信号をＢｉｔ操作するか、もしくは１本のレ
ジスタにライト、リード等のオペレーションコマンドと
アドレス、データ書き込みのときは更に書き込みデータ
をレジスタにセットしてクロックに同期させてパラレル
／シリアル変換をさせ１ｂｉｔずつデータを出力させて
いた。
【０００７】一方、パラレルＥＥＰＲＯＭはアドレス信
号を持ち、データバス幅を持ち、ＣＳ信号の他にライト
信号、リード信号を持ち、ＣＰＵのメモリ領域にマッピ
ングして使用していた。パラレルＥＥＰＲＯＭには、い
わゆるＳＲＡＭと同じ使用方法が採用される。
号を持ち、データバス幅を持ち、ＣＳ信号の他にライト
信号、リード信号を持ち、ＣＰＵのメモリ領域にマッピ
ングして使用していた。パラレルＥＥＰＲＯＭには、い
わゆるＳＲＡＭと同じ使用方法が採用される。
【０００８】以上のようにシリアルＥＥＰＲＯＭとパラ
レルＥＥＰＲＯＭとでは、書き込み、読み出しの制御方
法が全く異なる。このため、従来はシステム設計時点で
シリアルかパラレルのどちらのＥＥＰＲＯＭを使用する
かを決定している。
レルＥＥＰＲＯＭとでは、書き込み、読み出しの制御方
法が全く異なる。このため、従来はシステム設計時点で
シリアルかパラレルのどちらのＥＥＰＲＯＭを使用する
かを決定している。
【０００９】
【発明が解決しようとする課題】このため、シリアルＥ
ＥＰＲＯＭとパラレルＥＥＰＲＯＭとの切換えを行なう
ということは、システム設計終了後においては困難なも
のとなる。従って、システム設計段階で容量的にシリア
ルＥＥＰＲＯＭで対応できる容量と見積もっていても開
発途中で容量が足りないという事態が発生しても、機能
を削り、シリアルＥＥＰＲＯＭの容量で対応するという
ことが余儀なくされる。また、パラレルＥＥＰＲＯＭの
使用を検討していて、開発途中で検討段階より少ない容
量で済むことがわかり、シリアルＥＥＰＲＯＭに変更で
きることが判明しても、システム設計終了後では変更が
できず、コストダウン及び基板の空き面積を広げること
は容易にはできない。
ＥＰＲＯＭとパラレルＥＥＰＲＯＭとの切換えを行なう
ということは、システム設計終了後においては困難なも
のとなる。従って、システム設計段階で容量的にシリア
ルＥＥＰＲＯＭで対応できる容量と見積もっていても開
発途中で容量が足りないという事態が発生しても、機能
を削り、シリアルＥＥＰＲＯＭの容量で対応するという
ことが余儀なくされる。また、パラレルＥＥＰＲＯＭの
使用を検討していて、開発途中で検討段階より少ない容
量で済むことがわかり、シリアルＥＥＰＲＯＭに変更で
きることが判明しても、システム設計終了後では変更が
できず、コストダウン及び基板の空き面積を広げること
は容易にはできない。
【００１０】また、メモリ容量の変動が予め予測できる
場合は、同じシステム上で使用する場合、予め全く異な
る方法で２タイプ用意してソフトウェアも２タイプ用意
しておくしか方法はなかった。
場合は、同じシステム上で使用する場合、予め全く異な
る方法で２タイプ用意してソフトウェアも２タイプ用意
しておくしか方法はなかった。
【００１１】本発明は上記問題に鑑みてなされたもので
あり、タイプの異なる少なくとも２種類のメモリを選択
的に装着可能とするメモリ制御装置及び方法を提供する
ことを目的とする。
あり、タイプの異なる少なくとも２種類のメモリを選択
的に装着可能とするメモリ制御装置及び方法を提供する
ことを目的とする。
【００１２】特に、シリアルＥＥＰＲＯＭのメモリマッ
ピングをパラレルＥＥＰＲＯＭと同じようなメモリマッ
ピングに展開することにより同一ソフトウェアでどちら
のタイプのＥＥＰＲＯＭも制御可能とするメモリ制御装
置及び方法を提供することを目的とする。
ピングをパラレルＥＥＰＲＯＭと同じようなメモリマッ
ピングに展開することにより同一ソフトウェアでどちら
のタイプのＥＥＰＲＯＭも制御可能とするメモリ制御装
置及び方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のメモリ制御装置は以下の構成を備える。す
なわち、アクセス形態の異なる第１メモリと第２メモリ
を選択的に装着可能なメモリ制御装置であって前記第１
メモリと第２メモリのアドレス空間を整合させるべく外
部よりの指定アドレスを変換するアドレス整合手段と、
前記アドレス整合手段によって変換されたアドレスの形
態を変換し、前記第１メモリ及び第２メモリのそれぞれ
に対応するアドレスデータを生成する生成手段と、前記
生成手段で生成された各アドレスデータを前記第１及び
第２メモリの対応するメモリに供給してアクセスするア
クセス手段とを備える。
めの本発明のメモリ制御装置は以下の構成を備える。す
なわち、アクセス形態の異なる第１メモリと第２メモリ
を選択的に装着可能なメモリ制御装置であって前記第１
メモリと第２メモリのアドレス空間を整合させるべく外
部よりの指定アドレスを変換するアドレス整合手段と、
前記アドレス整合手段によって変換されたアドレスの形
態を変換し、前記第１メモリ及び第２メモリのそれぞれ
に対応するアドレスデータを生成する生成手段と、前記
生成手段で生成された各アドレスデータを前記第１及び
第２メモリの対応するメモリに供給してアクセスするア
クセス手段とを備える。
【００１４】また、上記の目的を達成するための本発明
のメモリ制御方法は以下の工程を備える。すなわち、ア
クセス形態の異なる第１メモリと第２メモリを選択的に
装着可能とするためのメモリ制御方法であって、前記第
１メモリと第２メモリのアドレス空間を整合させるべく
外部よりの指定アドレスを変換するアドレス整合工程
と、前記アドレス整合工程によって変換されたアドレス
の形態を変換し、前記第１メモリ及び第２メモリのそれ
ぞれに対応するアドレスデータを生成する生成工程と、
前記生成工程で生成された各アドレスデータを前記第１
及び第２メモリの対応するメモリに供給してアクセスす
るアクセス工程とを備える。
のメモリ制御方法は以下の工程を備える。すなわち、ア
クセス形態の異なる第１メモリと第２メモリを選択的に
装着可能とするためのメモリ制御方法であって、前記第
１メモリと第２メモリのアドレス空間を整合させるべく
外部よりの指定アドレスを変換するアドレス整合工程
と、前記アドレス整合工程によって変換されたアドレス
の形態を変換し、前記第１メモリ及び第２メモリのそれ
ぞれに対応するアドレスデータを生成する生成工程と、
前記生成工程で生成された各アドレスデータを前記第１
及び第２メモリの対応するメモリに供給してアクセスす
るアクセス工程とを備える。
【００１５】
【発明の実施の形態】以下、添付の図面を参照して本発
明の好適な一実施形態を説明する。
明の好適な一実施形態を説明する。
【００１６】図１は本実施形態によるメモリ制御装置を
適用した印刷装置の概略構成を表すブロック図である。
同図において１０１はＣＰＵであり、本印刷装置の全体
的な制御を司る。１０２はホストインターフェースであ
り、ホストコンピュータより画像記録すべき印刷データ
を受信する。１０３はＲＡＭであり、ＣＰＵ１０１が各
種制御を実行するに際しての作業領域を提供する。１０
４はメモリ制御部であり、シリアルＥＥＰＲＯＭ１０
５、パラレルＥＥＰＲＯＭ１０６の所望の一方を接続す
る。１０７はプリンタエンジン部１０９との通信を制御
するインターフェースである。また、１０８はシステム
バスであり、上記各構成を接続する。以上、１０１〜１
０８で示した構成がプリンタコントローラ部を構成す
る。また、１０９はプリンタエンジンであり、記録媒体
へ所定の記録方式で画像記録を行なう。なお、記録方式
としては、レーザビーム方式、インクジェット方式、サ
ーマル方式等いかなるものであっても良い。
適用した印刷装置の概略構成を表すブロック図である。
同図において１０１はＣＰＵであり、本印刷装置の全体
的な制御を司る。１０２はホストインターフェースであ
り、ホストコンピュータより画像記録すべき印刷データ
を受信する。１０３はＲＡＭであり、ＣＰＵ１０１が各
種制御を実行するに際しての作業領域を提供する。１０
４はメモリ制御部であり、シリアルＥＥＰＲＯＭ１０
５、パラレルＥＥＰＲＯＭ１０６の所望の一方を接続す
る。１０７はプリンタエンジン部１０９との通信を制御
するインターフェースである。また、１０８はシステム
バスであり、上記各構成を接続する。以上、１０１〜１
０８で示した構成がプリンタコントローラ部を構成す
る。また、１０９はプリンタエンジンであり、記録媒体
へ所定の記録方式で画像記録を行なう。なお、記録方式
としては、レーザビーム方式、インクジェット方式、サ
ーマル方式等いかなるものであっても良い。
【００１７】以下、メモリ制御部１０４について詳細に
説明する。図２はメモりマッピングを説明する図であ
る。通常シリアルＥＥＰＲＯＭは１６ｂｉｔ、すなわち
１ワードを単位としてデータの読み書きを行なうのに対
して、パラレルＥＥＰＲＯＭは８ｂｉｔ、すなわち１バ
イトを単位としてデータの読み書きを行なうのが基本で
ある。本実施形態では、バス幅が広い方に合わせること
とし、１６ｂｉｔ１ワードを単位としてのメモリアクセ
スを考える。以下、同じメモリサイズである１６ｋｂｉ
ｔのシリアルＥＥＰＲＯＭ、パラレルＥＥＰＲＯＭを用
いた場合を説明する。現在、１６ｋｂｉｔの容量を有す
るパラレル、シリアルＥＥＰＲＯＭが存在するからであ
る。
説明する。図２はメモりマッピングを説明する図であ
る。通常シリアルＥＥＰＲＯＭは１６ｂｉｔ、すなわち
１ワードを単位としてデータの読み書きを行なうのに対
して、パラレルＥＥＰＲＯＭは８ｂｉｔ、すなわち１バ
イトを単位としてデータの読み書きを行なうのが基本で
ある。本実施形態では、バス幅が広い方に合わせること
とし、１６ｂｉｔ１ワードを単位としてのメモリアクセ
スを考える。以下、同じメモリサイズである１６ｋｂｉ
ｔのシリアルＥＥＰＲＯＭ、パラレルＥＥＰＲＯＭを用
いた場合を説明する。現在、１６ｋｂｉｔの容量を有す
るパラレル、シリアルＥＥＰＲＯＭが存在するからであ
る。
【００１８】３２ｂｉｔのＣＰＵに対してＥＥＰＲＯＭ
に対して１６ｂｉｔのバス幅を与えることとする。１６
ｋｂｉｔＥＥＰＲＯＭの先頭アドレスを８００００００
０ｈとすると、パラレルＥＥＰＲＯＭのアドレスエリア
は８０００００００ｈ−８００００８００ｈ（２ＫＢ）
まで、シリアルＥＥＰＲＯＭのアドレスエリアは８００
０００００ｈ−８００００４００ｈまでで、ともに上位
２バイトはＵＮＫＮＯＷＮである。
に対して１６ｂｉｔのバス幅を与えることとする。１６
ｋｂｉｔＥＥＰＲＯＭの先頭アドレスを８００００００
０ｈとすると、パラレルＥＥＰＲＯＭのアドレスエリア
は８０００００００ｈ−８００００８００ｈ（２ＫＢ）
まで、シリアルＥＥＰＲＯＭのアドレスエリアは８００
０００００ｈ−８００００４００ｈまでで、ともに上位
２バイトはＵＮＫＮＯＷＮである。
【００１９】なお、例えば６４ｋｂｉｔのＥＥＰＲＯＭ
を使用した場合は８０００００００ｈ−８０００２００
０ｈ（８ＫＢ）になり、２５６ｋｂｉｔのＥＥＰＲＯＭ
を使用した場合は８０００８０００ｈ（３２ＫＢ）まで
になる。
を使用した場合は８０００００００ｈ−８０００２００
０ｈ（８ＫＢ）になり、２５６ｋｂｉｔのＥＥＰＲＯＭ
を使用した場合は８０００８０００ｈ（３２ＫＢ）まで
になる。
【００２０】また８００４００００ｈをシリアルＥＥＰ
ＲＯＭの拡張機能に使用するアドレスとする。
ＲＯＭの拡張機能に使用するアドレスとする。
【００２１】図３は、メモリ制御部１０４の回路構成を
説明するブロック図である。１はアドレスデコーダであ
り、ＣＰＵ１０１からシステムバス１０８を介して入力
されるアドレスをもとに、ＥＥＰＲＯＭに対するチップ
セレクト（Chip Select）信号（ＥＥＰＣＳ）を生成
し、出力する。２はＣＰＵ−Ｉ／Ｆであり、ＣＰＵ１０
１からのｎＡＤＳ、ＷｎＲと、このシステムを動作させ
るためのＣＬＫが入力される。また、ＣＰＵ−Ｉ／Ｆ２
は、ＣＰＵ１０１に対してＥＥＰＲＯＭのアクセスが完
了したことを示すｎＲＤＹを返す。
説明するブロック図である。１はアドレスデコーダであ
り、ＣＰＵ１０１からシステムバス１０８を介して入力
されるアドレスをもとに、ＥＥＰＲＯＭに対するチップ
セレクト（Chip Select）信号（ＥＥＰＣＳ）を生成
し、出力する。２はＣＰＵ−Ｉ／Ｆであり、ＣＰＵ１０
１からのｎＡＤＳ、ＷｎＲと、このシステムを動作させ
るためのＣＬＫが入力される。また、ＣＰＵ−Ｉ／Ｆ２
は、ＣＰＵ１０１に対してＥＥＰＲＯＭのアクセスが完
了したことを示すｎＲＤＹを返す。
【００２２】３はＣＬＫ分周器であり、上記ＣＬＫを分
周してシリアルＥＥＰＲＯＭに対して用いられる同期ク
ロックＳＫの基準となるクロックを生成する。４はＳＫ
ジェネレータであり、ＣＬＫ分周器３で生成されたクロ
ックをもとに、シリアルＥＥＰＲＯＭに対して必要な回
数だけ同期クロックＳＫを与える。
周してシリアルＥＥＰＲＯＭに対して用いられる同期ク
ロックＳＫの基準となるクロックを生成する。４はＳＫ
ジェネレータであり、ＣＬＫ分周器３で生成されたクロ
ックをもとに、シリアルＥＥＰＲＯＭに対して必要な回
数だけ同期クロックＳＫを与える。
【００２３】８はライトデータレジスタであり、１６ｂ
ｉｔのパラレルシリアル変換レジスタで構成され、シリ
アルＥＥＰＲＯＭに書き込むためのデータを保持し、か
つシリアルＥＥＰＲＯＭに対してシリアルデータを送る
のに用いられる。９はリードデータレジスタであり、１
６ｂｉｔシリアルパラレル変換レジスタで構成され、シ
リアルＥＥＰＲＯＭからのシリアルデータをクロックに
同期して受け取り、１６ｂｉｔパラレルデータとする。
この１６ｂｉｔパラレルデータは、ＣＰＵ１０１に対し
て１６ｂｉｔのバス幅で送信される。
ｉｔのパラレルシリアル変換レジスタで構成され、シリ
アルＥＥＰＲＯＭに書き込むためのデータを保持し、か
つシリアルＥＥＰＲＯＭに対してシリアルデータを送る
のに用いられる。９はリードデータレジスタであり、１
６ｂｉｔシリアルパラレル変換レジスタで構成され、シ
リアルＥＥＰＲＯＭからのシリアルデータをクロックに
同期して受け取り、１６ｂｉｔパラレルデータとする。
この１６ｂｉｔパラレルデータは、ＣＰＵ１０１に対し
て１６ｂｉｔのバス幅で送信される。
【００２４】１０はアドレスレジスタであり、１０ｂｉ
ｔのパラレルシリアル変換レジスタで構成され、ＣＰＵ
１０１よりのアドレス値をロードし、シリアルにて出力
する。１１はインストラクションレジスタであり、後述
のセレクタ１２を介して入力されるインストラクション
データをロードし、これをシリアルで出力する。
ｔのパラレルシリアル変換レジスタで構成され、ＣＰＵ
１０１よりのアドレス値をロードし、シリアルにて出力
する。１１はインストラクションレジスタであり、後述
のセレクタ１２を介して入力されるインストラクション
データをロードし、これをシリアルで出力する。
【００２５】１３はライトオペレーションバリューであ
り、ライトオペレーションの実行を指示する固定値（イ
ンストラクションコード）を格納するレジスタである。
なお、値はスタートビットも含んで「０１０１」が格納
されているものとする。１４はリードオペレーションバ
リューであり、リードオペレーションの実行を指示する
固定値（インストラクションコード）である「０１１
０」を格納する。１５は他オペレーションバリューであ
り、その他書き込み禁止、書き込み許可等を与える固定
値「０１００」を格納する。１２はセレクタでありＣＰ
Ｕ１０１よりのオペレーション（ライト、リード等）に
応じて、上記１３〜１５のレジスタに格納されたいずれ
かの値を選択し、インストラクションレジスタ１１に出
力する。
り、ライトオペレーションの実行を指示する固定値（イ
ンストラクションコード）を格納するレジスタである。
なお、値はスタートビットも含んで「０１０１」が格納
されているものとする。１４はリードオペレーションバ
リューであり、リードオペレーションの実行を指示する
固定値（インストラクションコード）である「０１１
０」を格納する。１５は他オペレーションバリューであ
り、その他書き込み禁止、書き込み許可等を与える固定
値「０１００」を格納する。１２はセレクタでありＣＰ
Ｕ１０１よりのオペレーション（ライト、リード等）に
応じて、上記１３〜１５のレジスタに格納されたいずれ
かの値を選択し、インストラクションレジスタ１１に出
力する。
【００２６】１７はＣＰＵ１０１との間でデータの送受
信を行なうための入出力バッファである。また、１６は
バスセレクタであり、シリアルＥＥＰＲＯＭからのデー
タバスもしくはパラレルＥＥＰＲＯＭからのデータバス
のいずれか一方を選択して、入出力バッファと接続す
る。なお、バスセレクタ１６には、不図示のジャンパー
機構等を用いて、いずれのデータバスを選択するかを指
定するセレクト信号が供給される。
信を行なうための入出力バッファである。また、１６は
バスセレクタであり、シリアルＥＥＰＲＯＭからのデー
タバスもしくはパラレルＥＥＰＲＯＭからのデータバス
のいずれか一方を選択して、入出力バッファと接続す
る。なお、バスセレクタ１６には、不図示のジャンパー
機構等を用いて、いずれのデータバスを選択するかを指
定するセレクト信号が供給される。
【００２７】５はバス分離部であり、８ｂｉｔのパラレ
ルＥＥＰＲＯＭに対して１６ｂｉｔのデータを各々８ビ
ットずつのデータに分離するバス分離装置。６はライト
リード信号生成器であり、パラレルＥＥＰＲＯＭに対し
て２回のリードパルスあるいはライトパルスを出力す
る。なお、本実施形態では、アドレスデータの下位１０
ビットを１ビット左へシフトし、最下位ビットにライト
リード信号生成器６が「０」か「１」を与えることで、
２つのアドレス値（与えられるアドレスをｎとすると
「２ｎ」と「２ｎ＋１」）が生成される。７はバス合成
部であり、パラレルＥＥＰＲＯＭよりの８ｂｉｔデータ
を１６ｂｉｔデータにする。
ルＥＥＰＲＯＭに対して１６ｂｉｔのデータを各々８ビ
ットずつのデータに分離するバス分離装置。６はライト
リード信号生成器であり、パラレルＥＥＰＲＯＭに対し
て２回のリードパルスあるいはライトパルスを出力す
る。なお、本実施形態では、アドレスデータの下位１０
ビットを１ビット左へシフトし、最下位ビットにライト
リード信号生成器６が「０」か「１」を与えることで、
２つのアドレス値（与えられるアドレスをｎとすると
「２ｎ」と「２ｎ＋１」）が生成される。７はバス合成
部であり、パラレルＥＥＰＲＯＭよりの８ｂｉｔデータ
を１６ｂｉｔデータにする。
【００２８】次に、上記メモリ制御部における動作を、
パラレルＥＥＰＲＯＭを接続した場合と、シリアルＥＥ
ＰＲＯＭを接続した場合に分けて説明する。まず、図３
をもとにパラレルＥＥＰＲＯＭへのアクセス方法を記載
する。
パラレルＥＥＰＲＯＭを接続した場合と、シリアルＥＥ
ＰＲＯＭを接続した場合に分けて説明する。まず、図３
をもとにパラレルＥＥＰＲＯＭへのアクセス方法を記載
する。
【００２９】ＣＰＵ１０１は１度に１６ｂｉｔのデータ
を書き込むが、パラレルＥＥＰＲＯＭは８ｂｉｔバスな
のでリードライト発生器６によってＥＥＰＷＲ信号を２
度発生させる。また、バス分離器５を使ってパラレルＥ
ＥＰＲＯＭに書き込むライトデータをバイト０、バイト
１に分離し、各々のタイミングでパラレルＥＥＰＲＯＭ
にデータを書き込む。また、アドレスについては下位の
１ｂｉｔを途中でインクリメントする必要があるため、
下位の１ｂｉｔについてはライトリード信号生成器６よ
り供給を行ない、インクリメントする。
を書き込むが、パラレルＥＥＰＲＯＭは８ｂｉｔバスな
のでリードライト発生器６によってＥＥＰＷＲ信号を２
度発生させる。また、バス分離器５を使ってパラレルＥ
ＥＰＲＯＭに書き込むライトデータをバイト０、バイト
１に分離し、各々のタイミングでパラレルＥＥＰＲＯＭ
にデータを書き込む。また、アドレスについては下位の
１ｂｉｔを途中でインクリメントする必要があるため、
下位の１ｂｉｔについてはライトリード信号生成器６よ
り供給を行ない、インクリメントする。
【００３０】従って、パラレルＥＥＰＲＯＭの場合、ア
クセスは必ず１６ｂｉｔのワード単位である０×８００
…０ｈ，０×８００…２ｈ，０×８００…４ｈ，０×８
００…６ｈでアクセスする必要がある。
クセスは必ず１６ｂｉｔのワード単位である０×８００
…０ｈ，０×８００…２ｈ，０×８００…４ｈ，０×８
００…６ｈでアクセスする必要がある。
【００３１】ｎＥＥＰＣＳは、「Ｌ」Ｔｒｕｅの信号
で、ＥＥＰＲＯＭのメモリエリアにアクセスした場合に
Ｌとなる。
で、ＥＥＰＲＯＭのメモリエリアにアクセスした場合に
Ｌとなる。
【００３２】なお、パラレルＥＥＰＲＯＭのリード動作
については特に図示しないが、上述のライト動作と同じ
ような処理が行なわれる。すなわち、ライトリード信号
生成器６によって２バイト分のアドレスを生成し、２バ
イト（８ｂｉｔ×２＝１６ｂｉｔ）のデータを読み出
し、これをバス合成部７にて合成して、１６ｂｉｔ幅の
データとし、バスセレクタ１６、入出力バッファ１７を
介してシステムバス１０８のデータバスへ出力される。
については特に図示しないが、上述のライト動作と同じ
ような処理が行なわれる。すなわち、ライトリード信号
生成器６によって２バイト分のアドレスを生成し、２バ
イト（８ｂｉｔ×２＝１６ｂｉｔ）のデータを読み出
し、これをバス合成部７にて合成して、１６ｂｉｔ幅の
データとし、バスセレクタ１６、入出力バッファ１７を
介してシステムバス１０８のデータバスへ出力される。
【００３３】以上のようにして、パラレルＥＥＰＲＯＭ
へのデータの書き込み、読み出しが終了すると、ＣＰＵ
−Ｉ／Ｆ２より、ｎＲＤＹ信号が発行され、パラレルＥ
ＥＰＲＯＭへのメモリアクセスが完了したことをＣＰＵ
１０１に伝える。一方、ｎＲＤＹを受信したＣＰＵ１０
１は、ライト時にはデータバス上へのデータ出力を終了
し、リード時にはデータバス上のデータの読み取りを行
なう。
へのデータの書き込み、読み出しが終了すると、ＣＰＵ
−Ｉ／Ｆ２より、ｎＲＤＹ信号が発行され、パラレルＥ
ＥＰＲＯＭへのメモリアクセスが完了したことをＣＰＵ
１０１に伝える。一方、ｎＲＤＹを受信したＣＰＵ１０
１は、ライト時にはデータバス上へのデータ出力を終了
し、リード時にはデータバス上のデータの読み取りを行
なう。
【００３４】次に図５及び図６を参照して、シリアルＥ
ＥＰＲＯＭへのアクセスを説明する。なお、図３のパラ
レルＥＥＰＲＯＭのときと同じように、ＣＰＵ１０１は
１６ｂｉｔのデータを書き込むものとする。
ＥＰＲＯＭへのアクセスを説明する。なお、図３のパラ
レルＥＥＰＲＯＭのときと同じように、ＣＰＵ１０１は
１６ｂｉｔのデータを書き込むものとする。
【００３５】図５はシリアルＥＥＰＲＯＭへのライトア
クセス動作を説明する図である。シリアルＥＥＰＲＯＭ
に対するチップセレクト信号（ＥＥＰＣＳ）は「Ｈ」Ｔ
ｒｕｅである。ＧＡ内部のＬＴ信号が「Ｈ」となるタイ
ミングで、ライトデータレジスタ８、アドレスレジスタ
１０、インストラクションレジスタ１１に必要な値をロ
ードする。データライト時では、このロードタイミング
で、ライトデータレジスタにＣＰＵ１０１よりの書込デ
ータ（１６ｂｉｔ）が格納され、アドレスレジスタには
ＣＰＵ１０１よりの書き込みアドレスに基づいて得られ
るアドレス（１０ｂｉｔ）が格納され、更に、インスト
ラクションレジスタ１１にライトオペレーションバリュ
ー１３の固定値（４ｂｉｔ）が格納される。
クセス動作を説明する図である。シリアルＥＥＰＲＯＭ
に対するチップセレクト信号（ＥＥＰＣＳ）は「Ｈ」Ｔ
ｒｕｅである。ＧＡ内部のＬＴ信号が「Ｈ」となるタイ
ミングで、ライトデータレジスタ８、アドレスレジスタ
１０、インストラクションレジスタ１１に必要な値をロ
ードする。データライト時では、このロードタイミング
で、ライトデータレジスタにＣＰＵ１０１よりの書込デ
ータ（１６ｂｉｔ）が格納され、アドレスレジスタには
ＣＰＵ１０１よりの書き込みアドレスに基づいて得られ
るアドレス（１０ｂｉｔ）が格納され、更に、インスト
ラクションレジスタ１１にライトオペレーションバリュ
ー１３の固定値（４ｂｉｔ）が格納される。
【００３６】上記ロードタイミングに続いてＳＫジェネ
レータ４に起動がかかり、ライトデータレジスタ８、ア
ドレスレジスタ１０。インストラクションレジスタ１１
の各レジスタに格納されたデータはパラレルデータから
シリアルデータ（計３０ｂｉｔ）に変換されて出力され
ることになる。
レータ４に起動がかかり、ライトデータレジスタ８、ア
ドレスレジスタ１０。インストラクションレジスタ１１
の各レジスタに格納されたデータはパラレルデータから
シリアルデータ（計３０ｂｉｔ）に変換されて出力され
ることになる。
【００３７】本実施形態では、説明のためにＳＫクロッ
クの周期をＣＬＫの２倍の周期としたが、実際にはＳＫ
クロックはかなり長いタイミングにする必要がある。Ｃ
ＬＫ分周器３でＣＬＫを分周し、ＳＫジェネレータ４は
分周されたクロック信号に基づいて、ＥＥＰＣＳ信号が
Ｔｒｕｅになり、上記ラッチ処理が終了した後に、ＳＫ
クロックを生成、出力する。
クの周期をＣＬＫの２倍の周期としたが、実際にはＳＫ
クロックはかなり長いタイミングにする必要がある。Ｃ
ＬＫ分周器３でＣＬＫを分周し、ＳＫジェネレータ４は
分周されたクロック信号に基づいて、ＥＥＰＣＳ信号が
Ｔｒｕｅになり、上記ラッチ処理が終了した後に、ＳＫ
クロックを生成、出力する。
【００３８】このＳＫクロックはシリアルＥＥＰＲＯＭ
に対して送られる。上述のように、データライト時は、
３０ｂｉｔをシリアルＥＥＰＲＯＭに送る必要があるの
で、ＳＫクロックは３０回送られることになる。即ち、
ＳＫクロックに同期して、スタートビット２ｂｉｔ、オ
ペコード２ｂｉｔ、アドレス１０ｂｉｔ、データ１６ｂ
ｉｔのシリアルデータが送信される。
に対して送られる。上述のように、データライト時は、
３０ｂｉｔをシリアルＥＥＰＲＯＭに送る必要があるの
で、ＳＫクロックは３０回送られることになる。即ち、
ＳＫクロックに同期して、スタートビット２ｂｉｔ、オ
ペコード２ｂｉｔ、アドレス１０ｂｉｔ、データ１６ｂ
ｉｔのシリアルデータが送信される。
【００３９】上記送信を終了すると（即ち３０回のＳＫ
クロックを出力し終えると）、ＳＫジェネレータ４はＣ
ＰＵ−Ｉ／Ｆ２に対して終了を知らせる（ＤＥＮＤ）。
ＤＥＮＤを受信したＣＰＵ−Ｉ／Ｆ２は、ＣＰＵ１０１
に対してｎＲＤＹ信号を送る。
クロックを出力し終えると）、ＳＫジェネレータ４はＣ
ＰＵ−Ｉ／Ｆ２に対して終了を知らせる（ＤＥＮＤ）。
ＤＥＮＤを受信したＣＰＵ−Ｉ／Ｆ２は、ＣＰＵ１０１
に対してｎＲＤＹ信号を送る。
【００４０】次に図６を参照してシリアルＥＥＰＲＯＭ
からデータをリードするアクセス方法を記載する。図６
はシリアルＥＥＰＲＯＭへのリードアクセスを説明する
図である。
からデータをリードするアクセス方法を記載する。図６
はシリアルＥＥＰＲＯＭへのリードアクセスを説明する
図である。
【００４１】ＳＫクロックの生成方法は上述のライトア
クセスの場合と同様である。但し、リードアクセスの場
合は、ライトアクセスと異なり、ＧＡ内部のＬＴ信号が
「Ｈ」となるタイミングで行なわれるラッチにおいて
は、アドレスレジスタ１０、インストラクションレジス
タ１１に対して必要な値がロードされる。当然、ライト
データレジスタ８へのデータロードは有り得ない。ま
た、インストラクションレジスタ１１には、リードオペ
レーションバリュー１４に格納されている固定値がセッ
トされることになる。すなわち、セレクタ１２によって
ライトかリードかを判定し、リードアクセスの場合はリ
ードオペレーションバリュー１４の値が選択されてイン
ストラクションレジスタ１１に格納される。
クセスの場合と同様である。但し、リードアクセスの場
合は、ライトアクセスと異なり、ＧＡ内部のＬＴ信号が
「Ｈ」となるタイミングで行なわれるラッチにおいて
は、アドレスレジスタ１０、インストラクションレジス
タ１１に対して必要な値がロードされる。当然、ライト
データレジスタ８へのデータロードは有り得ない。ま
た、インストラクションレジスタ１１には、リードオペ
レーションバリュー１４に格納されている固定値がセッ
トされることになる。すなわち、セレクタ１２によって
ライトかリードかを判定し、リードアクセスの場合はリ
ードオペレーションバリュー１４の値が選択されてイン
ストラクションレジスタ１１に格納される。
【００４２】ＳＫジェネレータ４をＳＫクロックを３０
回発生させるが、インストラクションレジスタ１１の４
ｂｉｔ及びアドレスレジスタ１０の１０ｂｉｔを転送し
終えると、途中から（即ち、１５個目のＳＫクロックか
ら）シリアルＥＥＰＲＯＭは当該アドレスに対応するデ
ータをシリアルに出力してくる。このシリアルな出力デ
ータはリードデータレジスタ９にＳＫクロックに同期し
て入力され、１６ｂｉｔのデータが格納されると、バス
セレクタ１６及び入出力バッファ１７を介してシステム
バス１０８上へ出力される。
回発生させるが、インストラクションレジスタ１１の４
ｂｉｔ及びアドレスレジスタ１０の１０ｂｉｔを転送し
終えると、途中から（即ち、１５個目のＳＫクロックか
ら）シリアルＥＥＰＲＯＭは当該アドレスに対応するデ
ータをシリアルに出力してくる。このシリアルな出力デ
ータはリードデータレジスタ９にＳＫクロックに同期し
て入力され、１６ｂｉｔのデータが格納されると、バス
セレクタ１６及び入出力バッファ１７を介してシステム
バス１０８上へ出力される。
【００４３】データを１６ｂｉｔ読み出すと、ちょうど
３０個のＳＫクロックを出力し終えるので、ＤＥＮＤが
ＳＫジェネレータ４からＣＰＵ−Ｉ／Ｆ２に出力され
る。すると、ＥＥＰＲＤをツルーにし、ＣＰＵ１０１に
対してのデータバスを開けてリードデータレジスタ９の
値をＣＰＵ１０１に送る。
３０個のＳＫクロックを出力し終えるので、ＤＥＮＤが
ＳＫジェネレータ４からＣＰＵ−Ｉ／Ｆ２に出力され
る。すると、ＥＥＰＲＤをツルーにし、ＣＰＵ１０１に
対してのデータバスを開けてリードデータレジスタ９の
値をＣＰＵ１０１に送る。
【００４４】またシリアルＥＥＰＲＯＭにはパラレルＥ
ＥＰＲＯＭにない機能である書き込み許可、禁止等のよ
うなコマンドがある。８００４００００ｈをアクセスし
た場合、その拡張機能の内部信号ＥＸＴがツルーになる
こととする。ＥＸＴ信号がツルーになった場合、セレク
タ１２はその他のインストラクション（他オペレーショ
ンバリュー１５）を選択し、またＳＫジェネレータ４で
はその際に必要なＳＫクロックの回数１４回が発生す
る。
ＥＰＲＯＭにない機能である書き込み許可、禁止等のよ
うなコマンドがある。８００４００００ｈをアクセスし
た場合、その拡張機能の内部信号ＥＸＴがツルーになる
こととする。ＥＸＴ信号がツルーになった場合、セレク
タ１２はその他のインストラクション（他オペレーショ
ンバリュー１５）を選択し、またＳＫジェネレータ４で
はその際に必要なＳＫクロックの回数１４回が発生す
る。
【００４５】以上説明したように、上記のメモリ制御部
１０４により、同一ソフトウェアでパラレル／シリアル
ＥＥＰＲＯＭに対応するハードウェア回路が構成され
る。
１０４により、同一ソフトウェアでパラレル／シリアル
ＥＥＰＲＯＭに対応するハードウェア回路が構成され
る。
【００４６】但し、シリアルＥＥＰＲＯＭのみに必要な
コマンドはパラレルＥＥＰＲＯＭを使用する際にでもプ
ログラム中にダミーアクセスさせておく必要がある。
コマンドはパラレルＥＥＰＲＯＭを使用する際にでもプ
ログラム中にダミーアクセスさせておく必要がある。
【００４７】また、本実施形態では特に説明しなかった
が、シリアルＥＥＰＲＯＭはその容量によって発生させ
る同期クロックＳＫの値が変化する（例えば、アドレス
指定に必要なビット数が変化するため）。従って、ＳＫ
クロックの発生数については、ＩＯレジスタで設定す
る、あるいはＧＡ外部のピン等でセレクトできる等の構
成を設けておくとよい。
が、シリアルＥＥＰＲＯＭはその容量によって発生させ
る同期クロックＳＫの値が変化する（例えば、アドレス
指定に必要なビット数が変化するため）。従って、ＳＫ
クロックの発生数については、ＩＯレジスタで設定す
る、あるいはＧＡ外部のピン等でセレクトできる等の構
成を設けておくとよい。
【００４８】また、上記実施形態によれば、シリアルＥ
ＥＰＲＯＭに対して、メモリ上にマッピングして使用す
ることが可能となるので、パラレルＥＥＰＲＯＭかシリ
アルＥＥＰＲＯＭのいずれを使うかという前提は不要と
なる。
ＥＰＲＯＭに対して、メモリ上にマッピングして使用す
ることが可能となるので、パラレルＥＥＰＲＯＭかシリ
アルＥＥＰＲＯＭのいずれを使うかという前提は不要と
なる。
【００４９】以上説明したように、本実施形態によれ
ば、シリアルＥＥＰＲＯＭをメモリ上にマッピングする
ようなハード回路を構成するとともに、８ｂｉｔのパラ
レルＥＥＰＲＯＭをシリアルＥＥＰＲＯＭと同じ１６ｂ
ｉｔのバス幅として扱えるようにＧＡ内部にハードウェ
アを構成する。これにより同じソフトウェアでシリア
ル、パラレルＥＥＰＲＯＭを制御することが可能にな
り、システム設計終了後、ＧＡ設計終了後でも、シリア
ルＥＥＰＲＯＭとパラレルＥＥＰＲＯＭの交換が容易に
行なえる。即ち、ハードウェアでアドレス、データを変
換することにより同一ソフトウェアでどちらのタイプの
ＥＥＰＲＯＭも制御できるようになるので、システム設
計終了後でもその時点の状況に応じて設計者はどちらか
のタイプのＥＥＰＲＯＭを選択できる。
ば、シリアルＥＥＰＲＯＭをメモリ上にマッピングする
ようなハード回路を構成するとともに、８ｂｉｔのパラ
レルＥＥＰＲＯＭをシリアルＥＥＰＲＯＭと同じ１６ｂ
ｉｔのバス幅として扱えるようにＧＡ内部にハードウェ
アを構成する。これにより同じソフトウェアでシリア
ル、パラレルＥＥＰＲＯＭを制御することが可能にな
り、システム設計終了後、ＧＡ設計終了後でも、シリア
ルＥＥＰＲＯＭとパラレルＥＥＰＲＯＭの交換が容易に
行なえる。即ち、ハードウェアでアドレス、データを変
換することにより同一ソフトウェアでどちらのタイプの
ＥＥＰＲＯＭも制御できるようになるので、システム設
計終了後でもその時点の状況に応じて設計者はどちらか
のタイプのＥＥＰＲＯＭを選択できる。
【００５０】また、シリアルＥＥＰＲＯＭを使用するだ
けでもＣＰＵのメモリ領域にマッピングされることにな
る。即ち、シリアルＥＥＰＲＯＭもＣＰＵのメモリエリ
アにメモリマッピングするハードウェアの回路が構成さ
れ、通常のパラレルＥＥＰＲＯＭやＳＲＡＭと同じよう
にアクセスが可能となる。
けでもＣＰＵのメモリ領域にマッピングされることにな
る。即ち、シリアルＥＥＰＲＯＭもＣＰＵのメモリエリ
アにメモリマッピングするハードウェアの回路が構成さ
れ、通常のパラレルＥＥＰＲＯＭやＳＲＡＭと同じよう
にアクセスが可能となる。
【００５１】なお、本発明は、複数の機器（例えばホス
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。
トコンピュータ，インタフェイス機器，リーダ，プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機，ファクシミリ装置
など）に適用してもよい。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
タイプの異なる少なくとも２種類のメモリを選択的に装
着することが可能となる。
タイプの異なる少なくとも２種類のメモリを選択的に装
着することが可能となる。
【００５３】特に、シリアルＥＥＰＲＯＭのメモリマッ
ピングをパラレルＥＥＰＲＯＭと同じようなメモリマッ
ピングに展開するので、同一ソフトウェアでどちらのタ
イプのＥＥＰＲＯＭも制御可能となる。
ピングをパラレルＥＥＰＲＯＭと同じようなメモリマッ
ピングに展開するので、同一ソフトウェアでどちらのタ
イプのＥＥＰＲＯＭも制御可能となる。
【００５４】
【図１】本実施形態によるメモリ制御装置を適用した印
刷装置の概略構成を表すブロック図である。
刷装置の概略構成を表すブロック図である。
【図２】メモりマッピングを説明する図である。
【図３】本実施形態のメモリ制御部の回路構成を説明す
るブロック図である。
るブロック図である。
【図４】本実施形態におけるパラレルＥＥＰＲＯＭへの
ライトアクセスを説明する図である。
ライトアクセスを説明する図である。
【図５】本実施形態におけるシリアルＥＥＰＲＯＭへの
ライトアクセスを説明する図である。
ライトアクセスを説明する図である。
【図６】本実施形態におけるシリアルＥＥＰＲＯＭへの
リードアクセスを説明する図である。
リードアクセスを説明する図である。
Claims (10)
- 【請求項１】 アクセス形態の異なる第１メモリと第２
メモリを選択的に装着可能なメモリ制御装置であって前
記第１メモリと第２メモリのアドレス空間を整合させる
べく外部よりの指定アドレスを変換するアドレス整合手
段と、 前記アドレス整合手段によって変換されたアドレスの形
態を変換し、前記第１メモリ及び第２メモリのそれぞれ
に対応するアドレスデータを生成する生成手段と、 前記生成手段で生成された各アドレスデータを前記第１
及び第２メモリの対応するメモリに供給してアクセスす
るアクセス手段とを備えることを特徴とするメモリ制御
装置。 - 【請求項２】 前記第１メモリと第２メモリのアクセス
データ幅を整合させるデータ幅整合手段を更に備えるこ
とを特徴とする請求項１に記載のメモリ制御装置。 - 【請求項３】 前記第１メモリの１回のアクセスにおけ
るデータ幅が前記第２メモリのそれよりも小さい場合、 前記アドレス整合手段は、外部より指定された１つのア
ドレスに対して前記第１メモリの複数のアドレスを発生
し、 前記データ幅整合手段は、前記アドレス整合手段で発生
した複数のアドレスで前記第１メモリをアクセスし、読
み出されたデータを合成し、前記第２のメモリのデータ
幅と同じデータ幅の読み出しデータを生成することを特
徴とする請求項２に記載のメモリ制御装置。 - 【請求項４】 前記データ幅整合手段は、前記第１メモ
リの前記アドレス整合手段で発生した複数のアドレスに
対してデータの書き込みを行なうべく、外部より入力し
た書き込みデータを分割することを特徴とする請求項２
に記載のメモリ制御装置。 - 【請求項５】 前記第１メモリのデータライン及び前記
第２メモリのデータラインのいずれかを選択し、外部の
データバスと接続する接続手段を更に備えることを特徴
とする請求項１に記載のメモリ制御装置。 - 【請求項６】 アクセス形態の異なる第１メモリと第２
メモリを選択的に装着可能とするためのメモリ制御方法
であって、 前記第１メモリと第２メモリのアドレス空間を整合させ
るべく外部よりの指定アドレスを変換するアドレス整合
工程と、 前記アドレス整合工程によって変換されたアドレスの形
態を変換し、前記第１メモリ及び第２メモリのそれぞれ
に対応するアドレスデータを生成する生成工程と、 前記生成工程で生成された各アドレスデータを前記第１
及び第２メモリの対応するメモリに供給してアクセスす
るアクセス工程とを備えることを特徴とするメモリ制御
方法。 - 【請求項７】 前記第１メモリと第２メモリのアクセス
データ幅を整合させるデータ幅整合工程を更に備えるこ
とを特徴とする請求項６に記載のメモリ制御方法。 - 【請求項８】 前記第１メモリの１回のアクセスにおけ
るデータ幅が前記第２メモリのそれよりも小さい場合、 前記アドレス整合工程は、外部より指定された１つのア
ドレスに対して前記第１メモリの複数のアドレスを発生
し、 前記データ幅整合工程は、前記アドレス整合工程で発生
した複数のアドレスで前記第１メモリをアクセスし、読
み出されたデータを合成し、前記第２のメモリのデータ
幅と同じデータ幅の読み出しデータを生成することを特
徴とする請求項７に記載のメモリ制御方法。 - 【請求項９】 前記データ幅整合工程は、前記第１メモ
リの前記アドレス整合工程で発生した複数のアドレスに
対してデータの書き込みを行なうべく、外部より入力し
た書き込みデータを分割することを特徴とする請求項７
に記載のメモリ制御方法。 - 【請求項１０】 前記第１メモリのデータライン及び前
記第２メモリのデータラインのいずれかを選択し、外部
のデータバスと接続する接続工程を更に備えることを特
徴とする請求項６に記載のメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12742097A JPH10320267A (ja) | 1997-05-16 | 1997-05-16 | メモリ制御装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12742097A JPH10320267A (ja) | 1997-05-16 | 1997-05-16 | メモリ制御装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10320267A true JPH10320267A (ja) | 1998-12-04 |
Family
ID=14959528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12742097A Withdrawn JPH10320267A (ja) | 1997-05-16 | 1997-05-16 | メモリ制御装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10320267A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150070049A (ko) * | 2012-09-19 | 2015-06-24 | 노바칩스 캐나다 인크. | 이중 모드 핀아웃을 가진 플래시 메모리 제어기 |
| US20230097776A1 (en) * | 2021-09-28 | 2023-03-30 | Canon Kabushiki Kaisha | Image forming apparatus and control method of image forming apparatus |
-
1997
- 1997-05-16 JP JP12742097A patent/JPH10320267A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20150070049A (ko) * | 2012-09-19 | 2015-06-24 | 노바칩스 캐나다 인크. | 이중 모드 핀아웃을 가진 플래시 메모리 제어기 |
| JP2015528608A (ja) * | 2012-09-19 | 2015-09-28 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． | デュアルモードピン配列を有するフラッシュメモリコントローラ |
| US20230097776A1 (en) * | 2021-09-28 | 2023-03-30 | Canon Kabushiki Kaisha | Image forming apparatus and control method of image forming apparatus |
| US11838477B2 (en) * | 2021-09-28 | 2023-12-05 | Canon Kabushiki Kaisha | Image forming apparatus and control method of image forming apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040803 |