JPH0387957A - バスアクセス方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えばデータを記憶するメモリからのデータ
の読出しおよびメモリへのデータの書込みをバスを通し
て行なうバスアクセス方法に関するものである。

［従来の技術］ 例えば１６ビツトのマイクロプロセッサ（ＣＰＵ）を使
用した装置において、データを記憶するメモリからデー
タの読出しおよびメモリへのデータの書込みをバスを通
して行なう場合には、第５図に示すようなメモリ装置が
用いられていた。

このメモリ装置は記憶するデータの性質に応じて個々に
８ビット幅の２つのメモリを一組として構成する記憶手
段（例えばＲＯＭ、ＲＡＭ。

ＥＥＰＲＯＭ等）１２と、１６ビツトのＣＰＵ１１とが
バス接続されており、ＣＰＵ１１からのアドレス指定に
よりデータバス１３を介して記憶手段１２の所定アドレ
スに対するデータの読書きを行なっている。

すなわち、上述した装置では、１６ビツトのデータを８
ビツトバスのＲＡＭに対して読書きする場合、２つのＲ
ＡＭに対してＣＰＵより同一のアドレス信号が出力され
ることで、各ＲＡＭのアドレスが指定され、これに同期
して１６ビツトのデータの転送が行なわれる。

［発明が解決しようとする課題］ しかしながら、上述した従来のメモリ装置では、１６ビ
ツトのデータをアクセスするに当たって、データの記憶
される一組の記憶手段を８ビツトバスによる２つのメモ
リで構成してデータの読書きが行なわれるので、必要以
上にメモリ容量を取りコスト高になるだけでなく、装置
に占めるメモリのスペースが大きくなり、装置小型化の
妨げになっていた。

そこで、本発明は上述した問題点に鑑みてなされたもの
であって、その目的は、１つのデータを複数の少数ビッ
トに分けて共通のメモリに読書きすることでメモリの容
量を低減でき、かつメモリのスペースを必要最小限に抑
えることができるバスアクセス方法を提供することにあ
る。

［課題を解決するための手段〕 上記目的を達成するため、本発明によるバスアクセス方
法は、ＣＰＵからのデータを複数の少数ビットに分けて
バス上に出力し、前記ＣＰＵのアドレス指定により何れ
かのデータを記憶手段に書込んだ後、アドレスの更新の
もとに残りのデータを順々にバス上に出力させて前記共
通の記憶手段に書込み、 前記データの読出し時は、前記共通の記憶手段に少数ビ
ット化されて記憶された複数のデータのうち、前記ＣＰ
Ｕによりアドレス指定されたデータをバス上に出力させ
た後、アドレスの更新のもとに残りのデータを順々にバ
ス上に出力させ、全データが揃った時点で前記ＣＰＵに
取り込むことを特徴としている。

［作用］ ＣＰＬＪから記憶手段へのデータの書込み時は、ＣＰＵ
からのデータを複数の少数ビットに分けて従来のバスの
ビット幅より少ない構成のバス上に出力される。そして
、ＣＰＵのアドレス指定により何れかのデータが記憶手
段に書込まれた後、アドレスが一つ更新されて残りのデ
ータの一つがバス上に出力されて共通の記憶手段に書込
まれる。

以下、アドレスの更新のもとに残りのデータが順々にバ
ス上に出力されて共通の記憶手段に全データが書込まれ
る。

また、記憶手段からＣＰＵへのデータの読出し時には、
まず、複数の少数ビットに分けられて共通の記憶手段に
記憶されたデータのうち、ＣＰＵによりアドレス指定さ
れたアドレスのデータがバス上に出力される。この後、
アドレスが一つ更新されて残りのデータの一つがバス上
に出力され、以下、アドレスの更新のもとに残りのデー
タが順々にバス上に出力されて全てのデータが揃った時
点でＣＰＬＩに全データが取り込まれる。

［実施例］ 第１図は本発明によるバスアクセス方法が適用されるメ
モリ装置の一実施例を示すブロック構成図である。

この実施例によるメモリ装置は、データを記憶記憶する
メモリからのデータの読出しおよびメモリへのデータの
書込みを行なっており、マイクロプロセッサ（ＣＰＵ）
１、タイミング発生手段２、データ書込手段３、データ
読出手段４、記憶手段５を備えて構成されている。

ＣＰＵＩはデータの読書きを行なうに当たって外部から
供給されるクロック信号ＣＬＫに基づいて書込み信号Ｗ
Ｒあるいは読出し信号ＲＤをタイミング発生手段２に出
力するとともに、データの読書きが行なわれる記憶手段
５とタイミング発生手段２とにアドレスバス６を介して
アドレス信号Ａを出力している。タイミング発生手段２
ではこのアドレス信号Ａからチップセレクト信号８８〜
ＳＩＯを生成する。また、このＣＰＵ　ｌからは上記信
号の出力に伴って１６ビツトのデータバス７上にデータ
を出力している。

タイミング発生手段２はＣＰＵＩに供給されるクロック
信号ＣＬＫに同期してＣＰＵ　１からの書込み信号ＷＲ
あるいは読出し信号ＲＤを取り込み、データ書込手段３
あるいはデータ読出手段４に動作制御信号３１〜Ｓ４を
出力するとともに、記憶手段５に対して動作制御信号Ｓ
６．Ｓ７、チップセレクト信号３８〜Ｓｌ０ｇよびアド
レスの最下位ビットを制御するビット制御信号Ｓ５を出
力している。

データ書込手段３はｃｐｕｉとデータノくスフを介して
接続されており、上位データ書込バッファ３ａと下位デ
ータ書込レジスタ３ｂから構成されている。上位データ
書込バッファ３ａはタイミング発生手段２より動作制御
信号（書込み信号）Ｓｌが供給されている間、その出力
をイネーブルにしてデータバス７上の上位８ビツトのデ
ータを８ビツトのデータバス８上に出力している。また
、この間に下位データ書込レジスタ３ｂにはデータバス
７上の下位８ビツトのデータをラッチする。そして、下
位データ書込レジスタ３ｂは記憶手段５に対する上位８
ビツトのデータの書込みが終了し、タイミング発生手段
２から出力されるビット制御信号Ｓ５によって記憶手段
５のアドレスの最下位ビットが「Ｏ」から「１」に変更
され、動作制御信号Ｃ書込み信号）Ｓ２が供給されてい
る間、予め上位８ビットデータ書込み時にラッチしたデ
ータバス７上の下位８ビツトのデータを８ビツトのデー
タバス８上に出力している。

データ読出手段４はデータ書込手段３と同様にＣＰＵＩ
とデータバス７を介して接続されており、上位データ読
出レジスタ４ａと下位データ読出バッファ４ｂから構成
されている。上位データ読出レジスタ４ａはタイミング
発生手段２より動作制御信号（読出し信号）Ｓ３が供給
されている間に、記憶手段５からのデータバス８上の８
ビツトのデータをラッチする。そして、タイミング発生
手段２から出力されるビット制御信号ｓ５によって記憶
手段５のアドレスの最下位ビットがｒＱＪから「ｌ」に
変更され、動作制御信号（読出し信号）Ｓ４が供給され
ている間、上位データ続出レジスタ４ａはラッチしたデ
ータを下位データ読出バッファ４ｂは記憶手段５からの
データバス８上の８ビツトのデータをデータバス７上へ
出力している。ＣＰＵＩはこのデータバス７上の１６ビ
ツトのデータを一斉に取り込むことになる。

記憶手段５は記憶するデータの性質に応じて個々に記憶
形式の異なる例えばＲＯＭ、ＲＡＭ。

ＥＥＰＲＯＭ等から構成され、データ書込手段３および
データ読出手段４と８ビツトのデータバス８を介して接
続されている。タイミング発生手段２から書込みあるい
は読出しの動作制御信号（Ｓ６．Ｓ７の何れか）が供給
され、チップセレクト信号３８〜ＳＩＯの何れかでチッ
プが指定され、ＣＰＵ　１からのアドレス信号Ａとタイ
ミング発生手段２からのアドレスの最下位ビットを制御
するビット制御信号Ｓ５でアドレスが指定されると、デ
ータ書込手段３あるいはデータ読出手段４を介してＣＰ
ＵＩと記憶手段５との間でデータの書込みあるいは読出
しが行なわれる。

ここで、記憶手段５のアドレスは第２図に示すような構
成となっており、ＣＰｔＪｌからのアドレス信号Ａの最
下位ビットＡＬは記憶手段のアドレスのビットＡ、に対
応し、このアドレスのビットＡ　ｏ＋の下位ビットであ
って、実質上、記憶手段におけるアドレスの最下位のビ
ット八〇。には、タイミンク発生手段２からのビット制
御信号Ｓ５によって「Ｏ」またはｒｌ」のビット情報が
入力される。

次に、上記のように構成されるメモリ装置のデータのア
クセス方法を第３図および第４図に基づいて説明する。

まず、ＣＰＵ１が記憶手段５にデータを書込む場合には
、ｃｐｕｘから書込み信号ＷＲおよびアドレス信号Ａを
出力するとともに、１６ビツトのデータバス７にデータ
を出力する（ＳＴＩ）、次に、タイミング発生手段２か
ら書込みの動作制御信号Ｓｔによってデータ書込手段３
における上位データ書込バッファ３ａをイネーブル状態
とし、１６ビツトのデータのうち上位８ビツトのデータ
を８ビツトのデータバス８上に出力する。また同時に、
ＣＰＵＩからの下位８ビツトのデータを下位データ書込
レジスタ３ｂにラッチする（Ｓｒ１）。この時、記憶手
段５には上位８ビツトのデータが書込まれるべく、タイ
ミング発生手段２から書込みの動作制御信号Ｓ６が供給
され、かつ、ＣＰＵ　１からのアドレス信号Ａによりタ
イミング発生手段２から何れのチップを選択するかのチ
ップセレクト信号Ｓ９またはＳＩＯが供給される。さら
に、記憶手段５のアドレスの最下位ビットがｒＯＪにな
るようにビット制御信号Ｓ５が供給される。そして、上
位８ビツトのデータの書込みが完了すると、タイミング
発生手段２からのビット制御信号Ｓ５によって記憶手段
５のアドレスの最下位ビットが「１」に変更される（Ｓ
ｒ１）、そして、タイミング発生手段２は下位データ書
込レジスタ３ｂに書込みの動作制御信号Ｓ２を供給する
。それによって下位８ビツトのデータが８ビツトのデー
タバス８上に出力され、再度タイミング発生手段２から
記憶手段５に対して書込みの動作制御信号Ｓ６が供給さ
れると、下位８ビツトのデータが記憶手段５に記憶され
る（Ｓｒ４）、この結果、ＣＰ　Ｕ　ｌによって指定さ
れたアドレスにデータが書込まれる。

次に、ＣＰＵＩが記憶手段５からデータを読出す場合に
は、ＣＰＵＩから読出し信号ＲＤおよびアドレス信号Ａ
を出力する（Ｓｒ１）、すると、タイミング発生手段２
からは記憶手段５に対して読出しの動作制御信号Ｓ７、
チップセレクト信号Ｓ８〜ＳＩＯおよびビット制御信号
ｓ５が出力される（Ｓｒ６）、これにより、ＣＰＵ　１
によってアドレス指定された記憶手段５からの８ビツト
の出力データを上位データ読出レジスタ４ａにラッチす
ると同時に、記憶手段５におけるアドレスの最下位ビッ
トを「０」から「ｌ」に変更する（Ｓｒ１）、そして、
下位データ読出バッファ４ｂにタイミング発生手段２か
ら読出しの動作制御信号Ｓ４が供給され、かつ、記憶手
段５にタイミング発生手段２から再び読出しの動作制御
信号Ｓ７とチップセレクト信号３８〜ｓｌｏが供給され
ると、記憶手段５から下位８ビツトのデータが下位デー
タ読出バッファ４ｂへ送られる。これにより、上位・下
位１６ビツトのデータが揃い、タイミング発生手段２か
らの読出しの動作制御信号Ｓ４により上位データ読出レ
ジスタ４ａおよび下位データ読出バッファ４ｂがイネー
ブル状態になり、１６ビツトのデータがデータバス７上
に出力され（Ｓｒ１）、ＣＰＵＩに一斉に取り込まれる
。

上述した実施例では、データを上位・下位の２つに分け
、記憶手段５のアドレスの最下位ビットに２つのデータ
の取り込み順序を示す情報を付加することで、１６ビツ
トのＣＰＵを８ビツトのデータバスでアクセスすること
ができるので、必要なデータを共通のメモリに記憶させ
ることができ、従来に比べてメモリ容量の低減を図るこ
とができる。また、記憶するデータの性質に応じて振り
分けられる各メモリは、各々１つで共通に構成できるの
で、コストの低減が図れるとともに、メモリが装置に占
めるスペースを小さくでき、装置自身の小型化に対応で
きる。

ところで、上述した実施例では、１６ビツトのＣＰＵを
８ビツトのバスでアクセスする場合を例にとって説明し
たが、ＣＰＵおよびメモリにおけるバスのビット数に応
じてデータを少数ビットに分割し、この分割したビット
数がメモリのビット数と一致するようにしてデータの読
書きを制御する構成とすれば、上述した実施例と同一の
効果を得ることができる。

［発明の効果］ 以上説明したように、本発明のバスアクセス方法によれ
ば、データを複数部分に分けて共通の記憶手段に対し読
書きできるので、メモリの容量を低減できるとともに、
メモリが占めるスペースを小さくして装置自身の小型化
を図ることができる。

【図面の簡単な説明】

第１図は本発明によるバスアクセス方法が適用されるメ
モリ装置の一実施例を示すブロック構成図、第２図は同
装置の記憶手段におけるアドレスの構成図、第３図は同
装置によるデータの書込み時における動作チャート図、
第４図はデータの読出し時における動作チャート図、第
５図は従来のアクセス方法が適用されるメモリ装置の一
例を示すブロック構成図である。 １・−ＣＰＵ、２・・−タイミング発生手段。 ３・・・データ書込手段、４−・・データ読出手段、５
・・・記憶手段、７．８・・・データバス。

Claims (1)

【特許請求の範囲】
1. ＣＰＵからのデータを複数の少数ビットに分けてバス上
   に出力し、前記ＣＰＵのアドレス指定により何れかのデ
   ータを記憶手段に書込んだ後、アドレスの更新のもとに
   残りのデータを順々にバス上に出力させて前記共通の記
   憶手段に書込み、前記データの読出し時は、前記共通の
   記憶手段に少数ビット化されて記憶された複数のデータ
   のうち、前記ＣＰＵによりアドレス指定されたデータを
   バス上に出力させた後、アドレスの更新のもとに残りの
   データを順々にバス上に出力させ、全データが揃った時
   点で前記ＣＰＵに取り込むことを特徴とするバスアクセ
   ス方法。