JPH10312352A - メモリマップトｉ／ｏポート方式 - Google Patents
メモリマップトｉ／ｏポート方式Info
- Publication number
- JPH10312352A JPH10312352A JP12385097A JP12385097A JPH10312352A JP H10312352 A JPH10312352 A JP H10312352A JP 12385097 A JP12385097 A JP 12385097A JP 12385097 A JP12385097 A JP 12385097A JP H10312352 A JPH10312352 A JP H10312352A
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- JP
- Japan
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- data
- output port
- output
- ram
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【課題】 ソフトウェアの負担の増加やハードウェア規
模の増大を伴わないで、一度出力ポートから出力したデ
ータをＣＰＵが読み込むことができるようにする。 【解決手段】 ＣＰＵと、データを記憶するＲＡＭと、
メモリマップトＩ／Ｏポートとを備え、入力ポートのア
ドレス領域は出力ポートのアドレス領域とは異なり、前
記出力ポートのアドレス領域と前記ＲＡＭのアドレス領
域とは重複し、前記ＣＰＵが前記出力ポートからデータ
を出力するときに同時に前記ＲＡＭにも同一データを書
き込み、前記ＣＰＵが前記出力ポートから出力したデー
タを読み出す代わりに前記ＲＡＭに記憶されているデー
タを読み出す。
模の増大を伴わないで、一度出力ポートから出力したデ
ータをＣＰＵが読み込むことができるようにする。 【解決手段】 ＣＰＵと、データを記憶するＲＡＭと、
メモリマップトＩ／Ｏポートとを備え、入力ポートのア
ドレス領域は出力ポートのアドレス領域とは異なり、前
記出力ポートのアドレス領域と前記ＲＡＭのアドレス領
域とは重複し、前記ＣＰＵが前記出力ポートからデータ
を出力するときに同時に前記ＲＡＭにも同一データを書
き込み、前記ＣＰＵが前記出力ポートから出力したデー
タを読み出す代わりに前記ＲＡＭに記憶されているデー
タを読み出す。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵによって、
メモリマップトＩ／Ｏを通して、外部の回路との間でデ
ータを入出力するメモリマップトＩ／Ｏ方式に関するも
のである。
メモリマップトＩ／Ｏを通して、外部の回路との間でデ
ータを入出力するメモリマップトＩ／Ｏ方式に関するも
のである。
【０００２】
【従来の技術】従来の技術の一つとして入力ポートと出
力ポートとを同一アドレスのメモリ空間上にマップする
方式がある。この方式におけるメモリ空間の割り当てを
図３に示す。この方式では、ポートに割り当てられてい
るアドレスからデータを読み出そうとすると周辺回路か
ら入力ポートが取り込んだデータが読み出され、一度Ｃ
ＰＵが出力ポートから出力したデータを同一アドレスか
ら読み出すことができないので、出力ポートを通して出
力したデータを後で読み出す必要がある場合には、出力
ポートからデータを出力するときに、出力ポートから出
力するデータと同一のデータをソフトウェアによりＲＡ
Ｍ内のデータメモリにも書き込み、必要時にこれを読み
出すことにより対応していた。
力ポートとを同一アドレスのメモリ空間上にマップする
方式がある。この方式におけるメモリ空間の割り当てを
図３に示す。この方式では、ポートに割り当てられてい
るアドレスからデータを読み出そうとすると周辺回路か
ら入力ポートが取り込んだデータが読み出され、一度Ｃ
ＰＵが出力ポートから出力したデータを同一アドレスか
ら読み出すことができないので、出力ポートを通して出
力したデータを後で読み出す必要がある場合には、出力
ポートからデータを出力するときに、出力ポートから出
力するデータと同一のデータをソフトウェアによりＲＡ
Ｍ内のデータメモリにも書き込み、必要時にこれを読み
出すことにより対応していた。
【０００３】なお、出力ポートから出力したデータを記
憶する必要があるのは、一つには、ＣＰＵが一度出力し
たデータを判断や演算などのために後に知る必要がある
場合があるからである。また、出力したデータの一部を
変更する必要がある場合にもこの必要がある。すなわ
ち、通常ＣＰＵはデータを出力ポートから出力する場合
には、ビット単位ではなくバイト単位で行うので、ある
アドレスの出力ポートの特定のビットだけを変更するた
めには、一度出力されたデータを読み出してから、その
特定のビットだけに変更を加えて再出力するのである。
憶する必要があるのは、一つには、ＣＰＵが一度出力し
たデータを判断や演算などのために後に知る必要がある
場合があるからである。また、出力したデータの一部を
変更する必要がある場合にもこの必要がある。すなわ
ち、通常ＣＰＵはデータを出力ポートから出力する場合
には、ビット単位ではなくバイト単位で行うので、ある
アドレスの出力ポートの特定のビットだけを変更するた
めには、一度出力されたデータを読み出してから、その
特定のビットだけに変更を加えて再出力するのである。
【０００４】別の従来の技術として、入力ポートと出力
ポートとを別々のアドレスのメモリ空間にマップする方
式がある。これも入力ポートと出力ポートとのアドレス
の重複により一度出力ポートから出力したデータを読み
出せないという問題点を解決するための方式である。こ
の方式におけるメモリ空間の割り当てを図４に示し、回
路構成の概念的ブロック図を図５に示す。この方式で
は、出力ポートに出力データを保持するためのラッチを
持たせ、ＣＰＵがこのラッチデータを読み出すことによ
り、一度ＣＰＵが出力ポートから出力したデータを同一
アドレスから読み出すことができる。
ポートとを別々のアドレスのメモリ空間にマップする方
式がある。これも入力ポートと出力ポートとのアドレス
の重複により一度出力ポートから出力したデータを読み
出せないという問題点を解決するための方式である。こ
の方式におけるメモリ空間の割り当てを図４に示し、回
路構成の概念的ブロック図を図５に示す。この方式で
は、出力ポートに出力データを保持するためのラッチを
持たせ、ＣＰＵがこのラッチデータを読み出すことによ
り、一度ＣＰＵが出力ポートから出力したデータを同一
アドレスから読み出すことができる。
【０００５】
【発明が解決しようとする課題】前記第１の従来の技術
においては、ソフトウェアによって、出力ポートから出
力したデータを、再度データメモリに書き込まなくては
ならないので、ソフトウェアの負担が増加していた。
においては、ソフトウェアによって、出力ポートから出
力したデータを、再度データメモリに書き込まなくては
ならないので、ソフトウェアの負担が増加していた。
【０００６】前記第２の従来の技術においては、ラッチ
とラッチデータの読み出しのためのラッチ周辺回路が必
要であり、ハードウェアが増大していた。
とラッチデータの読み出しのためのラッチ周辺回路が必
要であり、ハードウェアが増大していた。
【０００７】そこで、本発明の解決しようとする課題
は、ソフトウェアの負担の増加やハードウェア規模の増
大を伴わないで、一度出力ポートから出力したデータを
ＣＰＵが読み出すことができるメモリマップトＩ／Ｏ方
式を提供することである。
は、ソフトウェアの負担の増加やハードウェア規模の増
大を伴わないで、一度出力ポートから出力したデータを
ＣＰＵが読み出すことができるメモリマップトＩ／Ｏ方
式を提供することである。
【０００８】
【課題を解決するための手段】本発明におけるメモリマ
ップトＩ／Ｏポート方式は、ＣＰＵと、データを記憶す
るＲＡＭと、メモリマップトＩ／Ｏポートとを備え、入
力ポートのアドレス領域は出力ポートのアドレス領域と
は異なり、前記出力ポートのアドレス領域と前記ＲＡＭ
のアドレス領域とは重複し、前記ＣＰＵが前記出力ポー
トからデータを出力するときに同時に前記ＲＡＭにも同
一データを書き込み、前記ＣＰＵが前記出力ポートから
出力したデータを読み出す代わりに前記ＲＡＭに記憶さ
れているデータを読み出すことを特徴とする。
ップトＩ／Ｏポート方式は、ＣＰＵと、データを記憶す
るＲＡＭと、メモリマップトＩ／Ｏポートとを備え、入
力ポートのアドレス領域は出力ポートのアドレス領域と
は異なり、前記出力ポートのアドレス領域と前記ＲＡＭ
のアドレス領域とは重複し、前記ＣＰＵが前記出力ポー
トからデータを出力するときに同時に前記ＲＡＭにも同
一データを書き込み、前記ＣＰＵが前記出力ポートから
出力したデータを読み出す代わりに前記ＲＡＭに記憶さ
れているデータを読み出すことを特徴とする。
【０００９】本発明におけるメモリマップト出力ポート
方式は、前記ＣＰＵと、データを記憶するＲＡＭと、メ
モリマップト出力ポートとを備え、前記出力ポートのア
ドレス領域と前記ＲＡＭのアドレス領域とは重複し、前
記ＣＰＵが前記出力ポートからデータを出力するときに
同時に前記ＲＡＭにも同一データを書き込み、ＣＰＵが
前記出力ポートから出力したデータを読み出す代わりに
前記ＲＡＭに記憶されているデータを読み出すことを特
徴とする。
方式は、前記ＣＰＵと、データを記憶するＲＡＭと、メ
モリマップト出力ポートとを備え、前記出力ポートのア
ドレス領域と前記ＲＡＭのアドレス領域とは重複し、前
記ＣＰＵが前記出力ポートからデータを出力するときに
同時に前記ＲＡＭにも同一データを書き込み、ＣＰＵが
前記出力ポートから出力したデータを読み出す代わりに
前記ＲＡＭに記憶されているデータを読み出すことを特
徴とする。
【００１０】［作用］出力ポートから出力されるデータ
は、同じアドレスのＲＡＭにも書き込まれるので、後
に、そのアドレスからデータを読み出そうとした場合
に、その出力されたデータをＲＡＭから読み出せる。
は、同じアドレスのＲＡＭにも書き込まれるので、後
に、そのアドレスからデータを読み出そうとした場合
に、その出力されたデータをＲＡＭから読み出せる。
【００１１】
【発明の実施の形態】図１は、本実施形態におけるメモ
リ空間を示す図である。出力ポートアドレス領域とＲＡ
Ｍのアドレス領域とが重複している。また、出力ポート
のアドレス領域と入力ポートのアドレス領域とは分けら
れていて異なる。
リ空間を示す図である。出力ポートアドレス領域とＲＡ
Ｍのアドレス領域とが重複している。また、出力ポート
のアドレス領域と入力ポートのアドレス領域とは分けら
れていて異なる。
【００１２】図２は、本実施形態におけるマップトＩ／
Ｏ方式を実現する回路構成の概念的ブロック図である。
ＣＰＵ１とＲＡＭ２と出力ポート３と入力ポート４とは
データバス８を共有する。ＣＰＵ１から出力されるＷＲ
ＩＴＥ信号はＷＲＩＴＥ線６１を通してＲＡＭ２と出力
ポート３とに供給される。ＣＰＵ１から出力されるＲＥ
ＡＤ信号はＲＥＡＤ線６２を通してＲＡＭ２と入力ポー
ト４とに供給される。ＣＰＵ１から出力されるアドレス
はアドレスバス７を通してＲＡＭ２と出力ポート３と入
力ポート４とに供給される。出力ポートにはラッチなど
の出力データを保持する回路と、ラッチされた出力デー
タをＣＰＵが読み出すためのラッチ周辺回路がない。
Ｏ方式を実現する回路構成の概念的ブロック図である。
ＣＰＵ１とＲＡＭ２と出力ポート３と入力ポート４とは
データバス８を共有する。ＣＰＵ１から出力されるＷＲ
ＩＴＥ信号はＷＲＩＴＥ線６１を通してＲＡＭ２と出力
ポート３とに供給される。ＣＰＵ１から出力されるＲＥ
ＡＤ信号はＲＥＡＤ線６２を通してＲＡＭ２と入力ポー
ト４とに供給される。ＣＰＵ１から出力されるアドレス
はアドレスバス７を通してＲＡＭ２と出力ポート３と入
力ポート４とに供給される。出力ポートにはラッチなど
の出力データを保持する回路と、ラッチされた出力デー
タをＣＰＵが読み出すためのラッチ周辺回路がない。
【００１３】次に、本発明の実施形態について図１及び
図２を参照して詳細に説明する。ＣＰＵ１が出力ポート
３からデータを出力する場合には、データを出力する特
定の出力ポートのアドレスがＣＰＵ１からアドレスバス
７に出力され、出力ポートから出力するべきデータがＣ
ＰＵ１からデータバス８に出力される。書き込みのタイ
ミングでＷＲＩＴＥ信号６１がアクティブになる。出力
ポート３とＲＡＭ２は同一アドレスを共有しているの
で、この書き込みのタイミングで、出力ポート３から出
力データが出力されるのと同時に、ＲＡＭ２にこの出力
データが書き込まれる。
図２を参照して詳細に説明する。ＣＰＵ１が出力ポート
３からデータを出力する場合には、データを出力する特
定の出力ポートのアドレスがＣＰＵ１からアドレスバス
７に出力され、出力ポートから出力するべきデータがＣ
ＰＵ１からデータバス８に出力される。書き込みのタイ
ミングでＷＲＩＴＥ信号６１がアクティブになる。出力
ポート３とＲＡＭ２は同一アドレスを共有しているの
で、この書き込みのタイミングで、出力ポート３から出
力データが出力されるのと同時に、ＲＡＭ２にこの出力
データが書き込まれる。
【００１４】出力ポート３から出力されたデータを読み
出す場合には、まず、読み出すべき出力ポートのアドレ
スがＣＰＵ１からアドレスバス７に出力される。そし
て、ＣＰＵ１から出力されるＲＥＡＤ信号６２がアクテ
ィブになったときに、読み出すべき出力ポートと同一ア
ドレスのＲＡＭからデータがデータバス８に出力され、
これがＣＰＵ１に読み込まれる。
出す場合には、まず、読み出すべき出力ポートのアドレ
スがＣＰＵ１からアドレスバス７に出力される。そし
て、ＣＰＵ１から出力されるＲＥＡＤ信号６２がアクテ
ィブになったときに、読み出すべき出力ポートと同一ア
ドレスのＲＡＭからデータがデータバス８に出力され、
これがＣＰＵ１に読み込まれる。
【００１５】ＣＰＵ１に接続するＲＡＭ２は出力ポート
３に出力されるデータを保持するための専用のものであ
る必要はなく、プログラムや通常のデータを保持するた
めのものでよい。プログラムや通常のデータを保持する
ＲＡＭの容量は通常２のべき乗であり、プログラムや通
常のデータに使用されていない領域が残されている場合
が多い。従って、この未使用領域を出力ポートデータを
保持するために使用することができる。
３に出力されるデータを保持するための専用のものであ
る必要はなく、プログラムや通常のデータを保持するた
めのものでよい。プログラムや通常のデータを保持する
ＲＡＭの容量は通常２のべき乗であり、プログラムや通
常のデータに使用されていない領域が残されている場合
が多い。従って、この未使用領域を出力ポートデータを
保持するために使用することができる。
【００１６】なお、本実施形態においては入力ポートも
メモリマップされているとしたが、入力ポートのアドレ
スは出力ポートのアドレスと重複していないだけで良
く、例えば、メモリアドレス空間とは別のポートアドレ
ス空間に割り当てられていても良い。
メモリマップされているとしたが、入力ポートのアドレ
スは出力ポートのアドレスと重複していないだけで良
く、例えば、メモリアドレス空間とは別のポートアドレ
ス空間に割り当てられていても良い。
【００１７】
【発明の効果】以上説明したように本発明によれば、出
力ポートから出力されたデータをＲＡＭに書き込むため
のソフトウェアの負担が無くなる。
力ポートから出力されたデータをＲＡＭに書き込むため
のソフトウェアの負担が無くなる。
【００１８】また、出力ポートから出力されたデータを
保持するためのラッチなどの特別なハードウェアが必要
でなくなる。
保持するためのラッチなどの特別なハードウェアが必要
でなくなる。
【００１９】更に、出力ポートデータを保持するための
専用ＲＡＭを設ける必要はなく、通常のＲＡＭの空き領
域を使用することができる。
専用ＲＡＭを設ける必要はなく、通常のＲＡＭの空き領
域を使用することができる。
【００２０】従って、ソフトウェア或いはハードウェア
の負担なく、出力ポートから出力されたデータを後にＣ
ＰＵが読み込むことができる。
の負担なく、出力ポートから出力されたデータを後にＣ
ＰＵが読み込むことができる。
【図１】本発明におけるメモリ空間の説明図である。
【図２】本発明における回路構成の概念的ブロック図で
ある。
ある。
【図３】第１の従来の技術におけるメモリ空間の説明図
である。
である。
【図４】第２の従来の技術におけるメモリ空間の説明図
である。
である。
【図５】第２の従来の技術における回路構成の概念的ブ
ロック図である。Ｗ／Ｒ等の制御線
ロック図である。Ｗ／Ｒ等の制御線
１ ＣＰＵ ２ ＲＡＭ ３ 出力ポート ４ 入力ポート ５ 周辺回路 ７ アドレスバス ８ データバス ６１ ＷＲＩＴＥ線 ６２ ＲＥＡＤ線
Claims (2)
- 【請求項１】 ＣＰＵと、データを記憶するＲＡＭと、
メモリマップトＩ／Ｏポートとを備え、入力ポートのア
ドレス領域は出力ポートのアドレス領域とは異なり、前
記出力ポートのアドレス領域と前記ＲＡＭのアドレス領
域とは重複し、前記ＣＰＵが前記出力ポートからデータ
を出力するときに同時に前記ＲＡＭにも同一データを書
き込み、前記ＣＰＵが前記出力ポートから出力したデー
タを読み出す代わりに前記ＲＡＭに記憶されているデー
タを読み出すことを特徴とするメモリマップトＩ／Ｏポ
ート方式。 - 【請求項２】 ＣＰＵと、データを記憶するＲＡＭと、
メモリマップト出力ポートとを備え、前記出力ポートの
アドレス領域と前記ＲＡＭのアドレス領域とは重複し、
前記ＣＰＵが前記出力ポートからデータを出力するとき
に同時に前記ＲＡＭにも同一データを書き込み、前記Ｃ
ＰＵが前記出力ポートから出力したデータを読み出す代
わりに前記ＲＡＭに記憶されているデータを読み出すこ
とを特徴とするメモリマップト出力ポート方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12385097A JPH10312352A (ja) | 1997-05-14 | 1997-05-14 | メモリマップトｉ／ｏポート方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12385097A JPH10312352A (ja) | 1997-05-14 | 1997-05-14 | メモリマップトｉ／ｏポート方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10312352A true JPH10312352A (ja) | 1998-11-24 |
Family
ID=14870952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12385097A Pending JPH10312352A (ja) | 1997-05-14 | 1997-05-14 | メモリマップトｉ／ｏポート方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10312352A (ja) |
-
1997
- 1997-05-14 JP JP12385097A patent/JPH10312352A/ja active Pending
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