JP2000132501A - マイクロコンピュータシステム - Google Patents
マイクロコンピュータシステムInfo
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- JP2000132501A JP2000132501A JP10303454A JP30345498A JP2000132501A JP 2000132501 A JP2000132501 A JP 2000132501A JP 10303454 A JP10303454 A JP 10303454A JP 30345498 A JP30345498 A JP 30345498A JP 2000132501 A JP2000132501 A JP 2000132501A
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Abstract
(57)【要約】
【課題】 ＣＰＵのデータバス幅がＩ／Ｏデバイスのレ
ジスタ幅よりも小さい場合にＩ／Ｏデバイスを複数回ア
クセスする必要がある。また、全ビットを一括してアク
セスするＩ／Ｏデバイスには適用できない。 【解決手段】 ＣＰＵからＩ／Ｏデバイス４への書込み
データの一部を一時保存するＩ／Ｏバッファ５，６を設
け、この保存データと残りのデータをＣＰＵの最終のサ
イクルで一括してＩ／Ｏデバイスに書込む。また、Ｉ／
ＯデバイスからＣＰＵへの読み出しデータの一部を一時
保存するＩ／Ｏバッファ７、８を設け、Ｉ／Ｏデバイス
から一括してデータを読み出し、Ｉ／Ｏバッファの一時
保存データを各サイクル別にＣＰＵに読み込む。
ジスタ幅よりも小さい場合にＩ／Ｏデバイスを複数回ア
クセスする必要がある。また、全ビットを一括してアク
セスするＩ／Ｏデバイスには適用できない。 【解決手段】 ＣＰＵからＩ／Ｏデバイス４への書込み
データの一部を一時保存するＩ／Ｏバッファ５，６を設
け、この保存データと残りのデータをＣＰＵの最終のサ
イクルで一括してＩ／Ｏデバイスに書込む。また、Ｉ／
ＯデバイスからＣＰＵへの読み出しデータの一部を一時
保存するＩ／Ｏバッファ７、８を設け、Ｉ／Ｏデバイス
から一括してデータを読み出し、Ｉ／Ｏバッファの一時
保存データを各サイクル別にＣＰＵに読み込む。
Description
【０００１】
【発明の属する技術分野】本発明は、マイクロコンピュ
ータシステムに係り、特にＩ／Ｏデバイスのアクセス方
式に関する。
ータシステムに係り、特にＩ／Ｏデバイスのアクセス方
式に関する。
【０００２】
【従来の技術】図６は、Ｉ／Ｏデバイスを有するマイク
ロコンピュータシステムを例示し、ＣＰＵ１、ＲＯＭ
２、ＲＡＭ３及びＩ／Ｏデバイス（周辺装置）群４がＣ
ＰＵバス（コントロールバス、データバス、アドレスバ
ス）で結合され、Ｉ／Ｏデバイス群４とＣＰＵ１等との
間のデータ入出力を可能にする。
ロコンピュータシステムを例示し、ＣＰＵ１、ＲＯＭ
２、ＲＡＭ３及びＩ／Ｏデバイス（周辺装置）群４がＣ
ＰＵバス（コントロールバス、データバス、アドレスバ
ス）で結合され、Ｉ／Ｏデバイス群４とＣＰＵ１等との
間のデータ入出力を可能にする。
【０００３】この入出力データを一時記憶するＩ／Ｏレ
ジスタは、ＣＰＵ１のマッピング先によりＩ／Ｏマップ
入出力方式と、メモリマップ入出力方式に分類でき、こ
れらＩ／Ｏレジスタのレジスタ幅（ビット数）は通常は
ＣＰＵのデータバス幅以下にされる。
ジスタは、ＣＰＵ１のマッピング先によりＩ／Ｏマップ
入出力方式と、メモリマップ入出力方式に分類でき、こ
れらＩ／Ｏレジスタのレジスタ幅（ビット数）は通常は
ＣＰＵのデータバス幅以下にされる。
【０００４】図７は、Ｉ／Ｏマップ入出力方式における
レジスタマッピング例を示し、同図の（ａ）では１６ビ
ットＣＰＵに対してＩ／Ｏデバイスに８ビットＩ／Ｏレ
ジスタを割り当てた場合を、（ｂ）では１６ビットＣＰ
Ｕに対して１６ビットＩ／Ｏレジスタを割り当てた場合
を示す。
レジスタマッピング例を示し、同図の（ａ）では１６ビ
ットＣＰＵに対してＩ／Ｏデバイスに８ビットＩ／Ｏレ
ジスタを割り当てた場合を、（ｂ）では１６ビットＣＰ
Ｕに対して１６ビットＩ／Ｏレジスタを割り当てた場合
を示す。
【０００５】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータシステムにおいて、Ｉ／Ｏデバイス４のＩ／Ｏレ
ジスタ幅がＣＰＵ１のデータバス幅を越える場合があ
る。このマッピング例を図８に示し、ＣＰＵ１のデータ
バス幅が１６ビットであるのに対して、Ｉ／Ｏデバイス
のレジスタ幅が３２ビットの場合である。
ュータシステムにおいて、Ｉ／Ｏデバイス４のＩ／Ｏレ
ジスタ幅がＣＰＵ１のデータバス幅を越える場合があ
る。このマッピング例を図８に示し、ＣＰＵ１のデータ
バス幅が１６ビットであるのに対して、Ｉ／Ｏデバイス
のレジスタ幅が３２ビットの場合である。
【０００６】このようなレジスタに対して、ＣＰＵ１が
アクセスするには、ＣＰＵ１のデータバス幅で複数回行
うことになる。図８の例ではＣＰＵ１はＩ／Ｏデバイス
を２回アクセスすることで１６ビットのデータを２回転
送する。
アクセスするには、ＣＰＵ１のデータバス幅で複数回行
うことになる。図８の例ではＣＰＵ１はＩ／Ｏデバイス
を２回アクセスすることで１６ビットのデータを２回転
送する。
【０００７】しかしながら、Ｉ／Ｏデバイスによって
は、全ビットを一括して（図８の場合では３２ビット一
括して）アクセスする仕様のものがある。この場合、従
来のデータ転送に２回アクセスすることが許されず、Ｃ
ＰＵ１にはＩ／Ｏレジスタと同等以上のデータバス幅を
もつものを使用しなければならない。
は、全ビットを一括して（図８の場合では３２ビット一
括して）アクセスする仕様のものがある。この場合、従
来のデータ転送に２回アクセスすることが許されず、Ｃ
ＰＵ１にはＩ／Ｏレジスタと同等以上のデータバス幅を
もつものを使用しなければならない。
【０００８】本発明の目的は、ＣＰＵのデータバス幅が
Ｉ／Ｏデバイスのレジスタ幅よりも小さい場合にもＩ／
Ｏデバイスを１回アクセスすることでデータを転送でき
るマイクロコンピュータシステムを提供することにあ
る。
Ｉ／Ｏデバイスのレジスタ幅よりも小さい場合にもＩ／
Ｏデバイスを１回アクセスすることでデータを転送でき
るマイクロコンピュータシステムを提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明は、上記の課題を
解決するため、ＣＰＵのデータバス幅がＩ／Ｏデバイス
のレジスタ幅よりも小さい場合、ＣＰＵ側からのデータ
書込みは、サイクル別にデータの一部をＩ／Ｏバッファ
にそれぞれ一時保存しておき、この保存データと残りの
データを最終のサイクルで一括してＩ／Ｏデバイスに書
込み、Ｉ／Ｏデバイスからのデータ読み出しは、一括で
読み出したデータの一部をサイクル別の各Ｉ／Ｏバッフ
ァに一時保存しておき、この一時保存データを各サイク
ルで読み込むようにしたもので、以下の構成を特徴とす
る。
解決するため、ＣＰＵのデータバス幅がＩ／Ｏデバイス
のレジスタ幅よりも小さい場合、ＣＰＵ側からのデータ
書込みは、サイクル別にデータの一部をＩ／Ｏバッファ
にそれぞれ一時保存しておき、この保存データと残りの
データを最終のサイクルで一括してＩ／Ｏデバイスに書
込み、Ｉ／Ｏデバイスからのデータ読み出しは、一括で
読み出したデータの一部をサイクル別の各Ｉ／Ｏバッフ
ァに一時保存しておき、この一時保存データを各サイク
ルで読み込むようにしたもので、以下の構成を特徴とす
る。
【００１０】ＣＰＵのデータバス幅に対してＩ／Ｏレジ
スタ幅の大きいＩ／Ｏデバイスがバス結合されたマイク
ロコンピュータシステムにおいて、前記ＣＰＵから前記
Ｉ／Ｏデバイスへの書込みデータの一部を一時保存する
Ｉ／Ｏバッファを設け、この保存データと残りのデータ
をＣＰＵの最終のサイクルで一括してＩ／Ｏデバイスに
書込み、前記Ｉ／Ｏデバイスから前記ＣＰＵへの読み出
しデータの一部を一時保存するＩ／Ｏバッファを設け、
Ｉ／Ｏデバイスから一括してデータを読み出し、前記Ｉ
／Ｏバッファの一時保存データを各サイクル別にＣＰＵ
側に読み込むことを特徴とする。
スタ幅の大きいＩ／Ｏデバイスがバス結合されたマイク
ロコンピュータシステムにおいて、前記ＣＰＵから前記
Ｉ／Ｏデバイスへの書込みデータの一部を一時保存する
Ｉ／Ｏバッファを設け、この保存データと残りのデータ
をＣＰＵの最終のサイクルで一括してＩ／Ｏデバイスに
書込み、前記Ｉ／Ｏデバイスから前記ＣＰＵへの読み出
しデータの一部を一時保存するＩ／Ｏバッファを設け、
Ｉ／Ｏデバイスから一括してデータを読み出し、前記Ｉ
／Ｏバッファの一時保存データを各サイクル別にＣＰＵ
側に読み込むことを特徴とする。
【００１１】また、ＣＰＵのデータバス幅に対してＩ／
Ｏレジスタ幅の大きいＩ／Ｏデバイスがバス結合され、
複数のＩ／Ｏレジスタのデータを１つのデータとしてＣ
ＰＵ側に読み出すマイクロコンピュータシステムにおい
て、前記Ｉ／Ｏデバイスから前記ＣＰＵへの読み出しデ
ータの一部を前記複数のＩ／Ｏレジスタ別に一時保存す
る複数のＩ／Ｏバッファを設け、Ｉ／ＯデバイスからＩ
／Ｏレジスタ別に一括してデータを読み出し、前記Ｉ／
Ｏバッファの一時保存データを各サイクル別にかつ各レ
ジスタ別にＣＰＵ側に読み込むことを特徴とする。
Ｏレジスタ幅の大きいＩ／Ｏデバイスがバス結合され、
複数のＩ／Ｏレジスタのデータを１つのデータとしてＣ
ＰＵ側に読み出すマイクロコンピュータシステムにおい
て、前記Ｉ／Ｏデバイスから前記ＣＰＵへの読み出しデ
ータの一部を前記複数のＩ／Ｏレジスタ別に一時保存す
る複数のＩ／Ｏバッファを設け、Ｉ／ＯデバイスからＩ
／Ｏレジスタ別に一括してデータを読み出し、前記Ｉ／
Ｏバッファの一時保存データを各サイクル別にかつ各レ
ジスタ別にＣＰＵ側に読み込むことを特徴とする。
【００１２】また、前記ＣＰＵのデータの書込み又は読
み出しサイクル期間中は、該ＣＰＵへの割込み信号を禁
止するコマンドシーケンサを設けたことを特徴とする。
み出しサイクル期間中は、該ＣＰＵへの割込み信号を禁
止するコマンドシーケンサを設けたことを特徴とする。
【００１３】
【発明の実施の形態】図１は、本発明の実施形態を示す
Ｉ／Ｏレジスタアクセス回路図であり、ＣＰＵが１６ビ
ットのデータバス幅で、Ｉ／Ｏデバイスが３２ビットの
レジスタ幅をもつ場合である。
Ｉ／Ｏレジスタアクセス回路図であり、ＣＰＵが１６ビ
ットのデータバス幅で、Ｉ／Ｏデバイスが３２ビットの
レジスタ幅をもつ場合である。
【００１４】ＣＰＵからの１６ビットデータは、Ｉ／Ｏ
デバイス４の下位データ入出力端子Ｄ００〜１５に直接
に入力され、また、Ｉ／Ｏバッファ書込み信号で１６ビ
ット幅をもつラッチ回路５へのラッチデータ入力にもさ
れる。ラッチ回路５のラッチデータは、３ステートのゲ
ート回路６がＩ／Ｏデバイス書込み信号が与えられたと
きにＩ／Ｏデバイス４の上位データ入出力端子Ｄ１６〜
３１に入力される。
デバイス４の下位データ入出力端子Ｄ００〜１５に直接
に入力され、また、Ｉ／Ｏバッファ書込み信号で１６ビ
ット幅をもつラッチ回路５へのラッチデータ入力にもさ
れる。ラッチ回路５のラッチデータは、３ステートのゲ
ート回路６がＩ／Ｏデバイス書込み信号が与えられたと
きにＩ／Ｏデバイス４の上位データ入出力端子Ｄ１６〜
３１に入力される。
【００１５】ラッチ回路７は、Ｉ／Ｏデバイス読み出し
信号が与えられたとき、Ｉ／Ｏデバイス４の上位データ
入出力端子Ｄ１６〜３１からのデータをラッチする。３
ステートのゲート回路８は、Ｉ／Ｏバッファ読み出し信
号が与えられたときにラッチ回路７のラッチデータをＣ
ＰＵに１６ビットデータを出力する。
信号が与えられたとき、Ｉ／Ｏデバイス４の上位データ
入出力端子Ｄ１６〜３１からのデータをラッチする。３
ステートのゲート回路８は、Ｉ／Ｏバッファ読み出し信
号が与えられたときにラッチ回路７のラッチデータをＣ
ＰＵに１６ビットデータを出力する。
【００１６】Ｉ／Ｏデバイス選択信号は、当該Ｉ／Ｏデ
バイスへのデータ入出力を行うときにその選択をする。
バイスへのデータ入出力を行うときにその選択をする。
【００１７】上記の構成において、ラッチ回路５とゲー
ト回路６の組み合わせ、及びラッチ回路７とゲート回路
８の組み合わせは、それぞれＩ／Ｏデバイスのレジスタ
幅３２ビットのうちの１６ビットの上位データを一時記
憶できるＩ／Ｏバッファになり、ＣＰＵによるＩ／Ｏデ
バイスのアクセスによる下位１６ビットの入出力に際し
てＩ／Ｏバッファのデータも一括して入出力できるよう
にする。
ト回路６の組み合わせ、及びラッチ回路７とゲート回路
８の組み合わせは、それぞれＩ／Ｏデバイスのレジスタ
幅３２ビットのうちの１６ビットの上位データを一時記
憶できるＩ／Ｏバッファになり、ＣＰＵによるＩ／Ｏデ
バイスのアクセスによる下位１６ビットの入出力に際し
てＩ／Ｏバッファのデータも一括して入出力できるよう
にする。
【００１８】図２は、Ｉ／Ｏレジスタの入出力模式図を
示す。同図の（ａ）にはＩ／Ｏレジスタへのデータ書込
みの場合を示し、ＣＰＵはサイクルＳ１で上位１６ビッ
トデータをＩ／Ｏバッファに書込んでおき、次のサイク
ルＳ２でＩ／ＯバッファのデータをＩ／Ｏレジスタの上
位データとして書込むと同時に、下位１６ビットデータ
をＩ／Ｏレジスタの下位データとして書込む。したがっ
て、Ｉ／Ｏデバイスへの書込みは１回のアクセスで一括
した書込みができる。
示す。同図の（ａ）にはＩ／Ｏレジスタへのデータ書込
みの場合を示し、ＣＰＵはサイクルＳ１で上位１６ビッ
トデータをＩ／Ｏバッファに書込んでおき、次のサイク
ルＳ２でＩ／ＯバッファのデータをＩ／Ｏレジスタの上
位データとして書込むと同時に、下位１６ビットデータ
をＩ／Ｏレジスタの下位データとして書込む。したがっ
て、Ｉ／Ｏデバイスへの書込みは１回のアクセスで一括
した書込みができる。
【００１９】図２の（ｂ）にはＩ／Ｏレジスタからのデ
ータ読み出しの場合を示し、ＣＰＵはサイクルＳ３でＩ
／Ｏレジスタの上位１６ビットデータをＩ／Ｏバッファ
にラッチすると同時に下位１６ビットデータを読み出
し、次のサイクルＳ４でＩ／ＯバッファのデータをＩ／
Ｏレジスタの上位データとして読み出す。したがって、
Ｉ／Ｏデバイスからの読み出しは１回のアクセスで一括
した読み出しができる。
ータ読み出しの場合を示し、ＣＰＵはサイクルＳ３でＩ
／Ｏレジスタの上位１６ビットデータをＩ／Ｏバッファ
にラッチすると同時に下位１６ビットデータを読み出
し、次のサイクルＳ４でＩ／ＯバッファのデータをＩ／
Ｏレジスタの上位データとして読み出す。したがって、
Ｉ／Ｏデバイスからの読み出しは１回のアクセスで一括
した読み出しができる。
【００２０】図３は、本発明の他の実施形態を示すアク
セス回路図であり、Ｉ／Ｏデバイス４は３２ビットのレ
ジスタ幅をもち、かつ３２ビット連続データによって１
つのデータとし、そのＩ／Ｏレジスタから２連続の３２
ビットデータをＣＰＵ（１６ビットデータバス幅）に読
み込むアクセス回路構成とするものである。
セス回路図であり、Ｉ／Ｏデバイス４は３２ビットのレ
ジスタ幅をもち、かつ３２ビット連続データによって１
つのデータとし、そのＩ／Ｏレジスタから２連続の３２
ビットデータをＣＰＵ（１６ビットデータバス幅）に読
み込むアクセス回路構成とするものである。
【００２１】同図が図１と異なる部分は、ラッチ回路
９、１０とゲート回路１１とアドレスシーケンサ１２及
びアドレスバッファ１３を設けた点にある。
９、１０とゲート回路１１とアドレスシーケンサ１２及
びアドレスバッファ１３を設けた点にある。
【００２２】ラッチ回路１０は、Ｉ／Ｏデバイスの３２
ビットレジスタの下位１６ビットデータをラッチする
が、このラッチにはＣＰＵへ直接に読み込むＩ／Ｏレジ
スタからアドレスシーケンサ１２によって次のＩ／Ｏレ
ジスタに切り替えておく。
ビットレジスタの下位１６ビットデータをラッチする
が、このラッチにはＣＰＵへ直接に読み込むＩ／Ｏレジ
スタからアドレスシーケンサ１２によって次のＩ／Ｏレ
ジスタに切り替えておく。
【００２３】ラッチ回路９は、ラッチ回路７と同様に、
Ｉ／Ｏデバイスの３２ビットレジスタの上位１６ビット
データをラッチするが、この両者がラッチ対象とするＩ
／Ｏレジスタがアドレスシーケンサ１２によって切り替
えておく。
Ｉ／Ｏデバイスの３２ビットレジスタの上位１６ビット
データをラッチするが、この両者がラッチ対象とするＩ
／Ｏレジスタがアドレスシーケンサ１２によって切り替
えておく。
【００２４】３ステートのゲート回路１１は、アドレス
シーケンサ１２のシーケンサ信号によりラッチ回路９、
１０のラッチデータを順次取り出し、ＣＰＵに上位又は
下位１６ビットデータとして読み込ませる。
シーケンサ１２のシーケンサ信号によりラッチ回路９、
１０のラッチデータを順次取り出し、ＣＰＵに上位又は
下位１６ビットデータとして読み込ませる。
【００２５】アドレスシーケンサ１２は、ＣＰＵからの
アドレス信号を一時記憶するアドレスバッファ１３によ
ってＩ／Ｏレジスタを選択し、またラッチ回路９のラッ
チ等を決定する。
アドレス信号を一時記憶するアドレスバッファ１３によ
ってＩ／Ｏレジスタを選択し、またラッチ回路９のラッ
チ等を決定する。
【００２６】本実施形態における２連続Ｉ／Ｏレジスタ
からのデータ読み出しは、図４に模式図を示すようにな
り、最初のＩ／Ｏレジスタ（３２ビット）の読み出し
は、下位１６ビットを直接に、上位１６ビットをラッチ
回路７を通して行う。そして、次のＩ／Ｏレジスタ（３
２ビット）の読み出しは、下位１６ビットをラッチ回路
１０を通して、上位１６ビットをラッチ回路９を通して
行う。この読み出しには、Ｉ／Ｏデバイスに対して２回
のアクセスで済む。
からのデータ読み出しは、図４に模式図を示すようにな
り、最初のＩ／Ｏレジスタ（３２ビット）の読み出し
は、下位１６ビットを直接に、上位１６ビットをラッチ
回路７を通して行う。そして、次のＩ／Ｏレジスタ（３
２ビット）の読み出しは、下位１６ビットをラッチ回路
１０を通して、上位１６ビットをラッチ回路９を通して
行う。この読み出しには、Ｉ／Ｏデバイスに対して２回
のアクセスで済む。
【００２７】図５は、本発明の他の実施形態を示すＩ／
Ｏレジスタアクセス回路図であり、同図が図１と異なる
部分は、コマンドシーケンサ１４とゲート１５を設けた
点にある。
Ｏレジスタアクセス回路図であり、同図が図１と異なる
部分は、コマンドシーケンサ１４とゲート１５を設けた
点にある。
【００２８】本実施形態では、図１において、ＣＰＵ１
によるＩ／Ｏデバイス４に対するデータ読込み又は書込
み途中に、ＣＰＵへの割込み発生によるデータ破壊を防
止するものである。
によるＩ／Ｏデバイス４に対するデータ読込み又は書込
み途中に、ＣＰＵへの割込み発生によるデータ破壊を防
止するものである。
【００２９】前記の図２に示すように、ＣＰＵとＩ／Ｏ
デバイスとの間のデータ読込み又は書込みは、上位１６
ビットのデータはＩ／Ｏバッファに一時保存しておき、
ＣＰＵは２回のデータ入出力サイクルを実行する。この
２回のデータ入出力サイクルの途中に、他のデバイスか
らＣＰＵに割込みが発生すると、ＣＰＵの割込み処理後
に同じＩ／Ｏデバイスにアクセスを行うと、Ｉ／Ｏバッ
ファの内容が破壊されてしまい、データの同時性を保証
できなくなる。
デバイスとの間のデータ読込み又は書込みは、上位１６
ビットのデータはＩ／Ｏバッファに一時保存しておき、
ＣＰＵは２回のデータ入出力サイクルを実行する。この
２回のデータ入出力サイクルの途中に、他のデバイスか
らＣＰＵに割込みが発生すると、ＣＰＵの割込み処理後
に同じＩ／Ｏデバイスにアクセスを行うと、Ｉ／Ｏバッ
ファの内容が破壊されてしまい、データの同時性を保証
できなくなる。
【００３０】そこで、本実施形態では、コマンドシーケ
ンサ１４を設け、Ｉ／Ｏデバイスに対する読込み又は書
込み時の２サイクル期間は割込みマスク信号を発生し、
この割込みマスク信号によってＣＰＵへの割込み信号を
ゲート１５で禁止する。
ンサ１４を設け、Ｉ／Ｏデバイスに対する読込み又は書
込み時の２サイクル期間は割込みマスク信号を発生し、
この割込みマスク信号によってＣＰＵへの割込み信号を
ゲート１５で禁止する。
【００３１】本実施形態は、図１のアクセス回路に適用
した場合を示すが、図３のアクセス回路に適用する場合
は４サイクル期間の割込みマスク信号を発生し、ＣＰＵ
への割込みを禁止することによりデータの同時性を保証
することができる。
した場合を示すが、図３のアクセス回路に適用する場合
は４サイクル期間の割込みマスク信号を発生し、ＣＰＵ
への割込みを禁止することによりデータの同時性を保証
することができる。
【００３２】なお、上記までの各実施形態においては、
ＣＰＵのデータバス幅とＩ／Ｏデバイスのレジスタ幅が
２倍の場合を示すが、３倍以上の場合は、それぞれのサ
イクルで一時保存できるＩ／Ｏバッファを用意して一括
書込み又は読み出しを行うことができる。
ＣＰＵのデータバス幅とＩ／Ｏデバイスのレジスタ幅が
２倍の場合を示すが、３倍以上の場合は、それぞれのサ
イクルで一時保存できるＩ／Ｏバッファを用意して一括
書込み又は読み出しを行うことができる。
【００３３】
【発明の効果】以上のとおり、本発明によれば、ＣＰＵ
におるデータの書込み又は読み出しサイクル別にデータ
の一部をＩ／Ｏバッファに一時保存しておき、この保存
データと残りのデータを一括してＩ／Ｏデバイスに書込
み又は読み出すようにしたため、ＣＰＵのデータバス幅
がＩ／Ｏデバイスのレジスタ幅よりも小さい場合にＩ／
Ｏデバイスを１回アクセスすることでデータを転送でき
る。
におるデータの書込み又は読み出しサイクル別にデータ
の一部をＩ／Ｏバッファに一時保存しておき、この保存
データと残りのデータを一括してＩ／Ｏデバイスに書込
み又は読み出すようにしたため、ＣＰＵのデータバス幅
がＩ／Ｏデバイスのレジスタ幅よりも小さい場合にＩ／
Ｏデバイスを１回アクセスすることでデータを転送でき
る。
【図１】本発明の実施形態を示すＩ／Ｏレジスタアクセ
ス回路図（その１）。
ス回路図（その１）。
【図２】図１におけるＩ／Ｏレジスタの入出力模式図。
【図３】本発明の実施形態を示すＩ／Ｏレジスタアクセ
ス回路図（その２）。
ス回路図（その２）。
【図４】図３におけるＩ／Ｏレジスタからの２連続読み
出し模式図。
出し模式図。
【図５】本発明の実施形態を示すＩ／Ｏレジスタアクセ
ス回路図（その３）。
ス回路図（その３）。
【図６】Ｉ／Ｏレジスタを有するマイクロコンピュータ
システム。
システム。
【図７】Ｉ／Ｏレジスタのマッピング例。
【図８】Ｉ／Ｏレジスタのマッピング例。
１…ＣＰＵ ４…Ｉ／Ｏデバイス ５、７、９、１０…ラッチ回路 ６、８、１１…ゲート回路 １２…アドレスシーケンサ １３…アドレスバッファ １４…コマンドシーケンサ
Claims (3)
- 【請求項１】 ＣＰＵのデータバス幅に対してＩ／Ｏレ
ジスタ幅の大きいＩ／Ｏデバイスがバス結合されたマイ
クロコンピュータシステムにおいて、 前記ＣＰＵから前記Ｉ／Ｏデバイスへの書込みデータの
一部を一時保存するＩ／Ｏバッファを設け、この保存デ
ータと残りのデータをＣＰＵの最終のサイクルで一括し
てＩ／Ｏデバイスに書込み、 前記Ｉ／Ｏデバイスから前記ＣＰＵへの読み出しデータ
の一部を一時保存するＩ／Ｏバッファを設け、Ｉ／Ｏデ
バイスから一括してデータを読み出し、前記Ｉ／Ｏバッ
ファの一時保存データを各サイクル別にＣＰＵ側に読み
込むことを特徴とするマイクロコンピュータシステム。 - 【請求項２】 ＣＰＵのデータバス幅に対してＩ／Ｏレ
ジスタ幅の大きいＩ／Ｏデバイスがバス結合され、複数
のＩ／Ｏレジスタのデータを１つのデータとしてＣＰＵ
側に読み出すマイクロコンピュータシステムにおいて、 前記Ｉ／Ｏデバイスから前記ＣＰＵへの読み出しデータ
の一部を前記複数のＩ／Ｏレジスタ別に一時保存する複
数のＩ／Ｏバッファを設け、Ｉ／ＯデバイスからＩ／Ｏ
レジスタ別に一括してデータを読み出し、前記Ｉ／Ｏバ
ッファの一時保存データを各サイクル別にかつ各レジス
タ別にＣＰＵ側に読み込むことを特徴とするマイクロコ
ンピュータシステム。 - 【請求項３】 前記ＣＰＵのデータの書込み又は読み出
しサイクル期間中は、該ＣＰＵへの割込み信号を禁止す
るコマンドシーケンサを設けたことを特徴とする請求項
１又は２に記載のマイクロコンピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10303454A JP2000132501A (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10303454A JP2000132501A (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000132501A true JP2000132501A (ja) | 2000-05-12 |
Family
ID=17921186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10303454A Pending JP2000132501A (ja) | 1998-10-26 | 1998-10-26 | マイクロコンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000132501A (ja) |
-
1998
- 1998-10-26 JP JP10303454A patent/JP2000132501A/ja active Pending
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070911 |