JPS62175852A - レジスタアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレジスタアクはス装置に関するもので、特にマ
イクロコンピュータシステム等における周辺デバイスの
レジスタアクセスに使用されるものである。

〔発明の技術的背景とその問題点〕

マイクロコンピュータシステム等の演算処理装置ではマ
イクロプロセッサ（ＣＰＵ）を中心として多数の周辺デ
バイスを組み込んだ構成となっており、ＣＰＵの語長が
８ビツトから１６ビツト、３２ビツトと増加して高機能
化されるに従って周辺デバイスも高機能化されている。

この高機能を発揮するために、周辺デバイスも制御用の
レジスタを多数有するようになっており、レジスタにア
クセスしてレジスタの設定を行う機会が増加している。

ところでレジスタのアクセス装置として次のようなもの
が提案されている。

１つはＣＰＵから直接アクセスを行う方式であって、そ
の−例の概要を第１０図に示す。この方式ではＣＰＵ　
１にバス結合された周辺デバイス４のレジスタ５がメモ
リまたはＩ１０空間に割り当てられていてＣＰＵ１の出
力するアドレスによりレジスタ５をアクセスする。すな
わち第１０図に示されるように例えばレジスタ５のアド
レス（３）にデータを転送しようとする場合、まずｃｐ
ｕ　ｉがアドレス（３）をアドレスバス２に出力りると
、レジスタ５のアドレス（３）が選択され、次にレジス
タ５のアドレス（３）に格納づべきデータ（３）がＣＰ
Ｕ１からデータバス３を通じてレジスタ５のアドレス（
３）に転送される。

しかしながら、この方式ではレジスタのアクセス順序が
一定でないため、例えばＤＭＡ転送のＪ：うなブロック
転送で一括してデータをレジスタに転送するようなこと
ができないという不都合がある。

もう１つの方法としては外部から個々のレジスタ指定な
しに連続的にアクセスを行う方式であって、その−例の
概要を第１１図に示す。この方式では互いにバス結合さ
れたＣＰＵ１、周辺デバイス４、ＤＭＡコントローラ（
ＤＭＡＣ）のうちの周辺デバイス４がファースト・イン
・ファースト・アウト（ＦＩＦＯ）形式のレジスタ６を
有するようになっていて、ＣＰＵから出力するデータの
順序でレジスタをアクセスする。すなわち、第９図に示
されるように周辺デバイス４のレジスタ６のアドレス（
１）（２）（３）にデータを転送する場合、まずＣＰＵ
１がアドレス（△）をアドレスバス２に出力し、続いて
データ（１）をデータバス３に出力すると、このデータ
（１）はレジスタ６のアドレス（１）に転送され、次に
同じアドレス（△）にデータ（２）を出力するとレジス
タ６のアドレス（２）に転送され、以下同様に順次連続
するアドレスにデータが転送されることになる。

しかしながら、この方式ではレジスタ毛足なしにアクセ
スが可能である反面、任意のレジスタを直接アクセスで
きないという問題がある。

（発明の目的） 本発明はこのような問題を解決するためなされたちので
、複数のアドレスを有するレジスタに対し一括して大ｍ
のデータ転送と任意のアドレスを指定したデータ転送の
双方が可能なレジスタアクセス装置を提供することを目
的とする。

〔発明の概要〕

本発明にかかるレジスタアクセス装置においてはデータ
転送が行われるデバイス内にアクセス１′べき複数のア
ドレスを有する第１のレジスタと、アドレス入力により
データを入力順に格納し、かつそのデータをその順に第
１のレジスタのアドレス入力に対して出力するＦＩＦＯ
型の第２のレジスタと、アドレス入力を第１のレジスタ
と第２のレジスタ間で切換える切換え手段とを備え、切
換手段を第１のレジスタ側にすることにより第１のレジ
スタの個々の指定アドレスに関するデータ転送を行い、
切換手段を第２のレジスタ側にすることにより第２のレ
ジスタに入力されたデータをアドレスとして用い第１の
レジスタに関するデータ転送を行うようにしている。

これにより、個々のアドレス指定によるデータ転送と個
々にはアドレス指定を行わない一括データ転送の両機能
を併せ持つことができる。

〔発明の実施例〕

以下図面を参照しながら本発明の実施例のいくつかを詳
細に説明する。

第１図は本発明にかかるレジスタアクセス装置の一実施
例を示す構成図であり、ＣＰＵＩＩ、周辺デバイス２０
．ＤＭＡＣ１４の相互間がアドレスバス１２およびデー
タバス１３で接続されている点は従来と同様である。

この周辺デバイス２０はＦＩＦＯレジスタ２１、レジス
タ２２を有しており、これらにはデータ入力線２６が切
換部２７において分岐してそれぞれ２６ａ、２６１）と
して接続される。また、アドレス入力線２５は切換部２
４において分岐され、ＦＩＦＯレジスタ２１のアドレス
入力となるアドレス入力線２５ａとレジスタ２２へ向か
うアドレス入力線２５１）に分かれている。このアドレ
ス入力線２５ｔ）はアクセス方式切換部２３の一方側選
択端子に入力され、また他方側選択端子にはＦＩＦＯレ
ジスタ２１のアドレス出力ｌ！２８が接続され、これら
が択一的に選択されてレジスタ２２のアドレス入力とな
っている。

ここで切換部２４は第３図に示されるようにアドレス入
力線２５をアドレス入力線２５ａおよび２５ｂに選択的
に分岐させるものであり、更に詳細には第４図に示され
るようにアドレス情報中持定のアドレス、例えばアドレ
スＸにおける１ビツト目を入力してΔ側すなわちＦＩＦ
Ｏレジスタ２１側に向うアドレス入力線２５ａとＢ側す
なゎらレジスタ２２側に向うアドレス入力線２５ｂとを
切換える選択回路３０から成り、この選択回路３０は第
５図に示すような２つのＡＮＤゲー１−３１．３２、イ
ンバータ３３により簡単に実現することができる。

また、アクセス方式切換部２３は第２図に示されるよう
にＦＩＦＯレジスタ２１のアドレス出力側であるＡ側と
ＣＰＵ１１等からの直接アドレス入力を受けつけるＢ側
を選択する選択回路３５と、この切換え入力端子Ｇに接
続されたラッチ２８を有しており、このラッチ２８は例
えばアドレスＸ情報が有効に存在しているときにのみア
クセス方式をそれぞれ表わすデータ０．１の変化により
出力を切換えてそれを保持するものである。

さらに、切換部２７は第６図に示すようにデータ人力Ｆ
ｉ１２６をＦＩＦＯレジスタ２１に向うデータ人力ｌＩ
２６ａとレジスタ２２に向うデータ入力線２６ｔ）との
間で切換えるものであり、その詳細は第７図に示される
ようにアドレスＸがそのまま入力されるバッファ４１と
インバータ４３により反転されたアドレスＸが入力され
るバッファ４２をそれぞれデータ入力線２６ａおよび２
６ｂに設けたものである。

次に、第１図に示した構成における動作を説明する。

周辺デバイス２０のレジスタ２２に大量のデータを転送
する場合を考える。

まず、第５図のタイムチャートに示されるように期間Ｔ
ｏ１においてＣＰＬＪｌから与えられたアドレス（Ｘ）
およびこれに対応して与えられるデータ（１）すなわち
ＦＩＦＯレジスタ２１を用いる方式であることを示すデ
ータから切換部２４をＦ　Ｉ　ＦＯレジスタ２１側分岐
２５ａへ、アクセス方式切換部２３をＦＩＦＯレジスタ
アドレス出力線２８側へ前述した回路により切換える。

次”与えられるアドレス（Ａ）により期間”１１におけ
るデータ（２）はＦＩＦＯレジスタ２１の先頭アドレス
にアドレス（２）データとして占き込まれ、期間”１２
におけるデータ（５）はＦＩＦＯレジスタ２１の２番目
のアドレスにアドレス（５）データとして占き込まれ、
同様に３番目のアドレスにはアドレス（１）データが書
き込まれ、以下この動作が転送すべきデータの数に等し
いアドレスデータ全部について行われる。

ＦＩＦＯレジスタ２１への格納が終了すると期間’２１
でアドレスは＜８）に変わり、ＦＩＦＯレジスタ２１か
ら出力されたアドレスデータをレジスタ２２のアドレス
としてデータを占込む。ずなわち、期間Ｔ２１では最初
にＦＩＦＯレジスタ２１から出力されたアドレス（２）
にデータ（Ａ）が書込まれる。次の期間”２２ではレジ
スタ２２のアドレス（５）にデータ（Ｂ）、期間工２３
ではアドレス（１）にデータ（Ｃ）と以下同様に続く。

すなわちこのモードでは第１段階でデータをＦＩＦＯレ
ジスタ２１に格納し、第２段階ではこのデータをアドレ
スとしてレジスタ２２にアクセスしながらデータを格納
するようにしている。

なお、ＦＩＦＯレジスタ２１に格納されるデータとレジ
スタ２２に格納されるデータとは同じものでもよくまた
異なっていてもよい。同じデータを用いる場合にはＣＰ
Ｕ１１またはＤＭΔＣ１４から同じデータを繰り返して
出力するようにすればよい。

またＦＩＦＯレジスタ２１に格納されるデータが同じ値
が複数個含まれることもあり得る。この場合にはレジス
タ２２の同じアドレスに複数回アクセスされることにな
り、データの書き換えが行われることになる。

次にレジスタ２２の個々のアドレスにデータを転送した
い場合、前述した方法によりアクセス方式切換部２３お
よび切換部２４を分岐１ｊ！２５ｂ側へ切換えればよい
。これは例えば第６図のタイムチャートにおいて期間Ｔ
ｏ２にアドレス（Ｘ）とデータ（０）が与えられること
により可能である。

これによって期間Ｔ３１においてレジスタ２２のアドレ
ス（１）にデータ（Ａ）が、期間Ｔ３２においてアドレ
ス（２）にデータ（Ｂ）が、以下同様のレジスタアクセ
スが行われる。

なお、アクセス方式切換部２３がアドレス入力線２５ｂ
側に切換えられてＦＩＦＯレジスタ２１の内容を読出し
ているときはこれに連動して切換部２４をアドレス入力
線２５ｂ側に選択することが望ましい。これは、ＦＩＦ
Ｏレジスタ２１を用いないときにこれにアドレスが入力
されてその内容が変わってしまうことを防止するためで
ある。

同様の動作はアクセス方式切換部２３ｃと連動するスイ
ッチによっても実現できる。

以上の実施例においては２つのレジスタアクセス方式の
切換えをアドレス情報によりソフトウェア的に行ってい
るが、ハードウェア的、例えば周辺デバイスの入力端子
の１つに加わる電圧をマニュアル等によって切換えるよ
うにしてもよい。

さらに、レジスタ２２のアドレス数とＦＩＦＯレジスタ
２１のアドレス数が異なるため、まだ格納すべきデータ
があるにもががわらず格納されるアドレスを指定できな
いような事態があり得るが、これ防止するためＣＰＵ側
で監視しその場合に警報を発することが有効である。

また、実施例ではレジスタにデータを書き込む場合につ
いて述べたが、データの読み出しについても同じである
。

（発明の効果） 以上のように本発明によれば通常のレジスタと、このレ
ジスタに対してアドレスを出力するＦＩＦＯレジスタと
、通常のレジスタおよびＦＩＦＯレジスタ間でアドレス
久方を切換える切換え手段を備えているので、通常の個
々のアドレス指定によるデータ転送と一括データ転送の
両機能を併せ持つことができ、システム効率を向上させ
ることができる。

【図面の簡単な説明】

第１図は本発明にかかるレジスタアクセス装置の一実施
例を示す構成図、第２図はアドレス方式切換部の構成を
示す記号図、第３図は切換部の構成を示す記号図、第４
図は第３図における選択回路を示す回路図、第５図は第
４図の構成を実現する論理ゲート図、第６図は切換部を
示す記号図、第７図は第６図の構成を実現する回路図、
第８図および第９図は本発明における動作を説明するタ
イミングチャート、第１０図および第１１図は従来のレ
ジスタアクセス装置を示す構成図である。 １１・・・ＣＰＵ１１２・・・アドレスバス、１３・・
・データバス、１４・・・ＤＭＡＣ，２０・・・周辺デ
バイス、２１・・・ＦＩＦＯレジスタ、２２・・・レジ
スタ、２３・・・アクセス方式切換部、２４．２７・・
・切換部、２５．２５ａ、２５ｂ−７ドレス入力線、２
６゜２６８．２６１）・・・データ入力線、２８・・・
アドレス出力線。 第４図　　　　第５図 嘉７図 第　１０　図

Claims (1)

1. 【特許請求の範囲】 １、データ転送が行われるデバイス内にアクセスすべき
   複数のアドレスを有する第１のレジスタと、アドレス入
   力によりデータを入力順に格納し、かつそのデータをそ
   の順に前記第１のレジスタのアドレス入力に対して出力
   するＦＩＦＯ型の第２のレジスタと、アドレス入力を前
   記第１のレジスタと第２のレジスタ間で切換える切換え
   手段とを備え、 前記切換手段を前記第１のレジスタ側にすることにより
   前記第１のレジスタの個々の指定アドレスに関するデー
   タ転送を行い、 前記切換手段を前記第２のレジスタ側にすることにより
   前記第２のレジスタに入力されたデータをアドレスとし
   て用い前記第１のレジスタに関するデータ転送を行うよ
   うにしたレジスタアクセス装置。 ２、切換え手段が転送情報中の特定アドレスの情報を検
   出して切換えを行うものである特許請求の範囲第１項記
   載のレジスタアクセス装置。 ３、切換え手段がデバイス外部から状態設定されるもの
   である特許請求の範囲第１項記載のレジスタアクセス装
   置。 ４、切換え手段を第１のレジスタ側に切換えたときに第
   ２のレジスタへのアドレス入力を禁止するようにしてな
   る特許請求の範囲第１項記載のレジスタアクセス装置。 ５、第２のレジスタから出力されたアドレスデータが格
   納すべきデータの数より少ないときにＣＰＵ側で警報を
   発するようにしてなる特許請求の範囲第１項記載のレジ
   スタアクセス装置。