JPH0581166A - データ転送制御装置および該装置を備えたシステム - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、データバス・スワップ機能を備え
たデータ転送制御装置に関し、データ転送制御を高速に
行うことを目的とする。 【構成】 少なくともメモリ装置および入出力装置とそ
の間を接続するデータバスDB₁ 〜DBn を備えたシステム
において、データの入出力のための前記データバスと等
しいデータバス幅を有し、該データバスの任意のバイト
位置と固定のバイト位置DBk の間でデータ伝送が行える
ようにデータバイトを選択してそのデータ・スワップを
行い、バイト単位でデータ転送を制御する手段１を具備
し、それによってダイレクトメモリアクセス転送により
同一バスサイクル内でデータ転送を行うように構成す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ転送制御装置に
係り、特に、データバス・スワップ機能を備えたデータ
転送制御装置に関する。

【０００２】

【従来の技術】集積回路技術の進歩により、マイクロプ
ロセッサおよびその周辺回路が扱うデータの大きさは４
ビット→８ビット→16ビット→32ビット→64ビット……
と増加してきた。それに伴い、システム構成としてマイ
クロプロセッサ（ＬＳＩ）、周辺回路（ＬＳＩ）、メモ
リ装置（ＬＳＩ）等についても、それぞれ異なったバス
サイズ同士が同一のデータバスに接続される必要性も高
くなっている。

【０００３】例えば、図３に一例として示されるよう
に、32ビットのバスサイズのメモリ装置20から８ビット
のバスサイズの入出力（Ｉ／Ｏ）装置21または８ビット
のバスサイズのメモリ装置22へデータ転送を行う場合を
考える。このような場合には、従来、物理的接続を固定
する場合が多いので、データバス上の任意のバイト位置
を選択してこれをＩ／Ｏ装置21またはメモリ装置22との
間でデータ転送することはできないという問題がある。
図示の例では、メモリ装置20のデータビットＤ₃₁〜Ｄ₂₄
はＩ／Ｏ装置21へ転送できるが、他のデータビットＤ₂₃
〜Ｄ₀ についてはＩ／Ｏ装置21へ転送することができな
い。同様に、メモリ装置22に対しては、メモリ装置20の
データビットＤ₂₃〜Ｄ₁₆は転送できるが、他のデータビ
ットＤ₃₁〜Ｄ₂₄およびＤ₁₅〜Ｄ₀ は転送できない。

【０００４】これに対処するため、いくつかの方式が提
案されている。その一つの方法としては、図４に示され
るように、ダイレクトメモリアクセス（ＤＭＡ）コント
ローラ35を用いて、連続した複数のバスサイクルで、メ
モリ装置20とＩ／Ｏ装置21の間でデータ転送を行う方法
がある。この方法では、ソース側（つまりメモリ装置2
0）のデータを一旦ＤＭＡコントローラ35内のレジスタ3
7に取り込んで保持し、次いで内蔵のバス制御回路36の
制御に基づきセレクタ38を用いて、各バスサイクル毎に
データバス・スワップを行いながらデスティネーション
側（つまりＩ／Ｏ装置21）へデータを出力する。

【０００５】通常、ＤＭＡコントローラでは、１回のバ
スサイクルでデータ転送制御を行うシングルアドレス転
送モードと、２回のバスサイクルでデータ転送制御を行
うデュアルアドレス転送モードを持つものが多い。図４
に示す従来の方式では、このデュアルアドレス転送モー
ド時にデータのリード動作およびライト動作を行ってい
る。

【０００６】

【発明が解決しようとする課題】図４に示すデータ転送
制御方式では、データ転送に複数のバスサイクルを必要
とするので、データバス・スワップの選択順序次第では
必ずしも同一バスサイクルまたは同一クロックサイクル
内でデータ転送を終了できない可能性が大いにあり、そ
れ故、データ転送速度が遅いという欠点がある。

【０００７】本発明は、かかる従来技術における課題に
鑑み創作されたもので、データ転送制御を高速に行うこ
とができるデータ転送制御装置を提供することを目的と
している。

【０００８】

【課題を解決するための手段】上記課題を解決するた
め、本発明では、最大のバスサイズを持つデータ転送制
御装置に同一バスサイクルまたは同一クロックサイクル
内でのデータバス・スワップ機能を持たせるようにして
いる。通常、データ転送制御装置のソフトウエア制御の
ためにデータバスを経由してその内部がリード／ライト
される。前述した図４の従来方式ではこのリード／ライ
ト動作をデュアルアドレス転送モード時に行っている
が、一方、シングルアドレス転送モード時はデータ転送
制御装置のデータバスは空いている（つまり、バスには
接続されているが、アクティブ状態ではない）ので、こ
れを利用すれば、データバス・スワップのための入出力
端子として利用することができる。

【０００９】一般に、マイクロプロセッサ（ＬＳＩ）お
よびその周辺回路（ＬＳＩ）で同一バスに接続されるＬ
ＳＩのうち、当該ＬＳＩも含め、バスをアクセスしてい
ない端子を有するＬＳＩにはデータバス・スワップ機能
を付加することが上記課題を解決する手段となる。従っ
て、本発明の第１の形態によれば、図１の原理構成図に
示されるように、少なくともメモリ装置と入出力装置と
その間を接続するデータバスDB₁ 〜DBn を備えたシステ
ムにおいて、データの入出力のための前記データバスと
等しいデータバス幅を有し、該データバスの任意のバイ
ト位置と固定のバイト位置DBk の間でデータ伝送が行え
るようにデータバイトを選択してそのデータ・スワップ
を行い、バイト単位でデータ転送を制御する手段１を具
備し、それによってダイレクトメモリアクセス転送によ
り同一バスサイクル内でデータ転送を行うようにしたこ
とを特徴とするデータ転送制御装置が提供される。

【００１０】また、本発明の第２の形態によれば、少な
くともメモリ装置と入出力装置とその間を接続するデー
タバスを備えたシステムにおいて、データの入出力のた
めの前記データバスと等しいデータバス幅を有し、該デ
ータのアドレスを指示するアドレスバスと、前記データ
バスの任意のバイト位置と固定のバイト位置の間でデー
タ伝送が行えるようにデータバイトを選択してそのデー
タ・スワップを行い、バイト単位でデータ転送を制御す
る手段とを具備し、転送すべきデータバイト位置を前記
アドレスの下位側の複数のアドレスビットで選択し、そ
れによってダイレクトメモリアクセス転送により同一バ
スサイクル内でデータ転送を行うようにしたことを特徴
とするデータ転送制御装置が提供される。

【００１１】

【作用】上述した構成によれば、第１の形態および第２
の形態共に、データバスの任意のバイト位置と固定のバ
イト位置の間でデータ伝送が行えるようにデータ・スワ
ップ機能を働かせ、それによって同一バスサイクルまた
は同一クロックサイクル内でのデータ転送制御を行うよ
うにしているので、データ転送を高速に行うことができ
る。

【００１２】なお、本発明の他の構成上の特徴および作
用の詳細については、添付図面を参照しつつ以下に記述
される実施例を用いて説明する。

【００１３】

【実施例】図２に本発明の一実施例としてのＤＭＡコン
トローラ（データ転送制御装置）を備えたシステムの構
成が示される。同図において、Ａ（Ａn 〜Ａ₀)はアドレ
スバス、Ｄ₃₁〜Ｄ₀ はデータバスを示し、８ビット（バ
イト）単位のデータバスＤ₃₁〜Ｄ₂₄, Ｄ₂₃〜Ｄ₁₆, Ｄ₁₅
〜Ｄ₈ およびＤ₇ 〜Ｄ₀ で構成されている。10はＤＭＡ
転送によるデータ転送を制御するためのコントローラ、
20はＤＭＡ転送によりバイト単位でデータを送出するメ
モリ装置（ＬＳＩ）、21および23はそれぞれＤＭＡ転送
によりメモリ装置20からのバイト単位のデータを取り込
むＩ／Ｏ装置（ＬＳＩ）を示し、これら全ての装置に上
記アドレスバスＡが接続されている。また、データバス
については、ＤＭＡコントローラ10とメモリ装置20はバ
イト単位の全てのデータバスＤ₃₁〜Ｄ₂₄,Ｄ₂₃〜Ｄ₁₆,
Ｄ₁₅〜Ｄ₈ およびＤ₇ 〜Ｄ₀ に接続され、Ｉ／Ｏ装置21
は固定的に特定のバイト位置のデータバス（Ｄ₃₁〜
Ｄ₂₄）に接続され、そしてＩ／Ｏ装置23も固定的に特定
のバイト位置のデータバス（Ｄ₃₁〜Ｄ₂₄およびＤ₂₃〜Ｄ
₁₆）に接続されている。

【００１４】ＤＭＡコントローラ10は、バイト単位のデ
ータバス間のスワップ制御を行う回路11と、このスワッ
プ制御によりデータバスＤ₃₁〜Ｄ₀ の任意のバイト位置
と固定のバイト位置（本実施例ではＤ₃₁〜Ｄ₂₄またはＤ
₂₃〜Ｄ₁₆）の間でデータ伝送が行えるようにデータバイ
トを選択し、そのデータ・スワップを行うデータバス・
スワップ回路（すなわち、シングルアドレス転送モード
用の回路12とデュアルアドレス転送モード用の回路13）
を内蔵している。

【００１５】シングルアドレス転送モード用のデータバ
ス・スワップ回路12は、データバスＤ₃₁〜Ｄ₂₄とＤ₂₃〜
Ｄ₁₆の間、データバスＤ₃₁〜Ｄ₂₄とＤ₁₅〜Ｄ₈ の間、デ
ータバスＤ₃₁〜Ｄ₂₄とＤ₇ 〜Ｄ₀ の間、およびデータバ
スＤ₂₃〜Ｄ₁₆とＤ₇ 〜Ｄ₀ の間をそれぞれ接続／遮断す
るスイッチＳ₁ 、スイッチＳ₂ 、スイッチＳ₃ およびス
イッチＳ₄ を有しており、これらのスイッチはスワップ
制御回路11からの制御に基づいてオン・オフされる。一
方、デュアルアドレス転送モード用のデータバス・スワ
ップ回路13は、ＤＭＡ転送時に転送すべきバイトデータ
に対応するデータバスＤ₃₁〜Ｄ₂₄, Ｄ₂₃〜Ｄ₁₆, Ｄ₁₅〜
Ｄ₈ またはＤ₇ 〜Ｄ₀ を選択するセレクタ14と、該選択
されたバイトデータを保持するラッチ回路15と、該ラッ
チされたデータのスワップ制御を行って転送すべきデー
タバスに送出するマルチプレクサ16とを有している。な
お、このデュアルアドレス転送モード用のデータバス・
スワップ回路13は、２バスサイクルでデータ転送制御を
行うため、本発明の特徴を構成するものではない。

【００１６】本実施例の構成によれば、ＤＭＡコントロ
ーラ10のバスが使用されていない場合（つまり、バスに
は接続されているが、アクティブ状態ではない場合）
に、転送すべきデータバイト位置をアドレスの下位側の
複数ビット（本実施例ではＡ₁,Ａ₀ の２ビット）で指定
してアドレスバスＡに送出すると共に、当該装置内のデ
ータバス・スワップ回路12とそれを制御するスワップ制
御回路11を用いてデータバス・スワップ動作を以下のよ
うに行っている。

【００１７】 (1) メモリ装置（32ビット） Ｉ／Ｏ装置（８ビット） Ｄ₃₁〜Ｄ₂₄ →→（そのまま）→→ Ｄ₃₁〜Ｄ₂₄ Ｄ₂₃〜Ｄ₁₆ →→（Ｓ₁ をオン）→ Ｄ₃₁〜Ｄ₂₄ Ｄ₁₅〜Ｄ₈ →→（Ｓ₂ をオン）→ Ｄ₃₁〜Ｄ₂₄ Ｄ₇ 〜Ｄ₀ →→（Ｓ₃ をオン）→ Ｄ₃₁〜Ｄ₂₄ (2) メモリ装置（32ビット） Ｉ／Ｏ装置（16ビット） Ｄ₃₁〜Ｄ₂₄ →→（そのまま）→→ Ｄ₃₁〜Ｄ₂₄ Ｄ₂₃〜Ｄ₁₆ →→（そのまま）→→ Ｄ₂₃〜Ｄ₁₆ Ｄ₁₅〜Ｄ₈ →→（Ｓ₂ をオン）→ Ｄ₃₁〜Ｄ₂₄ Ｄ₇ 〜Ｄ₀ →→（Ｓ₄ をオン）→ Ｄ₂₃〜Ｄ₁₆ これによって、単一のバスサイクル内でデータをスワ
ップしながら、バス幅32ビットのメモリ装置20からバス
幅８ビットのＩ／Ｏ装置21またはバス幅16ビットのＩ／
Ｏ装置23へデータ転送を行うことができる。この場合、
データ転送制御は単一のバスサイクル内で行われている
ので、データ転送を高速に行うことができる。

【００１８】以下の表には、上記アドレスビットＡ₁,Ａ
₀ による転送データバイト位置の指定と各スイッチＳ₁
〜Ｓ₄ のオン（１）・オフ（０）によるデータバス・ス
ワップの制御形態の一例が示される。 表 アクセス数 Ａ₁ Ａ₀ サイズ(1) サイズ(0) Ｓ₁ Ｓ₂ Ｓ₃ Ｓ₄ １バイト ０ ０ ０ １ ０ ０ ０ ０ １バイト ０ １ ０ １ １ ０ ０ ０ １バイト １ ０ ０ １ ０ １ ０ ０ １バイト １ １ ０ １ ０ ０ １ ０ ２バイト ０ ０ １ ０ ０ ０ ０ ０ ２バイト ０ １ １ ０ − − − − ２バイト １ ０ １ ０ ０ １ ０ １ ２バイト １ １ １ １ − − − − ３バイト ０ ０ ０ ０ − − − − ３バイト ０ １ ０ １ − − − − ３バイト １ ０ １ ０ − − − − ３バイト １ １ １ １ − − − − ４バイト ０ ０ ０ ０ ０ ０ ０ ０ ４バイト ０ １ ０ １ − − − − ４バイト １ ０ １ ０ − − − − ４バイト １ １ １ １ − − − − なお、上述した実施例ではデータバス・スワップ機能を
付加するあるいはアクティブ状態にする装置としてＤＭ
Ａコントローラ10を用いた場合について説明したが、こ
れは、データバスに直接あるいは間接に接続され得るデ
ータ転送制御装置であれば何でもよい。例えば、バスを
使用しているデバイス自身のデータバスでも当然構わな
いし、バスマスタとなっていないデバイス、例えばマイ
クロプロセッサユニット（ＭＰＵ）等、他のＩ／Ｏデバ
イス等でも同様にデータバス・スワップ機能を作動させ
ることができることはもちろんである。

【００１９】

【発明の効果】以上説明したように本発明によれば、デ
ータバイト・スワップ機能を備えて同一バスサイクル内
でのデータ転送制御を可能にすることにより、データ転
送制御を高速に行うことができる。

【図面の簡単な説明】

【図１】本発明のデータ転送制御装置の原理構成図であ
る。

【図２】本発明の一実施例としてのＤＭＡコントローラ
を備えたシステムの構成図である。

【図３】従来形の一例としてのデータ転送制御方式の説
明図である。

【図４】従来形の他の例としてのデータ転送制御方式の
説明図である。

【符号の説明】

１…データ・スワップおよびデータ転送の制御手段 DB₁ 〜DBn …バイト単位のデータバス 10…ＤＭＡコントローラ（ＬＳＩ） 11…スワップ制御回路 12…データバス・スワップ回路（シングルアドレス転送
モード用） 13…データバス・スワップ回路（デュアルアドレス転送
モード用） 20,22 …メモリ装置（ＬＳＩ） 21,23 …入出力（Ｉ／Ｏ）装置（ＬＳＩ） Ａ…アドレスバス Ｄ₃₁〜Ｄ₂₄, Ｄ₂₃〜Ｄ₁₆, Ｄ₁₅〜Ｄ₈,Ｄ₇ 〜Ｄ₀ …デー
タバス（バイト） Ｓ₁ 〜Ｓ₄ …（バイト間接続切り換え用）スイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 少なくともメモリ装置と入出力装置とそ
   の間を接続するデータバス（DB₁ 〜DBn)を備えたシステ
   ムにおいて、 データの入出力のための前記データバスと等しいデータ
   バス幅を有し、該データバスの任意のバイト位置と固定
   のバイト位置（DBk)の間でデータ伝送が行えるようにデ
   ータバイトを選択してそのデータ・スワップを行い、バ
   イト単位でデータ転送を制御する手段（１）を具備し、 それによってダイレクトメモリアクセス転送により同一
   バスサイクル内でデータ転送を行うようにしたことを特
   徴とするデータ転送制御装置。
2. 【請求項２】 少なくともメモリ装置と入出力装置とそ
   の間を接続するデータバス（Ｄ₃₁〜Ｄ₀)を備えたシステ
   ムにおいて、 データの入出力のための前記データバスと等しいデータ
   バス幅を有し、 該データのアドレスを指示するアドレスバス（Ａn 〜Ａ
   ₀)と、 前記データバスの任意のバイト位置と固定のバイト位置
   （Ｄ₃₁〜Ｄ₂₄, Ｄ₂₃〜Ｄ₁₆) の間でデータ伝送が行える
   ようにデータバイトを選択してそのデータ・スワップを
   行い、バイト単位でデータ転送を制御する手段(11,12)
   とを具備し、 転送すべきデータバイト位置を前記アドレスの下位側の
   複数のアドレスビット（Ａ₁,Ａ₀)で選択し、それによっ
   てダイレクトメモリアクセス転送により同一バスサイク
   ル内でデータ転送を行うようにしたことを特徴とするデ
   ータ転送制御装置。
3. 【請求項３】 請求項１に記載のデータ転送制御装置(1
   0)と、 該データ転送制御装置のデータ・スワップ制御によりバ
   イト単位でデータを送出するソース装置としてのメモリ
   装置(20)と、 前記データ転送制御装置のデータ・スワップ制御により
   前記メモリ装置からのバイト単位のデータを取り込むデ
   スティネーション装置としての入出力装置(21,23) と、 前記メモリ装置および入出力装置と前記データ転送制御
   装置の間を共通に接続するデータバス（Ｄ₃₁〜Ｄ₀)とを
   具備し、 それによって前記メモリ装置から前記入出力装置へのデ
   ータ転送を同一バスサイクル内で行うようにしたことを
   特徴とするシステム。
4. 【請求項４】 請求項２に記載のデータ転送制御装置(1
   0)と、 該データ転送制御装置のデータ・スワップ制御と転送デ
   ータバイト位置を指示するアドレス指定によりバイト単
   位でデータを送出するソース装置としてのメモリ装置(2
   0)と、 前記データ転送制御装置のデータ・スワップ制御と前記
   転送データバイト位置を指示するアドレス指定により前
   記メモリ装置からのバイト単位のデータを取り込むデス
   ティネーション装置としての入出力装置(21,23) と、 前記メモリ装置および入出力装置と前記データ転送制御
   装置の間を共通に接続するデータバス（Ｄ₃₁〜Ｄ₀)と、 該データバス上のデータバイト位置を指示するアドレス
   バス（Ａn 〜Ａ₀)とを具備し、 それによって前記メモリ装置から前記入出力装置へのデ
   ータ転送を同一バスサイクル内で行うようにしたことを
   特徴とするシステム。