JPH01159756A - 演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は複数のプロセッサを用いて並列計算を行う演算
装置に関する。

（従来の技術） 従来、複数のプロセッサを用いて並列計算を行う演算装
置に於て、プロセッサ間に共通のメモリを接続し、ここ
にデータを置くことにより複数プロセッサ間でデータの
やり取りを行う演算装置があった。この演算装置を演算
処理全体の進行を制御するホストプロセッサと、分割し
た処理をそれぞれ並列に実行するス！、・−プロセッサ
間らなる構成として用いる場合、ホストスレーブ間にお
けるデータの受渡しは次のように行われる。まずそれぞ
れのスレーブプロセッサへ渡すデータがホストプロセッ
サにより共有メモリ上の適切な領域にセットされる。次
にスレーブプロセッサが前記共有メモリ上の対応する領
域からセットされたデータを読みだし、演算を行う。演
算結果は再び共有メモリに書き込まれ、ホストプロセッ
サがこれを読み取る。この方式においては、データのメ
モリへのセット及び読みだしは、ホストプロセッサ及び
スレーブプロセッサがソフトウェアにより行なう。

（発明が解決しようとする問題点） 前記従来の演算装置ではホストプロセッサとスレーブプ
ロセッサ間で、データのやりとりをすることができるが
、ソフトウェアで行うからデータの転送に時間が掛かり
、データ量が多い場合には転送時間が無視できないとい
う問題点があった。

また、ホストプロセッサとスレーブプロセッサそれぞれ
にメモリを持たせ、このメモリ間でハードウェアにより
データ転送を行う構成を取った場合、ホストプロセッサ
用メモリのデータを複数の任意のスレーブプロセッサ用
メモリに任意の順番で転送できるようにするためには、
非常に複雑な回路が必要であった。

本発明の目的はこれらの問題点を解決した演算装置を提
供することにある。

（問題点を解決するための手段） 前述の問題点を解決するために本発明が提供する手段は
、複数のプロセッサを用いて並列計算を行う演算装置で
あって、１台のホストプロセッサ及び複数のスレーブプ
ロセッサからなるプロセッサ部と、ホストプロセッサ用
のメモリ及びスレーブプロセッサ用のメモリからなるメ
モリ部と、前記ホストプロセッサを前記ホストプロセッ
サ用メモリに接続するバスと、前記スレーブプロセッサ
を対応する前記スレーブプロセッサにそれぞれ接続する
バスと、前記全てのメモリを互いに接続するバスを持ち
、前記メモリを互いに接続するバスを駆動することによ
りメモリ間データ転送を行うコントローラと、前記コン
トローラが出力するアドレスの上位部分及び前記コント
ローラが出力するメモリセレクト信号を入力として前記
スレーブプロセッサ用メモリへのメモリセレクト信号を
生成する書換え可能なメモリにて構成されたセレクト回
路と、前記コントローラ及び前記セレクト回路を前記ホ
ストプロセッサ及び前記ホストプロセッサ用メモリから
なるホスト計算機に接続するバスとから成ることを特徴
とする。

（実施例） 本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例の演算装置の構成を示すブロ
ック図である。この実施例は複数のプロセッサを用いて
並列計算を行う演算装置であり、１台のホストプロセッ
サ１０と複数のスレーブプロセッサ１１〜１３を持つ構
成である。各プロセッサは各々専用のデータ交換用メモ
リを持つ、つまり、ホストプロセッサ用メモリ２０とス
レーブプロセッサ用メモリ２１〜２３は、それぞれ対応
するプロセッサと専用バス３０及び３１〜３３により接
続される。前記専用バスは、データバス、アドレスバス
、制御バスを含み、アドレスの指定及びデータの読み書
きを行うバスである。

一方、ホストプロセッサ用メモリ２０と、スレーブプロ
セッサ用メモリ２１〜２３は、データ交換用の共通バス
で結ばれる。前記共通バスは、アドレスバス４４．４５
．４Ｇ、データバス４３及び制御バス４０゜４１、４７
．５１〜５３から成る。ここで、データバス４３はホス
トプロセッサ用メモリ２０及びスレーブプロセッサ用メ
モリ２１〜２３間で共通に接続される。アドレスバス４
４はメモリ間データ転送を行うコントローラ１により駆
動される。前記コントローラ１が出力するアドレスは全
部分がホストプロセッサ用メモリ２０に接続されると共
に、上位部分４５は書換え可能なメモリにて構成された
セレクト回路３に接続され、下位部分は全てのスレーブ
プロセッサ用メモリ２１〜２３へ共通に接続される。

制御バスとして前記コントローラ１が出力するセレクト
信号４７はホストプロセッサ用メモリ２０に接続される
と共に、前記セレクト回路３の入力としても用いられる
。ここでは便宜的に本セレクト信号が低レベルになった
とき当該回路の動作が行われるものとする。また、前記
コントローラ１が出力する読み出し／書き込み措定信号
４０はホストプロセッサ用メモリ２０に接続されると共
に、反転素子４により論理を反転して全てのスレーブプ
ロセッサ用メモリ２１〜２３は共通に接続される。

セレクト回路３は本発明に従う演算装置において重要な
役割を果たす部分であり、書換え可能なメモリにより構
成する。また、セレクト回路３はスレーブプロセッサの
台数と同じ出力データピット数をもち、アドレス人力４
５で指定される番地の内容を読みだし、セレクト入力４
７が低レベルのとき、この内容が０である出力ビットに
対応する出力データ線５１〜５３を低レベルとする。こ
の構成によれば、セレクト回路３へのアドレス人力４５
の値に応じて複数かつ任意の順でスレーブプロセッサ用
メモリ２１〜２３を指定することができる。一方、コン
トローラ１が出力する読み書き指定信号４０は反転され
てスレーブプロセッサ用メモリ２１〜２３へ接続されて
いるから、ホストプロセッサ用メモリ２０が読みだし状
態に指定されている場合、スレーブプロセッサ用メモリ
２１〜２３は書き込み状態に指定される。逆もまた成り
立ち、コントローラ１がアドレス及びを読み書き指定信
号４０を順次変更しながらセレクト信号４７を操作する
ことにより、ホストプロセッサ用メモリ２０と任意のス
レーブプロセッサ用メモリ２１〜２３の間でデータの受
渡しを行うことができる。

ここに示したメモリは、総て対応するプロセッサとデー
タを授受する専用バスと、複数のメモリ間で互いにデー
タを交換する共通バスの２種以上のバスからアクセス可
能ないわゆる２ポートメモリにて構成する。セレクト回
路３を構成するメモリもコントローラ１からの指定を入
力とし、スレーブプロセッサへのセレクト信号を出力す
る共通バスと、ホストプロセッサによりその内容を読み
書きするための専用バスの２種を接続する、いわゆる２
ボートメモリにて構成する０図に示した構成によれば、
ホストプロセッサ１０からセレクト回路３の内容を書き
換えることにより、ホストプロセッサ用メモリ２０内の
アドレスと、複数のスレーブプロセッサ用メモリ２１〜
２３の間のデータの対応を動的に変更することができ、
任意の組合わせでデータの受渡しを行うことができる。

このとき、コントローラ１の動作としては単純に出力ア
ドレスを増加するなどの動作を行うのみで良いため、単
純な回路構成にて高速かつ柔軟な組合せによるホストス
レーブ間のデータ転送を実現することができる。

ここで、全てのメモリにはいわゆる２ポートメモリを使
用するとして第１図実施例の演算装置の構成を解説した
が、アドレス、データ及び制御信号を１組のみ接続する
通常のメモリを用いた場合には、各信号線をスイッチに
て切り替える構成とすることにより等価的に２ボートメ
モリとし、本発明に適用可能であることは明らかである
。また、図には表示していないが、ホスト及びスレーブ
プロセッサは他プロセツサとデータ交換を行わないロー
カルメモリを持つ構成としても良い、また、コントロー
ラ１の読み書き指定出力は、図に示した構成の他、スレ
ーブプロセッサと共通にして、これを反転したものをホ
ストプロセッサ用メモリへ接続する構成及び、コントロ
ーラ１が互いに極性が逆となるような読み書き指定出力
を２種作成し、それぞれホスト及びスレーブプロセッサ
用メモリと接続する構成をとっても良く、このような変
形を行った構成が本発明の主旨を逸脱することはない。

第２図は第１図の演算装置の動作を示す図、第３図は第
２図に示した動作を行うなめにセレクト回路３を構成す
るメモリに書き込むべきデータを示す図である。ここで
は１台のホストプロセッサ用メモリ２０と、Ｎ台のスレ
ーブプロセッサ用メモリ２１〜２５からなる構成を用い
て動作を説明する。

また、ホストプロセッサ用メモリは、各スレーブプロセ
ッサ用メモリのＮ倍の容量を持つとする。

−例として、スレーブプロセッサの台数が６４台、各ス
レーブプロセッサ用メモリがそれぞれ１０２４バイト（
ＩＫバイト）の容量を持つ場合、ホストプロセッサ用メ
モリは６４にバイト必要である。従って、第１図におけ
るコントローラ１のアドレス出力４４およびホストプロ
セッサ用メモリのアドレス人力４５のビット幅は１６ビ
ツトとし、セレクト回路３のアドレス人力４５のビット
幅は６ビツト、各スレーブプロセッサ用メモリのアドレ
ス人力４６のビット幅は１０ビツトとすればよい、従っ
て、セレクト回路３を構成するメモリはこの構成では６
４ワード（１ワードは６４ビツトとする）用意すればよ
い。

第２図（Ａ）に示すようにホストプロセッサ用メモリ２
０上のデータ列を順次スレーブプロセッサ用メモリに転
送する場合、セレクト回路内のメモリには第３図（Ａ）
に示す値を書き込み、コントローラ１のアドレス出力値
を０から６４にバイト目まで順次増加させながら、各バ
イト毎にセレクト出力４７を高レベルから低レベルに操
作する。この操作により、スレーブプロセッサ用メモリ
２１から順次Ａ、Ｂ、Ｃ，Ｄ、・・・、Ｎと、ホストプ
ロセッサ用メモリ２０上におかれたデータが転送される
。

第２図（Ｂ）に示したように全てのスレーブプロセッサ
用メモリ２１〜２５に同じ内容を転送する場合には、セ
レクト回路内のメモリに第３図（Ｂ）に示す値を書き込
み、コントローラ１のアドレス出力値を０からＩＫバイ
ト目まで順次増加させながら、各バイト毎にセレクト出
力４７を高レベルから低レベルに操作する。この場合、
全てのスレーブプロセッサ用メモリ２１〜２５に同時に
転送が行われるため、ＩＫバイトの転送のみですべての
転送が終了する。

第２図（Ｃ）に示したように複数のスレーブプロセッサ
用メモリ２１〜２５に同じ内容を転送する場合には、セ
レクト回路内のメモリに第３図（Ｃ）に示す値を書き込
み、コントローラ１のアドレス出力値を０から所要のバ
イト数順次増加させながら、各バイト毎にセレクト出力
４７を高レベルから低レベルに操作する。この場合、同
じデータを転送するスレーブプロセッサ用メモリには同
時に転送が行われるため、最小限の転送のみで良く、転
送時間に関するオーバーヘッドを最小に抑えることがで
きる。また、同時に転送するスレーブプロセッサの個数
及び組合わせ、順番等の制約は無い。

第２図（Ｄ）に示したように任意の組合せで転送を行う
場合には、セレクト回路内のメモリに第３図（Ｄ）に示
す値を書き込み、コントローラ１のアドレス出力値を０
から６４にバイト目まで順次増加させながら、各バイト
毎にセレクト出力４７を高レベルから低レベルに操作す
ればよい。

以上水した例ではホストプロセッサ用メモリ２０からス
レーブプロセッサ用メモリ２１〜２５ヘデータを転送す
る場合であったため、コントローラ１の読み書き指定出
力４０は、読みだし状態を措定しておく。逆にスレーブ
プロセッサ用メモリ２１〜２５からホストプロセッサ用
メモリ２０ヘデータを転送する場合、コントローラ１の
読み書き指定出力４０として書き込み状態を指定すれば
よい。セレクト回路３の内容を適切に指定しておくこと
により、同様の操作を用いて任意の組合せでスレーブプ
ロセッサ用メモリ２１〜２５からホストプロセッサ用メ
モリ２０ヘデータを転送することができる。

更に、コントローラ１のアドレス出力４４のビット数を
ホストプロセッサ用メモリ２０の容量に対応するビット
数より多くすることにより、あらかじめ数種類の転送パ
ターンをセレクト回路３にセットしておき、アドレス範
囲を変えることにより、異なるパターンの転送を行うこ
とができる。−例として前記のメモリ構成を持つシステ
ムに於て、コントローラ１のアドレス出力４４のビット
数を２０ビツト、セレクト回路３のアドレス人力４５の
ビット数を１０ビツトとする。このとき、前記メモリ間
１組の転送パターンを指定するためには、前記コントロ
ーラ１のアドレス出力４４は１６ビツト、セレクト回路
３のアドレス人力４５は６ビツトのアドレスで十分なた
め、両者とも４ビツトの余りを生ずる。従って前記メモ
リ構成ではセレクト回路を構成するメモリとして６４ワ
ード用意したが、ここでは１０２４ワード（１ワードは
６４ビツト）用意することにより、前記メモリ構成に−
おける１組の転送パターンをセレクト回路３上に１６組
同時に登録することができる。実際に転送を行う際は、
コントローラ１のアドレス出力４４の内、上位４ビツト
を用いて前記１６組の転送パターンから一組を指定し、
下位１６ビツトを用いてホストプロセッサ用メモリ２０
のアドレスを指定することが可能である。この構成によ
れば、転送パターンを変更する度にセレクト回路３を構
成するメモリの内容を変更する必要がないので、高速フ
ーリエ変換処理など、ホスト・スレーブ間でデータを入
れ替える組合せを頻繁に変更する処理を高速に実現する
ことができる。

以上、実施例を挙げて本発明を具体的に説明したが、説
明に用いたメモリ容量や各部のビット数など必要とする
システムに応じて変更可能であることは明かである。ま
た、セレクト信号が低レベルのとき各部の動作が実行さ
れる場合及び、セレクト回路３を構成するメモリの内容
が０の場合にスレーブプロセッサ用メモリが動作する構
成を示したが、これらの論理レベルは本発明に従う演算
装置の動作に本質的ではなく、システムの構成により選
択可能である。

以上の各ブロックの構成及び動作は同業者に容易に類推
しうるものであり、さらに詳細な説明は省略する。

（発明の効果） 本発明によれば、１台のホストプロセッサと複数台のス
レーブプロセッサを用いて並列計算を行う演算処理装置
に於て、簡単なハードウェア構成にて高速かつ柔軟にデ
ータを転送できる演算装置が得られる。

本発明に従う構成によれば、ホストプロセッサからセレ
クト回路の内容を書き換えることにより、ホストプロセ
ッサ用メモリ内のアドレスと、複数のスレーブプロセッ
サ用メモリ間のデータの対応を動的に変更することがで
き、任意の組合せでデータの受渡しを行うことができる
。また、複数のスレーブプロセッサ用メモリに同じ内容
を転送する場合には、同じデータを転送するスレーブプ
ロセッサ用メモリには同時に転送が行われるから、最小
限の転送のみで良く、転送時間に関するオーバーヘッド
を鼓車に抑えることができる。このとき、同時に転送す
るスレーブプロセッサの個数及び組合せ、順番等の制約
は無いという大きな利点がある。

更に転送パターンを指定するセレクト回路の容量を大き
く取ることにより、ホストプロセッサ用メモリ内のデー
タとスレーブプロセッサ用メモリとの対応を高速に変更
しながら転送を行うことができる。実際の転送動作はハ
ードウェアにて行うから、非常に高速に実行されるが、
コントローラの動作としては単純に出力アドレスを増加
するなどの動作を行うのみで良いので、単純な回路構成
にて高速かつ柔軟な組合せによるホストスレーブ間のデ
ータ転送を実現することができる。

以上述べた本発明によれば前記従来の問題点を解決した
演算装置が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例である演算装置の構成を示す
ブロック図、第２図は第１図実施例の演算装置の動作を
示す図、第３図は第２図に示した動作を行うために第１
図のセレクト回路３を構成するメモリに書き込むべきデ
ータを示す図である。 図において、１はコントローラ、３はセレクト回路、４
は反転回路、１０はホストプロセッサ、１１〜１３はス
レーブプロセッサ、２０はホストプロセッサ用メモリ、
２１〜２５はスレーブプロセッサ用メモリ、３０〜３３
は専用バス、４０．４１は読み書き指定出力、４３はデ
ータバス、４４．４５．４６はアドレスバス、４７、５
１〜５３はセレクト信号をそれぞれ示す。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサを用いて並列計算を行う演算装置にお
   いて、１台のホストプロセッサ及び複数のスレーブプロ
   セッサからなるプロセッサ部と、ホストプロセッサ用の
   メモリ及びスレーブプロセッサ用のメモリからなるメモ
   リ部と、前記ホストプロセッサを前記ホストプロセッサ
   用メモリに接続するバスと、前記スレーブプロセッサを
   対応する前記スレーブプロセッサにそれぞれ接続するバ
   スと、前記全てのメモリを互いに接続するバスを持ち、
   前記メモリを互いに接続するバスを駆動することにより
   メモリ間データ転送を行うコントローラと、前記コント
   ローラが出力するアドレスの上位部分及び前記コントロ
   ーラが出力するメモリセレクト信号を入力として前記ス
   レーブプロセッサ用メモリへのメモリセレクト信号を生
   成する書換え可能なメモリにて構成されたセレクト回路
   と、前記コントローラ及び前記セレクト回路を前記ホス
   トプロセッサ及び前記ホストプロセッサ用メモリからな
   るホスト計算機に接続するバスとから成ることを特徴と
   する演算装置。